WO2021251794A1 - 회로기판 - Google Patents

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WO2021251794A1
WO2021251794A1 PCT/KR2021/007337 KR2021007337W WO2021251794A1 WO 2021251794 A1 WO2021251794 A1 WO 2021251794A1 KR 2021007337 W KR2021007337 W KR 2021007337W WO 2021251794 A1 WO2021251794 A1 WO 2021251794A1
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WO
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circuit pattern
disposed
insulating layer
layer
height
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Application number
PCT/KR2021/007337
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English (en)
French (fr)
Inventor
한정은
라세웅
차준일
Original Assignee
엘지이노텍 주식회사
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Publication date
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Priority to EP21821356.9A priority patent/EP4167691A1/en
Priority to JP2022576513A priority patent/JP2023530105A/ja
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    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1377—Protective layers

Definitions

  • the embodiment relates to a circuit board, and more particularly, to a circuit board capable of supporting and protecting a circuit pattern of an outermost layer in an open region using a solder resist, and a method of manufacturing the same.
  • the line width of circuits is getting smaller.
  • the circuit line width of a package substrate or circuit board on which the semiconductor chip is mounted is reduced to several micrometers or less.
  • 'ETS' Embedded Trace Substrate
  • the ETS method is advantageous in reducing the circuit pitch because there is no circuit loss due to etching because the copper foil circuit is manufactured by embedding it in the insulating layer instead of forming it on the surface of the insulating layer.
  • the 5G communication system uses ultra-high frequency (mmWave) bands (sub 6 gigabytes (6GHz), 28 gigabytes 28GHz, 38 gigabytes 38GHz or higher frequencies) to achieve high data rates.
  • mmWave ultra-high frequency bands
  • antennas and AP modules are patterned or mounted on a circuit board, low loss of the circuit board is very important. This means that several substrates constituting the active antenna system, ie, an antenna substrate, an antenna feeding substrate, a transceiver substrate, and a baseband substrate, must be integrated into one compact unit.
  • the circuit board applied to the 5G communication system as described above is manufactured in the trend of lightness, thinness and miniaturization, and accordingly, the circuit pattern is gradually refined.
  • the circuit board including the conventional fine circuit pattern has a structure in which the outermost circuit pattern protrudes above the insulating layer, and thus the outermost circuit pattern easily collapses.
  • a circuit board having a new structure and a method for manufacturing the same are provided.
  • the embodiment provides a circuit board capable of supporting and protecting the outermost circuit pattern included in the SR open region using a solder resist and a method of manufacturing the same.
  • the embodiment provides a circuit board including a solder resist for exposing a circuit pattern in an SR open region by performing an exposure and development process, and a method for manufacturing the same.
  • the embodiment provides a circuit board including a solder resist having a surface convex in an upward direction, and a method of manufacturing the same.
  • a circuit board includes an insulating layer including a first region and a second region; an outer layer circuit pattern disposed on upper surfaces of the first region and the second region of the insulating layer; a solder resist including a first part disposed in the first region of the insulating layer and a second part disposed in the second region of the insulating layer, wherein the first part of the solder resist comprises: disposed to expose a top surface of the external circuit pattern disposed in the first region of the insulating layer, and the second part of the solder resist is disposed to cover the external circuit pattern disposed in the second region of the insulating layer; At least a portion of an upper surface of the first part of the solder resist is positioned lower than an upper surface of the outer circuit pattern, and the upper surface of the first part of the solder resist has a convex shape.
  • the first part of the solder resist includes a highest portion located at a highest position among the upper surfaces of the first part of the solder resist and a lowest portion located at a lowest position among the upper surfaces of the first part of the solder resist, and wherein The lowermost portion is located closer to the outer layer circuit pattern than the uppermost portion.
  • the uppermost portion is located in a center region of an upper surface of the solder resist disposed between adjacent outer circuit patterns among the plurality of outer circuit patterns, and the lowest portion is an upper surface of the solder resist disposed between the adjacent outer circuit patterns.
  • the upper surface of the solder resist between the adjacent outer layer circuit patterns decreases in height from the center region to the edge region.
  • the height of the highest part is greater than the height of the outer layer circuit pattern, and the height of the lowest part is smaller than the height of the outer layer circuit pattern.
  • the height of the lowest part satisfies 70% to 95% of the height of the outer layer circuit pattern, and the height of the highest part satisfies 102% to 120% of the height of the outer layer circuit pattern.
  • the height of the lowest part satisfies the range of 80% to 97% of the height of the highest part.
  • the second part of the solder resist includes a 2-1 part overlapping the outer layer circuit pattern in a vertical direction, and a 2-2 part not overlapping the outer layer circuit pattern in a vertical direction,
  • the height of the 2-1 part is smaller than the height of the said 2-2 part.
  • the upper surface of the second part of the solder resist has a concave shape
  • the upper surface of the second second part of the solder resist has a convex shape
  • the insulating layer is composed of a plurality of layers, and the outer circuit pattern is disposed to protrude above the surface of the insulating layer disposed at the uppermost or lowest side among the insulating layers composed of the plurality of layers.
  • a primer layer disposed between the upper surface of the insulating layer and the lower surface of the solder resist or the lower surface of the outer circuit pattern is included.
  • an inner layer substrate is manufactured, an uppermost insulating layer having a primer layer disposed on an upper surface thereof is formed on the inner layer substrate, and an outer layer circuit is formed on the primer layer of the uppermost insulating layer.
  • solder resist layer forming a pattern, forming a solder resist layer on the primer layer and the outer circuit pattern, and partially exposing and developing the solder resist layer to form a solder resist including a first part and a second part and the solder resist layer is disposed in a region vertically overlapping with the outer circuit pattern, the first portion formed on the outer circuit pattern, and in a region not vertically overlapping with the outer circuit pattern, the and a second portion formed on the primer layer, wherein a height of the second portion is greater than a height of the first portion.
  • the insulating layer includes a first region in which the first part of the solder resist is disposed and a second region in which the second part of the solder resist is disposed
  • the first part of the solder resist includes: disposed to expose a top surface of the external circuit pattern disposed in the first region of the insulating layer, and the second part of the solder resist is disposed to cover the external circuit pattern disposed in the second region of the insulating layer; At least a portion of an upper surface of the first part of the solder resist is positioned lower than an upper surface of the outer circuit pattern, and the upper surface of the first part of the solder resist has a convex shape.
  • the first part of the solder resist includes a highest portion located at a highest position among the upper surfaces of the first part of the solder resist and a lowest portion located at a lowest position among the upper surfaces of the first part of the solder resist, and wherein The lowermost portion is located closer to the outer layer circuit pattern than the uppermost portion.
  • the uppermost portion is located in a center region of an upper surface of the solder resist disposed between adjacent outer circuit patterns among the plurality of outer circuit patterns, and the lowest portion is an upper surface of the solder resist disposed between the adjacent outer circuit patterns.
  • the upper surface of the solder resist between the adjacent outer layer circuit patterns decreases in height from the center region to the edge region.
  • the height of the highest part is greater than the height of the outer layer circuit pattern, and the height of the lowest part is smaller than the height of the outer layer circuit pattern.
  • the height of the lowest part satisfies 70% to 95% of the height of the outer layer circuit pattern, and the height of the highest part satisfies 102% to 120% of the height of the outer layer circuit pattern.
  • the height of the lowest part satisfies the range of 80% to 97% of the height of the highest part.
  • the second part of the solder resist includes a 2-1 part overlapping the outer layer circuit pattern in a vertical direction, and a 2-2 part not overlapping the outer layer circuit pattern in a vertical direction,
  • the height of the 2-1 part is smaller than the height of the said 2-2 part.
  • the upper surface of the second part of the solder resist has a concave shape
  • the upper surface of the second second part of the solder resist has a convex shape
  • the circuit board in this embodiment is a circuit board having a multilayer structure of 8 or more layers, and is disposed on an outer insulating layer located at the top of the multilayers and includes an outer circuit pattern protruding from the surface of the outer insulating layer.
  • the outer layer circuit pattern includes a first outer layer circuit pattern disposed in a first area that is an open area in which the solder resist is not disposed, and a second outer layer circuit pattern disposed in a second area in which the solder resist is disposed.
  • the second outer layer circuit pattern can be supported and protected by the solder resist, but the first outer layer circuit pattern has a problem that it can easily collapse due to various factors because there is no support layer capable of supporting it.
  • the embodiment all of the solder resist in the first and region is left without being removed, so that the first outer layer circuit pattern can be supported and protected by the solder resist. According to this, in the embodiment, problems such as collapsing or rubbing of the first outer layer circuit pattern in the first region can be solved by miniaturization of the outer layer circuit pattern, and thus product reliability can be improved. In particular, in the embodiment, it is possible to solve problems such as collapsing or rubbing of the traces included in the first outer layer circuit pattern in the first region, and thus product reliability can be improved.
  • the solder resist according to the embodiment includes a first part disposed in the first region and a second part disposed in the second region.
  • the upper surface of the first part in the embodiment may have a convex shape in the upward direction.
  • the upper surface of the first part of the solder resist may have an outer region having a fourth height and an inner region having a fifth height greater than the fourth height. That is, the upper surface of the first part of the solder resist may include the highest part having the highest height and the lowest part having the lowest height.
  • the lowest portion may be located adjacent to the first outer layer circuit pattern compared to the highest portion. Accordingly, in the embodiment, the upper surface of the first part of the solder resist may have a convex shape to increase the surface area thereof.
  • a height of the lowest portion is smaller than a height of the first outer layer circuit pattern. Accordingly, in the embodiment, it is possible to prevent a portion of the first part of the solder resist from remaining on the surface of the first outer layer circuit pattern, and thus reliability can be improved. In addition, in an embodiment, the height of the highest part of the first part of the solder resist is greater than the height of the first outer layer circuit pattern. Accordingly, in the embodiment, a dam function of the adhesive member may be implemented by the first part of the solder resist, and thus reliability may be improved.
  • the circuit board in the embodiment can be applied to a 5G communication system, thereby minimizing transmission loss at high frequencies to further improve reliability.
  • the circuit board in the embodiment can be used at a high frequency and can reduce propagation loss.
  • FIG. 1 is a view showing a circuit board according to a comparative example.
  • FIG. 2 is a view showing a circuit board manufactured by an ETS method in a comparative example.
  • FIG. 3 is a view showing a circuit board according to an embodiment.
  • FIG. 4A is an enlarged view of area B of FIG. 3 .
  • FIG. 4B is an enlarged view of area C of FIG. 4A .
  • 4C and 4D are views showing various modified examples of the protective layer according to the embodiment.
  • FIG. 5 is a diagram illustrating a first area and a second area according to an exemplary embodiment.
  • FIG. 6 is a diagram illustrating a height difference of solder resists in a second region according to an exemplary embodiment.
  • FIG. 7 to 14 are views showing a method of manufacturing a circuit board according to an embodiment in the order of processes.
  • FIG. 1 is a view showing a circuit board according to a comparative example.
  • a circuit board according to a comparative example includes a circuit pattern manufactured by a general SAP method.
  • the circuit board includes an insulating layer 10 , a circuit pattern 20 , and a protective layer 30 .
  • the circuit pattern 20 is disposed on the upper and lower surfaces of the insulating layer 10 , respectively.
  • At least one of the circuit patterns 20 disposed on the surface of the insulating layer 10 includes a fine circuit pattern.
  • the circuit pattern 20 disposed on the upper surface of the insulating layer 10 includes a fine circuit pattern.
  • the microcircuit pattern includes a trace 21 which is a signal transmission wiring line, and a pad 22 for chip mounting.
  • a protective layer 30 for protecting the circuit pattern 20 is disposed on the surface of the insulating layer 10 .
  • the upper region of the insulating layer 10 includes a first region in which the protective layer 30 is disposed, and a second region that is an open region in which the protective layer 30 is not disposed.
  • circuit patterns 20 disposed on the upper surface of the insulating layer 10 are covered by the passivation layer 30 , and the remaining part is exposed to the outside without being covered by the passivation layer 30 .
  • the trace 21 and the pad 22 corresponding to the microcircuit pattern as described above are disposed in the second region that is the open region of the protective layer 30 .
  • At least one of the trace 21 and the pad 22 has a width/interval of 15 ⁇ m/15 ⁇ m or less.
  • the circuit pattern formed in the open region of the protective layer 30 is a pattern having a width exceeding 15 ⁇ m rather than a fine circuit pattern, it may be strong against external impact.
  • the trace 21 corresponding to the microcircuit pattern of the outermost layer has an extremely fine pattern shape, and thus it is easily collapsed or swept even by a small external impact. occurs
  • FIG. 2 is a view showing a circuit board manufactured by an ETS method in a comparative example.
  • the circuit board includes an insulating layer 10A, a circuit pattern 20A, and a protective layer 30A.
  • the circuit pattern 20A is disposed on the upper and lower surfaces of the insulating layer 10A, respectively.
  • the first circuit pattern formed has a structure buried in the insulating layer 10A. Accordingly, when the initially formed circuit pattern is formed as a micro circuit pattern, the micro circuit pattern may have a structure in which the micro circuit pattern is buried in the insulating layer 10A even in the comparative example.
  • the circuit board manufactured by the ETS method includes a fine circuit pattern having a structure buried in the surface of the insulating layer 10A. That is, the microcircuit pattern includes a trace 21A, which is a signal transmission wiring line, and a pad 22A for mounting a chip or the like.
  • the microcircuit pattern since the microcircuit pattern has a structure buried in the insulating layer, the microcircuit pattern can be protected from external impact.
  • the microcircuit pattern of the buried structure by the ETS method In addition, in order to manufacture the microcircuit pattern of the buried structure by the ETS method, the microcircuit pattern must be first formed during the manufacturing process of the multilayer circuit board. In addition, in order to be applied to an AP module of recent high integration/high specification, etc., circuit boards of 8 to 10 layers are required. At this time, in the process of forming the microcircuit pattern first during the ETS process and performing the subsequent multilayer stacking process, damage is applied to the microcircuit pattern due to the thermal stress, etc., There is a problem that is difficult to implement normally.
  • the embodiment is to provide a circuit board having a new structure capable of solving the reliability problem of the outermost fine pattern and a control method thereof.
  • FIG. 3 is a view showing a circuit board according to an embodiment
  • FIG. 4A is an enlarged view of area B of FIG. 3
  • FIG. 4B is an enlarged view of area C of FIG. 4A
  • FIGS. 4C and 4D are It is a view showing various modifications of the protective layer according to the embodiment
  • FIG. 5 is a view showing the first region and the second region according to the embodiment
  • FIG. 6 is the difference in height of the solder resist in the second region according to the embodiment. It is a drawing showing
  • the circuit board according to the embodiment may have a multilayer structure.
  • the circuit board according to the embodiment may have a structure of 10 or more layers based on the number of layers of the circuit pattern.
  • this is only an example, and is not limited thereto. That is, the circuit board according to the embodiment may have a number of layers smaller than 10 layers, or alternatively, may have a number of layers larger than 10 layers.
  • the circuit board in the embodiment is for solving the problem of the ETS method of the comparative example.
  • the ETS method in the comparative example has many problems in manufacturing a circuit board having 8 or more layers, and thus, the embodiment will be described as having a 10-layer structure for comparison.
  • the circuit board 100 includes an insulating layer 110 .
  • the circuit board 100 may include first to ninth insulating layers 111 , 112 , 113 , 114 , 115 , 116 , 117 , 118 , and 119 to implement a 10-layer structure.
  • the sixth insulating layer 116 and the seventh insulating layer 117 may be internal insulating layers disposed inside in the laminated insulating layer structure, and the eighth insulating layer 118 may be an uppermost insulating layer disposed on the inner insulating layer. (first outermost insulating layer), and the ninth insulating layer 119 may be a lowermost insulating layer (second outermost insulating layer) disposed under the inner insulating layer.
  • the first insulating layer 111 may be a core insulating layer disposed at the center in the stacked structure of the insulating layer 110 .
  • the second insulating layer 112 , the fourth insulating layer 114 , the sixth insulating layer 116 , and the eighth insulating layer 118 may be upper insulating layers sequentially disposed on the first insulating layer 111 .
  • the third insulating layer 113 , the fifth insulating layer 115 , the seventh insulating layer 117 , and the ninth insulating layer 119 are lower insulating layers sequentially disposed under the first insulating layer 111 . It can be a layer.
  • the insulating layer 110 is a substrate on which an electric circuit capable of changing wiring is formed, and may include all of a printed circuit board and an insulating substrate made of an insulating material capable of forming circuit patterns on a surface thereof.
  • At least one of the insulating layers 110 may be rigid or flexible.
  • at least one of the insulating layer 110 may include glass or plastic.
  • at least one of the insulating layers 110 includes chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, or polyimide (PI), polyethylene terephthalate ( Reinforced or soft plastics such as polyethylene terephthalate, PET), propylene glycol (PPG), and polycarbonate (PC) may be included, or sapphire may be included.
  • chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, or polyimide (PI), polyethylene terephthalate ( Reinforced or soft plastics such as polyethylene terephthalate, PET), propylene glycol (PPG), and polycarbonate (PC) may be included, or sapphire may be included.
  • PI polyimide
  • PPG propylene glycol
  • PC polycarbonate
  • At least one of the insulating layers 110 may include an optical isotropic film.
  • at least one of the insulating layer 110 includes cyclic olefin copolymer (COC), cyclic olefin polymer (COP), optical isotropic polycarbonate (PC), or optical isotropic polymethyl methacrylate (PMMA). can do.
  • At least one of the insulating layers 110 may be bent while having a partially curved surface. That is, at least one of the insulating layers 110 may be partially curved and partially flat. In detail, at least one of the insulating layers 110 may have a curved end with a curved end, or may have a surface including a random curvature and may be bent or bent.
  • At least one of the insulating layers 110 may be a flexible substrate having a flexible characteristic. Also, at least one of the insulating layers 110 may be a curved or bent substrate. At this time, at least one of the insulating layers 110 may represent the electrical wiring connecting the circuit parts based on the circuit design as a wiring diagram, and the electrical conductor may be reproduced on the insulating material. In addition, at least one of the insulating layers 110 may form a wiring for mounting electrical components and circuitly connecting them, and may mechanically fix components other than the electrical connection function of the components.
  • a circuit pattern may be disposed on the surface of the insulating layer 110 .
  • circuit patterns may be disposed on respective surfaces of the first to ninth insulating layers 111 , 112 , 113 , 114 , 115 , 116 , 117 , 118 , and 119 constituting the insulating layer 110 .
  • the circuit pattern may include the inner layer circuit pattern 120 and the outer layer circuit patterns 130 and 140 .
  • the inner layer circuit pattern 120 is a circuit pattern disposed inside the insulating layer 110 in the laminated structure of the circuit board
  • the outer circuit patterns 130 and 140 are the insulating layer 110 in the laminated structure of the circuit board. It may be a circuit pattern disposed on the outermost side.
  • the inner layer circuit pattern 120 includes a first circuit pattern 121 , a second circuit pattern 122 , a third circuit pattern 123 , a fourth circuit pattern 124 , a fifth circuit pattern 125 , and a sixth circuit. It may include a pattern 126 and a seventh circuit pattern 127 .
  • the first circuit pattern 121 may be disposed on the upper surface of the first insulating layer 111 , and thus may be covered by the second insulating layer 112 .
  • the second circuit pattern 122 may be disposed on the lower surface of the first insulating layer 111 , and thus may be covered by the third insulating layer 113 .
  • the third circuit pattern 123 may be disposed on the upper surface of the second insulating layer 112 , and thus may be covered by the fourth insulating layer 114 .
  • the fourth circuit pattern 124 may be disposed on the lower surface of the third insulating layer 113 , and thus may be covered by the fifth insulating layer 115 .
  • the fifth circuit pattern 125 may be disposed on the upper surface of the fourth insulating layer 114 , and thus may be covered by the sixth insulating layer 116 .
  • the sixth circuit pattern 126 may be disposed on the lower surface of the fifth insulating layer 115 , and thus may be covered by the seventh insulating layer 117 .
  • the seventh circuit pattern 127 may be disposed on the upper surface of the sixth insulating layer 116 , and thus may be covered by the eighth insulating layer 118 .
  • the eighth circuit pattern 128 may be disposed on the lower surface of the seventh insulating layer 117 , and thus may be covered by the ninth insulating layer.
  • the outer circuit pattern may be disposed on the surface of the outermost insulating layer disposed on the outermost side of the insulating layer 110 .
  • the outer circuit pattern may include a lower outer circuit pattern 130 disposed on a lower surface of the ninth insulating layer 119 disposed at the lowermost portion of the insulating layer 110 .
  • the outer layer circuit pattern may include an upper outer layer circuit pattern 140 disposed on the upper surface of the eighth insulating layer 118 disposed on the uppermost portion of the insulating layer 110 .
  • At least one of the lower outer circuit pattern 130 and the upper outer circuit pattern 140 may be formed to protrude from the surface of the insulating layer.
  • the lower outer layer circuit pattern 130 may be formed to protrude below the lower surface of the ninth insulating layer 119 .
  • the upper outer layer circuit pattern 140 may be formed to protrude above the upper surface of the eighth insulating layer 118 .
  • the upper surface of the lower outer layer circuit pattern 130 may be located on the same plane as the lower surface of the ninth insulating layer 119 .
  • the upper outer layer circuit pattern 140 may have a lower surface positioned on the same plane as the upper surface of the primer layer 150 disposed on the upper surface of the eighth insulating layer 180 .
  • the primer layer 150 may be disposed on the upper surface of the eighth insulating layer 180 and the upper outer layer circuit pattern 140 .
  • the upper outer layer circuit pattern 140 may include a fine circuit pattern.
  • the upper outer layer circuit pattern 140 may be a fine circuit pattern having a line width of 10 ⁇ m or less and an interval between the patterns of 10 ⁇ m or less. Accordingly, when the upper outer circuit pattern 140 is directly disposed on the eighth insulating layer 118 , the contact area between the eighth insulating layer 118 and the upper outer circuit pattern 140 is small. Accordingly, a situation in which the upper outer layer circuit pattern 150 is separated from the eighth insulating layer 118 may occur.
  • the primer layer 150 is disposed between the upper outer circuit pattern 140 and the eighth insulating layer 118 .
  • the primer layer 150 may improve adhesion between the upper outer circuit pattern 140 and the eighth insulating layer 118 .
  • the primer layer 150 may be disposed to completely cover the upper surface of the eighth insulating layer 118 .
  • the upper outer layer circuit pattern 140 may be partially disposed on the primer layer 150 .
  • the upper surface of the primer layer 150 in the embodiment may include a first portion in contact with the upper outer layer circuit pattern 140 and a second portion in contact with the lower surface of the solder resist 160 to be described later. have.
  • the primer layer 150 serves to strengthen the bonding force between the eighth insulating layer 118 and the upper outer circuit pattern 140 when the upper outer circuit pattern 140 is formed by the SAP process. can be performed.
  • a primer layer 150 may include a polyurethane-based resin, an acrylic resin, or a silicone-based resin, but is not limited thereto.
  • a primer layer is not disposed between the ninth insulating layer 119 and the lower outer layer circuit pattern 130 , but the primer layer is formed between the ninth insulating layer 119 and the lower outer layer. It may also be disposed between the circuit patterns 130 . However, the lower outer circuit pattern 130 may not be a fine circuit pattern, and accordingly, the primer layer between the ninth insulating layer 119 and the lower outer circuit pattern 130 may be selectively omitted. .
  • the primer layer when the microcircuit pattern is disposed on the inner layer, the primer layer may be omitted as it is covered by at least one of the insulating layers 110 .
  • the primer layer 150 when the microcircuit pattern is disposed on the outermost layer, since there is no insulating layer covering the microcircuit pattern, the primer layer 150 is used to improve bonding strength between the microcircuit pattern and the insulating layer. to place the
  • the upper outer layer circuit pattern 140 is formed as a fine circuit pattern.
  • the embodiment is not limited thereto, and the lower outer layer circuit pattern 130 may also be formed as a fine circuit pattern. Accordingly, the reliability of the upper outer layer circuit pattern 140 to be described below is improved, such as strengthening and preventing collapsing. It will be apparent that the structure for , can also be applied to the lower outer layer circuit pattern 130 .
  • the inner circuit pattern 120 , the lower outer circuit pattern 130 , and the upper outer circuit pattern 140 are wirings that transmit electrical signals, and may be formed of a metal material having high electrical conductivity.
  • the inner circuit pattern 120 , the lower outer circuit pattern 130 , and the upper outer circuit pattern 140 are gold (Au), silver (Ag), platinum (Pt), titanium (Ti), and tin (Sn). ), copper (Cu), and zinc (Zn) may be formed of at least one metal material.
  • the inner circuit pattern 120, the lower outer circuit pattern 130, and the upper outer circuit pattern 140 have excellent bonding strength of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin ( Sn), copper (Cu), and zinc (Zn) may be formed of a paste or solder paste including at least one metal material selected from the group consisting of.
  • the inner circuit pattern 120 , the lower outer circuit pattern 130 , and the upper outer circuit pattern 140 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • At least one of the inner circuit pattern 120 , the lower outer circuit pattern 130 , and the upper outer circuit pattern 140 uses an additive process and a subtractive process, which are typical circuit board manufacturing processes. ), Modified Semi Additive Process (MSAP), and Semi Additive Process (SAP) methods, and a detailed description will be omitted here.
  • MSAP Modified Semi Additive Process
  • SAP Semi Additive Process
  • the lower outer layer circuit pattern 130 and the upper outer layer circuit pattern 140 are the outermost circuit patterns disposed on the outermost side of the circuit board, and accordingly, they may be formed by the SAP (Semi Additive Process) method. will be.
  • SAP Semi Additive Process
  • a via V may be disposed in the insulating layer 110 .
  • the vias V are disposed in each insulating layer, and thus may serve to electrically connect circuit patterns disposed in different layers to each other.
  • a first via V1 may be disposed in the first insulating layer 111 .
  • the first via V1 electrically connects the first circuit pattern 121 disposed on the upper surface of the first insulating layer 111 and the second circuit pattern 122 disposed on the lower surface of the first insulating layer 111 . can be connected to
  • a second via V2 may be disposed in the second insulating layer 112 .
  • the second via V2 electrically connects the first circuit pattern 121 disposed on the upper surface of the first insulating layer 111 and the third circuit pattern 123 disposed on the upper surface of the second insulating layer 112 . can be connected to
  • a third via V3 may be disposed in the third insulating layer 113 .
  • the third via V3 electrically connects the second circuit pattern 122 disposed on the lower surface of the first insulating layer 111 and the fourth circuit pattern 124 disposed on the lower surface of the third insulating layer 113 . can be connected to
  • a fourth via V4 may be disposed in the fourth insulating layer 114 .
  • the fourth via V4 electrically connects the third circuit pattern 123 disposed on the upper surface of the second insulating layer 111 and the fifth circuit pattern 125 disposed on the upper surface of the fourth insulating layer 114 . can be connected to
  • a fifth via V5 may be disposed in the fifth insulating layer 115 .
  • the fifth via V5 electrically connects the fourth circuit pattern 124 disposed on the lower surface of the third insulating layer 113 and the sixth circuit pattern 126 disposed on the lower surface of the fifth insulating layer 115 . can be connected to
  • a sixth via V6 may be disposed in the sixth insulating layer 116 .
  • the sixth via V6 electrically connects the fifth circuit pattern 125 disposed on the upper surface of the fourth insulating layer 114 and the seventh circuit pattern 127 disposed on the upper surface of the sixth insulating layer 116 . can be connected to
  • a seventh via V7 may be disposed in the seventh insulating layer 117 .
  • the seventh via V7 electrically connects the sixth circuit pattern 126 disposed on the lower surface of the fifth insulating layer 115 and the eighth circuit pattern 128 disposed on the lower surface of the seventh insulating layer 117 . can be connected to
  • An eighth via V1 may be disposed in the eighth insulating layer 118 .
  • the eighth via V8 electrically connects the seventh circuit pattern 127 disposed on the upper surface of the sixth insulating layer 116 and the upper outer circuit pattern 140 disposed on the upper surface of the primer layer 150 .
  • a ninth via V9 may be disposed in the ninth insulating layer 119 .
  • the ninth via V9 electrically connects the eighth circuit pattern 128 disposed on the lower surface of the seventh insulating layer 117 and the lower outer circuit pattern 130 disposed on the lower surface of the ninth insulating layer 119 . can be connected to
  • the via V as described above may be formed by filling the inside of the via hole formed in each insulating layer with a metal material.
  • the via hole may be formed by any one of machining methods, including mechanical, laser, and chemical machining.
  • machining methods including mechanical, laser, and chemical machining.
  • methods such as milling, drilling, and routing can be used, and when formed by laser processing, UV or CO 2 laser method is used.
  • UV or CO 2 laser method is used.
  • the insulating layer 110 may be opened using chemicals including aminosilane, ketones, and the like.
  • the laser processing is a cutting method that takes a desired shape by concentrating optical energy on the surface to melt and evaporate a part of the material. Complex formation by a computer program can be easily processed. Even difficult composite materials can be machined.
  • the processing by the laser can have a cutting diameter of at least 0.005 mm, and has a wide advantage in a range of possible thicknesses.
  • the laser processing drill it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser.
  • the YAG laser is a laser that can process both the copper foil layer and the insulating layer
  • the CO 2 laser is a laser that can process only the insulating layer.
  • the first to ninth vias V1 , V2 , V3 , V4 , V5 , V6 , V7 , V8 , and V9 may be formed by filling the interior of the via hole with a conductive material.
  • the metal material forming the first to ninth vias V1, V2, V3, V4, V5, V6, V7, V8, and V9 is copper (Cu), silver (Ag), tin (Sn), or gold (Au).
  • the conductive material filling is electroless plating, electrolytic plating, screen printing (Screen Printing), sputtering (Sputtering), evaporation (Evaporation) ), inkjetting and dispensing, or a combination thereof.
  • a protective layer may be disposed on the outermost side of the circuit board 100 .
  • the first protective layer 160 may be disposed on the eighth insulating layer 118 (preferably, on the primer layer 150 ).
  • a second passivation layer 175 may be disposed under the ninth insulating layer 119 .
  • the first passivation layer 160 and the second passivation layer 175 may be formed of at least one layer using any one or more of Solder Resist (SR), oxide, and Au.
  • SR Solder Resist
  • the first passivation layer 160 and the second passivation layer 175 may be solder resist.
  • a first protective layer 160 is disposed on the primer layer 150 .
  • the first protective layer 160 may serve to protect the surface of the upper outer circuit pattern 140 while supporting the upper outer circuit pattern 140 disposed on the primer layer 150 .
  • the first protective layer 160 may partially overlap the upper outer layer circuit pattern 140 disposed on the primer layer 150 .
  • An area of the first passivation layer 160 may be smaller than an area of the eighth insulating layer 118 .
  • An area of the first protective layer 160 may be smaller than an area of the primer layer 150 .
  • the first protective layer 160 is partially or entirely disposed on the primer layer 150 and the upper outer layer circuit pattern 140 , and thus includes an open region exposing the surface of the upper outer layer circuit pattern 140 . can do.
  • the first passivation layer 160 includes an open area shaped like a hole. That is, the open region of the first passivation layer 160 may vertically overlap the first region R1 to expose the first region R1 .
  • the first region R1 is a region in which the first passivation layer 160 is not disposed (ie, an open area of the first passivation layer) among the upper regions of the primer layer 150 and the second outer layer circuit pattern 140 . area) can be
  • the first region R1 may be a non-arranged region of the first protective layer 160 for electrically connecting the upper outer layer circuit pattern 140 to a component such as a chip. Accordingly, the upper outer layer circuit pattern 140 disposed on the first region R1 may be exposed to the outside in a state in which a protective layer protecting it does not exist.
  • the first protective layer 160 has an open region exposing the surface of the upper outer layer circuit pattern 140 corresponding to the device mounting pad, the core pad, and the BGA pad in the first region R1 .
  • the circuit board includes a first region R1 and a second region R2.
  • the first region R1 is an open region where the surface of the upper outer layer circuit pattern 140 must be exposed through the first protective layer 160
  • the second region R2 is on the first protective layer 160 . It may be a buried region in which the surface of the upper outer layer circuit pattern 140 is covered by the
  • the first region R1 has a first pad 142 for electrically connecting to a component such as a chip among the upper outer layer circuit pattern 140 , a trace 141 , and a die function for bonding to an external board, etc.
  • the upper outer layer circuit pattern 140 disposed in the first region R1 as described above may have reliability problems such as collapsing or rubbing due to various factors.
  • the traces 141 constituting the upper outer layer circuit pattern 140 are micro circuit patterns, and thus have a line width of 10 ⁇ m or less and a spacing of 10 ⁇ m or less, and are disposed on the primer layer 150 . . Accordingly, the trace 141 disposed on the first region R1 may easily collapse or rub against various small external impacts.
  • the first first layer 150 is also formed on the primer layer 150 corresponding to the first region R1 .
  • a protective layer 160 is disposed.
  • the first protective layer 160 may be disposed on the upper surface of the primer layer 150 in a region where the upper outer layer circuit pattern 140 is not disposed.
  • the first protective layer 160 may be disposed on the top surface of the primer layer 150 , and thus may be disposed between the upper outer circuit patterns 140 on the first region R1 .
  • the upper outer layer circuit pattern 140 includes a first outer layer circuit pattern disposed in the first region R1 and a second outer layer circuit pattern formed in the second region R2 .
  • the top surface of the primer layer 150 may include a first top surface corresponding to the first region R1 and a second top surface corresponding to the second region R2 .
  • the first protective layer 160 is entirely disposed on the primer layer 150 without dividing the first region R1 and the second region R2 . That is, the first passivation layer 160 may be disposed in a region between the first outer layer circuit patterns and a region between the second outer layer circuit patterns, respectively.
  • the first passivation layer 160 includes a first part disposed in the first region R1 and a second part disposed in the second region R2 .
  • the first passivation layer 160 may have different heights for each area.
  • the surface of the upper outer circuit pattern 140 should be exposed to the outside, and in the second region R2 , the surface of the upper outer circuit pattern 140 should be covered with a protective layer.
  • the first passivation layer 160 may include a first part disposed in the first region R1 and a second part disposed in the second region R2 .
  • the first part and the second part may have different heights.
  • a top surface of the first part disposed in the first region R1 may be lower than a top surface of the second part disposed in the second region R2 .
  • an upper surface of the second part may be positioned higher than an upper surface of the first part.
  • the upper surface of the first passivation layer 160 may have a curve.
  • an upper surface of the first passivation layer 160 may have a downwardly concave shape in a region that vertically overlaps with the upper outer layer circuit pattern 140 .
  • the upper surface of the first passivation layer 160 may have an upwardly concave shape in a region that does not vertically overlap the upper outer layer circuit pattern 140 .
  • a height of the upper surface of the first passivation layer 160 in a region overlapping the upper outer circuit pattern 140 may be smaller than a height in a region not overlapping the upper outer circuit pattern 140 .
  • the first passivation layer 160 includes a first part in the first region R1 and a second part in the second region R2 .
  • the first part of the first passivation layer 160 exposes the first outer layer circuit pattern.
  • the first part of the first passivation layer 160 may be selectively disposed in an area that does not vertically overlap the first outer layer circuit pattern.
  • the first part of the first passivation layer 160 may have a shape in which an upper surface thereof is convex in an upward direction.
  • the first part of the first passivation layer 160 may be disposed between a plurality of adjacent first outer circuit patterns among the plurality of first outer circuit patterns.
  • the second part of the first passivation layer 160 is disposed to cover the second outer layer circuit pattern. Accordingly, the second part of the first passivation layer 160 includes a 2-1 part disposed in an area that is vertically overlapped with the second outer layer circuit pattern 140 , and a second part other than the 2-1 part. - Includes 2 parts.
  • the 2-1 part of the first protective layer 160 may have a shape concave downward.
  • the second part 2-2 of the first passivation layer 160 may have an upwardly convex shape.
  • the first protective layer 160 may be disposed on the primer layer 150 .
  • the first protective layer 160 is a solder resist.
  • the first protective layer 160 may be disposed between the upper outer layer circuit patterns 140 on the primer layer 150 . That is, the upper outer layer circuit patterns 140 are disposed on the primer layer 150 to be spaced apart from each other by a predetermined interval. In addition, the first protective layer 160 may be disposed on a region of the upper surface of the primer layer 150 where the upper outer layer circuit pattern 140 is not disposed. Also, the first passivation layer 160 may be selectively disposed on the upper outer layer circuit pattern 140 .
  • the first protective layer 160 will be described as a solder resist 160 .
  • the solder resist 160 may be disposed on an area of the upper surface of the primer layer 150 where the upper outer layer circuit pattern 140 is not disposed.
  • the lower surface of the solder resist 160 may directly contact the upper surface of the primer layer 150 .
  • the solder resist 160 may have a structure in direct contact with the upper outer layer circuit pattern 140 .
  • the first part of the solder resist 160 disposed in the first region R1 may directly contact a portion of the side surface of the upper outer layer circuit pattern 140 .
  • the second part of the solder resist 160 disposed in the second region R2 may directly contact the side surface of the upper outer layer circuit pattern 140 .
  • the second part of the solder resist 160 disposed in the second region R2 may directly contact the upper surface of the upper outer layer circuit pattern 140 . That is, the second part of the solder resist 160 disposed in the second region R2 protrudes with a predetermined height above the upper surface of the upper outer layer circuit pattern 140 and covers the upper outer layer circuit pattern 140 , can be placed.
  • the second part of the solder resist 160 disposed in the second region R2 may be disposed to surround the side surface and the top surface of the upper outer layer circuit pattern 140 .
  • the solder resist 160 may have different heights for each part.
  • the height of each part of the solder resist 160 may be determined by the height of the upper outer layer circuit pattern 140 .
  • the upper outer layer circuit pattern 140 may have the first height H1 and be disposed on the insulating layer 110 .
  • the insulating layer 110 may mean an insulating layer disposed on the uppermost side of the plurality of insulating layers. However, hereinafter, for convenience of description, this will be referred to as the insulating layer 110 .
  • a primer layer 150 may be disposed between the insulating layer 110 and the upper outer layer circuit pattern 140 .
  • the upper outer layer circuit pattern 140 may be disposed on the primer layer 150 to have a first height H1. Also, 'height' described below may correspond to 'thickness'.
  • the first height H1 of the upper outer layer circuit pattern 140 may be 12 ⁇ m ⁇ 2 ⁇ m.
  • the first height H1 of the upper outer layer circuit pattern 140 may be in a range of 10 ⁇ m to 14 ⁇ m.
  • the second part of the solder resist 160 may be disposed on the upper outer layer circuit pattern 140 to have a predetermined height.
  • the height of the second part of the solder resist 160 may be different depending on the position. That is, the upper surface of the second part of the solder resist 160 may be a curved surface, a rounded surface, or an uneven surface rather than a flat surface.
  • the second part of the solder resist 160 is disposed to cover the upper outer layer circuit pattern 140 in order to stably protect the upper outer layer circuit pattern 140 .
  • the height of the second part of the solder resist 160 may be 7 ⁇ m to 17 ⁇ m.
  • the height of the second part of the solder resist 160 is less than 7 ⁇ m, the upper outer layer circuit pattern 140 embedded in the second part of the solder resist 160 cannot be stably protected from various factors.
  • the height of the second part of the solder resist 160 is greater than 17 ⁇ m, the overall thickness of the circuit board may increase.
  • the manufacturing cost of the circuit board may increase.
  • the second part of the solder resist 160 includes a 2-1 part and a 2-2 part.
  • the highest portion 160 - 2 of the second part 2 - 1 of the solder resist 160 may have a second height H2 .
  • the lowest portion 160 - 1 of the 2 - 2 part of the solder resist 160 may have a third height H3 .
  • each of the second height H2 and the third height H3 may have a range of 7 ⁇ m to 17 ⁇ m.
  • a difference ⁇ H between the second height H2 and the third height H3 may be 1 ⁇ m to 7 ⁇ m.
  • the third height H3 may have a range of 80% to 97% of the second height H2 .
  • the third height H3 may have a range of 85% to 95% of the second height H2.
  • the third height H3 may have a range of 88% to 92% of the second height H2.
  • the first part of the solder resist 160 may be disposed in the first region R1 .
  • the first part of the solder resist 160 may be disposed between the first outer layer circuit patterns located in the first region R1 of the upper outer layer circuit patterns 140 .
  • the upper surface of the first part of the solder resist 160 may have an upwardly convex shape. That is, as shown in FIG. 4B , a portion of the top surface of the first part of the solder resist 160 may be positioned higher than the top surface of the first outer layer circuit pattern. In addition, a portion of the top surface of the solder resist 160 may be positioned lower than the top surface of the first outer layer circuit pattern. For example, the lowest portion of the top surface of the first party of the solder resist 160 may have a fourth height H4 smaller than the first height H1 . For example, the highest portion of the top surface of the first party of the solder resist 160 may have a fifth height H5 greater than the first height H1 .
  • the fourth height H4 may be 70% to 95% of the first height H1 .
  • the fourth height H4 may be 75% to 90% of the first height H1 .
  • the fourth height H4 may be 75% to 88% of the first height H1.
  • the fourth height H4 is less than 70% of the first height H1, the first outer layer circuit pattern may not be stably supported by the first part.
  • the fourth height H4 is greater than 95% of the first height H1, a portion of the solder resist may remain on the surface of the first outer layer circuit pattern, and thus a reliability problem may occur.
  • the fifth height H5 may be 102% to 120% of the first height H1 .
  • the fifth height H5 may be 105% to 118% of the first height H1.
  • the fifth height H5 may be 108% to 115% of the first height H1 .
  • the fifth height H5 is less than 102% of the first height H1, the dam function of the first part, which will be described later, cannot be implemented.
  • the fourth height H4 increases accordingly, and accordingly, the solder resist on the surface of the first outer layer circuit pattern. (160) may remain, resulting in a reliability problem.
  • the fourth height H4 may be a height of a portion of an upper surface of the first part of the solder resist 160 located in an edge region.
  • the fourth height H4 may be a height of an edge portion of the first part of the solder resist 160 . That is, the top surface of the first part of the solder resist 160 may decrease in height as it approaches the first outer layer circuit pattern, and may increase in height as it moves away from the first outer layer circuit pattern. Accordingly, the solder resist 160 may have the highest fifth height H5 in the central region among the upper surfaces of the first part, but is not limited thereto. However, the lowest portion of the second part of the solder resist 160 having the fourth height H4 may be located adjacent to the first outer layer circuit pattern compared to the highest portion.
  • a difference between the fourth height H4 and the fifth height H5 may be 1 ⁇ m to 7 ⁇ m.
  • the fourth height H4 may have a range of 80% to 97% of the fifth height H5 .
  • the fourth height H4 may have a range of 85% to 95% of the fifth height H5 .
  • the fourth height H4 may have a range of 88% to 92% of the fifth height H5.
  • solder resist 160 may use a photo solder resist film.
  • the solder resist 160 may have a structure in which a resin and a filler are mixed.
  • the solder resist 160 may include a filler such as BaSO 4 , SiO 2 , and Talc, and the content thereof may be 20 wt% to 35 wt%.
  • the upper outer layer circuit pattern 140 may not be stably protected by the solder resist 160 .
  • the content of the filler included in the solder resist 160 is greater than 35% by weight, a portion of the filler may remain on the upper outer layer circuit pattern 140 during the development of the solder resist 160 . Accordingly, a reliability problem may occur, or a process of removing the filler should be additionally performed.
  • the upper surface of the second part of the solder resist 160 is not exposed and developed.
  • the upper surface of the first part of the solder resist 160 is exposed and developed.
  • the filler may be partially exposed on the upper surface of the first part of the solder resist 160 .
  • the filler may not be directly exposed on the upper surface of the second part of the solder resist 160 .
  • the surface roughness of the first part of the solder resist 160 may be different from the surface roughness of the second part of the solder resist 160 .
  • a surface roughness of the first part may be greater than a surface roughness of the second part of the solder resist 160 .
  • the first outer layer circuit pattern includes a pad.
  • an adhesive member such as a solder ball for device mounting is disposed on the pad.
  • a portion of the upper surface of the first part of the solder resist 160 is positioned higher than the upper surface of the first outer layer circuit pattern. Accordingly, the first part of the solder resist 160 functions to support the first outer layer circuit pattern disposed in the first region, and at the same time fixes the position of the adhesive member disposed on the first outer layer circuit pattern. It can function as a dam.
  • the height of the highest part and the height of the lowest part of the solder resist 160a may be selectively changed.
  • the height of the lowest portion of the solder resist 160a may have a fourth 'height H4' equal to the height H1 of the first outer layer circuit pattern.
  • a height of the highest portion of the solder resist 160a may have a fifth 'height H5' greater than a height H1 of the first outer layer circuit pattern.
  • the solder resist may remain on the first outer layer circuit pattern, and thus an additional process for removing the solder resist may be required.
  • the height of the highest part and the height of the lowest part of the solder resist 160b may be selectively changed.
  • the height of the lowest portion of the solder resist 160b may have a fourth height H4'' that is smaller than the height H1 of the first outer layer circuit pattern.
  • a height of the highest portion of the solder resist 160b may have a fifth height H5 ′′ that is smaller than a height H1 of the first outer layer circuit pattern.
  • the fourth height H4'' when the height H5'' of the highest part is smaller than the first height H1, the fourth height H4'' also decreases correspondingly, and accordingly, the support function in the embodiment is not affected. Problems can arise.
  • the dam function of the adhesive member disposed on the first outer layer circuit pattern cannot be implemented, and accordingly, the adhesive member There may be a reliability problem in that the position is changed in the state in which the is placed.
  • the height of the highest part of the solder resist 160 is greater than the height of the first outer layer circuit pattern, and the height of the lowest part of the solder resist 160 is lower than the height of the first outer layer circuit pattern.
  • the circuit board in this embodiment is a circuit board having a multilayer structure of 8 or more layers, and is disposed on an outer insulating layer located at the top of the multilayers and includes an outer circuit pattern protruding from the surface of the outer insulating layer.
  • the outer layer circuit pattern includes a first outer layer circuit pattern disposed in a first area that is an open area in which the solder resist is not disposed, and a second outer layer circuit pattern disposed in a second area in which the solder resist is disposed.
  • the second outer layer circuit pattern can be supported and protected by the solder resist, but the first outer layer circuit pattern has a problem that it can easily collapse due to various factors because there is no support layer capable of supporting it.
  • the embodiment all of the solder resist in the first and region is left without being removed, so that the first outer layer circuit pattern can be supported and protected by the solder resist. According to this, in the embodiment, problems such as collapsing or rubbing of the first outer layer circuit pattern in the first region can be solved by miniaturization of the outer layer circuit pattern, and thus product reliability can be improved. In particular, in the embodiment, it is possible to solve problems such as collapsing or rubbing of the traces included in the first outer layer circuit pattern in the first region, and thus product reliability can be improved.
  • the solder resist according to the embodiment includes a first part disposed in the first region and a second part disposed in the second region.
  • the upper surface of the first part in the embodiment may have a convex shape in the upward direction.
  • the upper surface of the first part of the solder resist may have an outer region having a fourth height and an inner region having a fifth height greater than the fourth height. That is, the upper surface of the first part of the solder resist may include the highest part having the highest height and the lowest part having the lowest height.
  • the lowest portion may be located adjacent to the first outer layer circuit pattern compared to the highest portion. Accordingly, in the embodiment, the upper surface of the first part of the solder resist may have a convex shape to increase the surface area thereof.
  • a height of the lowest portion is smaller than a height of the first outer layer circuit pattern. Accordingly, in the embodiment, it is possible to prevent a portion of the first part of the solder resist from remaining on the surface of the first outer layer circuit pattern, and thus reliability can be improved. In addition, in an embodiment, the height of the highest part of the first part of the solder resist is greater than the height of the first outer layer circuit pattern. Accordingly, in the embodiment, a dam function of the adhesive member may be implemented by the first part of the solder resist, and thus reliability may be improved.
  • the circuit board in the embodiment can be applied to a 5G communication system, thereby minimizing transmission loss at high frequencies to further improve reliability.
  • the circuit board in the embodiment can be used at a high frequency and can reduce propagation loss.
  • solder resist 160 in forming the solder resist 160 as described above, various methods may be used to remove a portion of the solder resist 160 from the first region R1 .
  • a portion of the solder resist 160 may be removed by a physical method or a chemical method.
  • the solder resist 160 may be removed by a method such as plasma or sand blasting.
  • the upper outer layer circuit pattern 140 is also removed during this process, so that the upper outer layer circuit pattern 140 is deformed.
  • the upper outer layer circuit pattern 140 may have a triangular cross-section because a portion thereof is removed during the removal process of the solder resist 160 .
  • an adhesive member such as a solder ball cannot be stably seated on the upper outer layer circuit pattern 140 , and thus a reliability problem may occur.
  • expensive equipment is required, and thus manufacturing cost may increase.
  • the solder resist 160 may be removed to have a desired height for each area by applying a thinning method through an exposure and development process.
  • the upper outer layer circuit pattern 140 is not deformed, and the cross-sectional shape of the upper outer layer circuit pattern 140 may be maintained in a rectangular shape.
  • FIG. 7 to 14 are views showing a method of manufacturing a circuit board according to an embodiment in the order of processes.
  • the embodiment may preferentially proceed with the process of manufacturing the inner layer substrate 100 - 1 for manufacturing the inner portion of the circuit board 100 .
  • the inner layer substrate 100 - 1 may include one insulating layer, or alternatively, a plurality of insulating layers.
  • the inner substrate 100 - 1 is illustrated as having a seven-layer insulating layer structure, but is not limited thereto.
  • the inner-layer substrate 100 - 1 may include fewer than seven insulating layers, or alternatively, more than seven insulating layers.
  • the inner layer substrate 100 - 1 may include the remaining insulating layers except for the insulating layer disposed on the outermost layer of the circuit board 100 .
  • the inner layer substrate 100 - 1 may include an insulating layer disposed on the uppermost portion of the circuit board 100 and other insulating layers excluding the insulating layer disposed on the bottommost portion of the circuit board 100 .
  • the first insulating layer 111 is firstly prepared.
  • first via V1 is formed in the first insulating layer 111 , and the first vias V1 are formed on the upper and lower surfaces of the first insulating layer 111 , respectively.
  • a circuit pattern 121 and a second circuit pattern 122 are formed.
  • a second insulating layer 112 is formed on the first insulating layer 111 , and a third insulating layer 113 is formed under the first insulating layer 111 .
  • a second via V2 is formed in the second insulating layer 112 , and a third circuit pattern 123 is formed on the upper surface of the second insulating layer 112 .
  • a third via V3 is formed in the third insulating layer 113 , and a fourth circuit pattern 124 is formed under the lower surface of the third insulating layer 113 .
  • a fourth insulating layer 114 is formed on the second insulating layer 112 , and a fifth insulating layer 115 is formed under the third insulating layer 113 .
  • a fourth via V4 is formed in the fourth insulating layer 114 , and a fifth circuit pattern 125 is formed on the upper surface of the fourth insulating layer 114 .
  • a fifth via V5 is formed in the fifth insulating layer 115 , and a sixth circuit pattern 126 is formed under the lower surface of the fifth insulating layer 115 .
  • a sixth insulating layer 116 is formed on the fourth insulating layer 114 , and a seventh insulating layer 117 is formed under the fifth insulating layer 115 .
  • a sixth via V6 is formed in the sixth insulating layer 116 , and a seventh circuit pattern 127 is formed on the upper surface of the sixth insulating layer 116 .
  • a seventh via V7 is formed in the seventh insulating layer 117
  • an eighth circuit pattern 128 is formed under the lower surface of the seventh insulating layer 117 .
  • an eighth insulating layer 118 corresponding to the first outermost insulating layer is formed on the upper surface of the inner layer substrate 100 - 1 .
  • a ninth insulating layer 119 corresponding to the second outermost insulating layer is formed under the lower surface of the inner layer substrate 100 - 1 .
  • a primer layer 150 is formed on the upper surface of the eighth insulating layer 118 and the lower surface of the ninth insulating layer 119, respectively. is disposed, and a metal layer 155 may be disposed on the primer layer 150 .
  • the metal layer 155 may serve to planarize the eighth insulating layer 118 and the ninth insulating layer 119 to have uniform heights.
  • the metal layer 155 may be disposed to improve the stacking reliability of the eighth insulating layer 118 and the ninth insulating layer 119 .
  • the primer layer 150 is formed between the eighth insulating layer 118 and the ninth insulating layer 119, respectively, and the lower outer layer circuit pattern 130 and the upper outer layer circuit pattern 140 to be disposed above and below, respectively. It can play a role in increasing bonding strength. That is, when the lower outer circuit pattern 130 and the upper outer circuit pattern 140 are disposed without the primer layer 150 , the bonding force between the eighth insulating layer 118 and the upper outer circuit pattern 140 . It is low and can be separated from each other.
  • FIG. 8 illustrates that the primer layer 150 is disposed on the upper surface of the eighth insulating layer 118 and the lower surface of the ninth insulating layer 119, respectively
  • the primer layer 150 may be selectively disposed on the surface of the insulating layer on which the microcircuit pattern is to be disposed. That is, when only the lower outer layer circuit pattern 130 is a fine circuit pattern, the primer layer 150 may be disposed only on the lower surface of the ninth insulating layer 119 .
  • the primer layer 150 may be disposed only on the upper surface of the eighth insulating layer 118 .
  • the primer layer 150 is formed on the upper surface of the eighth insulating layer 118 and the ninth insulating layer 119 . ) can be disposed on the lower surface of the
  • a via hole VH is formed in the eighth insulating layer 118 and the ninth insulating layer 119, respectively.
  • the via hole VH may be formed not only in the eighth insulating layer 118 and the ninth insulating layer 119 , but also in the primer layer 150 and the metal layer 155 , respectively.
  • an etching process of removing the metal layer 155 disposed on the primer layer 150 may be performed.
  • a flash etching process may be performed to remove the metal layer 155 , and thus a process for exposing the surface of the primer layer 150 may be performed.
  • a via (V) forming process for filling the via hole (VH) may be performed, thereby forming the upper outer layer circuit pattern 140 on the upper surface of the eighth insulating layer 118 , , the lower outer layer circuit pattern 130 may be formed on the lower surface of the ninth insulating layer 119 .
  • the lower outer layer circuit pattern 130 is illustrated as a general circuit pattern rather than a fine circuit pattern.
  • the present invention is not limited thereto, and the lower outer layer circuit pattern 130 together with the second outer layer circuit pattern may be a fine circuit pattern. Accordingly, when the lower outer circuit pattern 130 is a general circuit pattern, the primer layer 150 between the ninth insulating layer 119 and the lower outer circuit pattern 130 may be omitted.
  • An upper outer layer circuit pattern 140 is disposed on an upper surface of the eighth insulating layer 118 .
  • the upper outer circuit pattern 140 disposed on the upper surface of the eighth insulating layer 118 includes a portion disposed in the open region R1 of the first protective layer 160 and the first protective layer 160 . may include a portion disposed in the arrangement region R3 of the .
  • a trace and a pad which are wiring lines for signal transmission, may be disposed.
  • a trace 141 and a first pad 142 may be disposed in the first region R1 .
  • the first pad 142 may be a mounting pad on which a device is to be mounted.
  • a second pad (not shown) may be disposed in the first region R1 .
  • the second pad may be a BGA pad or a core pad. In particular, the second pad may have a greater width than the first pad 142 .
  • a solder resist 160 (a first protective layer) is disposed on the primer layer 150 to cover the upper outer layer circuit pattern 140 .
  • the solder resist layer formed at this time may be disposed in both the first region R1 and the second region R2 , and may be formed to have a height greater than that of the upper outer layer circuit pattern 140 .
  • the upper outer layer circuit pattern 140 may have the first height H1 and be disposed on the insulating layer 110 .
  • the insulating layer 110 may refer to an insulating layer disposed on the uppermost side of the plurality of insulating layers. However, hereinafter, for convenience of description, this will be referred to as the insulating layer 110 .
  • a primer layer 150 may be disposed between the insulating layer 110 and the upper outer layer circuit pattern 140 .
  • the upper outer layer circuit pattern 140 may be disposed on the primer layer 150 to have a first height H1. Also, 'height' described below may correspond to 'thickness'.
  • the first height H1 of the upper outer layer circuit pattern 140 may be 12 ⁇ m ⁇ 2 ⁇ m.
  • the first height H1 of the upper outer layer circuit pattern 140 may be in a range of 10 ⁇ m to 14 ⁇ m.
  • the solder resist 160 may be disposed on the upper outer layer circuit pattern 140 to have a predetermined height.
  • the solder resist 160 is disposed to cover the upper outer layer circuit pattern 140 in order to stably protect the upper outer layer circuit pattern 140 .
  • the height of the solder resist 160 may be 7 ⁇ m to 17 ⁇ m.
  • the height of the solder resist 160 is less than 7 ⁇ m, the upper outer layer circuit pattern 140 embedded in the solder resist 160 cannot be stably protected from various factors.
  • the height of the solder resist 160 is greater than 17 ⁇ m, the overall thickness of the circuit board may increase.
  • the manufacturing cost of the circuit board may increase.
  • solder resist 160 may have different heights according to positions.
  • the solder resist 160 may be divided into a first portion disposed on the upper outer layer circuit pattern 140 and a second portion disposed on the primer layer 150 .
  • a top surface of the first portion of the solder resist 160 may have a different shape from a top surface of the second portion of the solder resist 160 .
  • the top surface of the first portion of the solder resist 160 may have a concave shape.
  • the embodiment is not limited thereto, and the upper surface of the first portion of the solder resist 160 may have a flat shape.
  • the top surface of the second portion of the solder resist 160 may have a convex shape. That is, the upper surface of the second portion of the solder resist 160 may be positioned higher than the upper surface of the first portion of the solder resist 160 .
  • the highest portion of the second portion of the solder resist 160 may have a second height H2 .
  • the lowest portion of the first portion of the solder resist 160 may have a third height H3 .
  • each of the second height H2 and the third height H3 may have a range of 7 ⁇ m to 17 ⁇ m.
  • a difference ⁇ H between the second height H2 and the third height H3 may be 1 ⁇ m to 7 ⁇ m.
  • the third height H3 may have a range of 80% to 97% of the second height H2 .
  • the third height H3 may have a range of 85% to 95% of the second height H2.
  • the third height H3 may have a range of 88% to 92% of the second height H2.
  • the solder resist 160 includes a negative photoresist (negative PR).
  • the negative photoresist has a specific swelling phenomenon depending on the environment.
  • the solder resist 160 may control the shape of the top surface of the solder resist 160 according to the environment and exposure time after the lamination process. That is, in the embodiment, after the lamination process of the solder resist 160 , the upper surface of the solder resist 160 may be changed into a desired shape by controlling the environment and exposure time to adjust the moisture adsorption degree of the negative photoresist.
  • the moisture adsorbed from the solder resist 160 is concentrated between the circuit patterns due to the inherent high surface tension (capillary effect).
  • the adsorbed moisture is more concentrated in an area where the upper outer circuit pattern 140 is not disposed than in the area in which the upper outer layer circuit pattern 140 is disposed.
  • the solder resist 160 has a flat shape or a concave shape in the area where the upper outer layer circuit pattern 140 is disposed, and is resistant to swelling in the area where the upper outer layer circuit pattern 140 is not disposed. It has a convex shape as it swells upward.
  • an exposure process may be performed.
  • the exposure process may be performed to thin a specific region of the solder resist 160 .
  • the exposure process may be performed only on the second region R2 of the first region R1 and the second region R2 of the solder resist 160 .
  • the portion that receives light by exposure is cured, and is not thinned in a subsequent development process.
  • a developing process may be performed on a portion that is not cured in the exposure process.
  • the solder resist 160 formed in the developed portion may have a height for exposing the upper outer layer circuit pattern 140 .
  • the developing process is a process of thinning an unexposed region using an organic alkaline compound containing tetramethylammonium hydroxide (TMAH) or trimethyl-2-hydroxyethylammonium hydroxide (choline).
  • TMAH tetramethylammonium hydroxide
  • choline trimethyl-2-hydroxyethylammonium hydroxide
  • the solder resist 160 in the embodiment is formed in the first part in the first region R1 in which the thinning is performed and in the second region R2 in the second region R2 in which the thinning is not performed. Includes 2 parts.
  • the second part of the solder resist 160 has a height in the area where the upper outer layer circuit pattern 140 is disposed and the area where the upper outer layer circuit pattern 140 is not disposed by the swelling phenomenon. A difference arises. That is, the upper surface of the second part of the solder resist 160 has a concave shape in a region where the upper outer layer circuit pattern 140 is disposed, and a convex shape in a region where the upper outer layer circuit pattern 140 is not disposed. have
  • an additional process may be performed on the upper surface of the second part of the solder resist 160 .
  • the upper surface of the second part of the solder resist 160 has different heights depending on the position, and a planarization process may be additionally performed.
  • a process of polishing the upper surface of the second part of the solder resist 160 may be performed to planarize the second part of the solder resist 160 .
  • the circuit board in this embodiment is a circuit board having a multilayer structure of 8 or more layers, and is disposed on an outer insulating layer located at the top of the multilayers and includes an outer circuit pattern protruding from the surface of the outer insulating layer.
  • the outer layer circuit pattern includes a first outer layer circuit pattern disposed in a first area that is an open area in which the solder resist is not disposed, and a second outer layer circuit pattern disposed in a second area in which the solder resist is disposed.
  • the second outer layer circuit pattern can be supported and protected by the solder resist, but the first outer layer circuit pattern has a problem in that it can be easily collapsed due to various factors because there is no support layer capable of supporting it.
  • the embodiment all of the solder resist in the first and region is left without being removed, so that the first outer layer circuit pattern can be supported and protected by the solder resist. According to this, in the embodiment, problems such as collapsing or rubbing of the first outer layer circuit pattern in the first region can be solved by miniaturization of the outer layer circuit pattern, and thus product reliability can be improved. In particular, in the embodiment, it is possible to solve problems such as collapsing or rubbing of the traces included in the first outer layer circuit pattern in the first region, and thus product reliability can be improved.
  • the solder resist according to the embodiment includes a first part disposed in the first region and a second part disposed in the second region.
  • the upper surface of the first part in the embodiment may have a convex shape in the upward direction.
  • the upper surface of the first part of the solder resist may have an outer region having a fourth height and an inner region having a fifth height greater than the fourth height. That is, the upper surface of the first part of the solder resist may include the highest part having the highest height and the lowest part having the lowest height.
  • the lowest portion may be located adjacent to the first outer layer circuit pattern compared to the highest portion. Accordingly, in the embodiment, the upper surface of the first part of the solder resist may have a convex shape to increase the surface area thereof.
  • a height of the lowest portion is smaller than a height of the first outer layer circuit pattern. Accordingly, in the embodiment, it is possible to prevent a portion of the first part of the solder resist from remaining on the surface of the first outer layer circuit pattern, and thus reliability can be improved. In addition, in an embodiment, the height of the highest part of the first part of the solder resist is greater than the height of the first outer layer circuit pattern. Accordingly, in the embodiment, a dam function of the adhesive member may be implemented by the first part of the solder resist, and thus reliability may be improved.
  • the circuit board in the embodiment can be applied to a 5G communication system, thereby minimizing transmission loss at high frequencies to further improve reliability.
  • the circuit board in the embodiment can be used at a high frequency and can reduce propagation loss.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

실시 예에 따른 회로 기판은 제1 영역 및 제2 영역을 포함하는 절연층; 상기 절연층의 상기 제1 영역 및 상기 제2 영역의 상면에 배치된 복수의 외층 회로 패턴; 상기 절연층의 상기 제1 영역에 배치된 제1 파트와, 상기 절연층의 상기 제2 영역에 배치된 제2 파트를 포함하는 솔더 레지스트를 포함하고, 상기 제1 파트는, 상면의 적어도 일부가 곡면을 포함하고, 상기 절연층의 제1 영역에 배치된 외층 회로 패턴의 상면을 노출하며, 상기 제2 파트는, 상기 절연층의 제2 영역에 배치된 외층 회로 패턴의 상면을 덮으며, 상기 제1 파트의 상면의 적어도 일부는 상기 외층 회로 패턴의 상면보다 낮게 위치한다.

Description

회로기판
실시 예는 회로기판에 관한 것으로, 특히 솔더레지스트를 이용하여 오픈 영역에서의 최외층의 회로 패턴을 지지 및 보호할 수 있는 회로기판 및 이의 제조 방법에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 엠에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 회로기판에 패턴닝되거나 실장되기 때문에, 회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
그리고, 상기와 같은 5G 통신 시스템에 적용되는 회로기판은 경박 단소화 트렌드로 제조되며, 이에 따라 회로 패턴은 점점 미세화되어간다.
그러나, 종래의 미세 회로 패턴을 포함하는 회로기판은 최외곽에 배치된 회로 패턴이 절연층 상부로 돌출되는 구조를 가지며, 이에 따라 상기 최외곽의 회로 패턴이 쉽게 무너지는 문제점을 가진다.
실시 예에서는 새로운 구조의 회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 솔더레지스트를 이용하여 SR 오픈 영역에 포함된 최외층 회로 패턴을 지지 및 보호할 수 있도록 한 회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 노광 및 현상 공정을 진행하여 SR 오픈 영역에서의 회로 패턴을 노출하는 솔더 레지스트를 포함하는 회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 표면이 상측 방향으로 볼록한 형상을 가지는 솔더 레지스트를 포함하는 회로기판 및 이의 제조 방법을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로기판은 제1 영역 및 제2 영역을 포함하는 절연층; 상기 절연층의 제1 영역 및 제2 영역의 상면 위에 배치된 외층 회로 패턴; 상기 절연층의 상기 제1 영역에 배치된 제1 파트와, 상기 절연층의 상기 제2 영역에 배치된 제2 파트를 포함하는 솔더 레지스트를 포함하고, 상기 솔더 레지스트의 상기 제1 파트는, 상기 절연층의 제1 영역에 배치된 외층 회로 패턴의 상면을 노출하며 배치되고, 상기 솔더 레지스트의 상기 제2 파트는, 상기 절연층의 제2 영역에 배치된 외층 회로 패턴을 덮으며 배치되고, 상기 솔더 레지스트의 상기 제1 파트의 상면의 적어도 일부는 상기 외층 회로 패턴의 상면보다 낮게 위치하고, 상기 솔더 레지스트의 상기 제1 파트의 상면은 볼록한 형상을 가진다.
또한, 상기 솔더 레지스트의 상기 제1 파트는, 상기 솔더 레지스트의 상기 제1 파트의 상면 중 가장 높게 위치한 최고부와, 상기 솔더 레지스트의 상기 제1 파트의 상면 중 가장 낮게 위치한 최저부를 포함하고, 상기 최저부는 상기 최고부보다 상기 외층 회로 패턴에 인접하게 위치한다.
또한, 상기 최고부는 상기 복수의 외층 회로 패턴 중 인접한 외층 회로 패턴들 사이에 배치한 상기 솔더 레지스트의 상면의 센터 영역에 위치하고, 상기 최저부는 상기 인접한 외층 회로 패턴들 사이에 배치한 상기 솔더 레지스트의 상면의 에지 영역에 위치하며, 상기 인접한 외층 회로 패턴들 사이의 상기 솔더 레지스트의 상면은, 센터 영역에서 에지영역으로 갈수록 높이가 낮아진다.
또한, 상기 최고부의 높이는, 상기 외층 회로 패턴의 높이보다 크고, 상기 최저부의 높이는, 상기 외층 회로 패턴의 높이보다 작다.
또한, 상기 최저부의 높이는 상기 외층 회로 패턴의 높이의 70% 내지 95% 범위를 만족하고, 상기 최고부의 높이는 상기 외층 회로 패턴의 높이의 102% 내지 120%를 만족한다.
또한, 상기 최저부의 높이는 상기 최고부의 높이의 80% 내지 97% 범위를 만족한다.
또한, 상기 솔더 레지스트의 제2 파트는, 상기 외층 회로 패턴과 수직 방향으로 오버랩되는 제2-1 파트와, 상기 외층 회로 패턴과 수직 방향으로 오버랩되지 않는 제2-2 파트를 포함하고, 상기 제2-1 파트의 높이는, 상기 제2-2 파트의 높이보다 작다.
또한, 상기 솔더 레지스트의 제2-1 파트의 상면은 오목한 형상을 가지고, 상기 솔더 레지스트의 제2-2 파트의 상면은 볼록한 형상을 가진다.
또한, 상기 절연층은 복수의 층으로 구성되고, 상기 외층 회로 패턴은, 상기 복수의 층으로 구성된 절연층 중 최상측 또는 최하측에 배치된 절연층의 표면 위로 돌출되어 배치된다.
또한, 상기 절연층의 상면과 상기 솔더 레지스트의 하면 또는 상기 외층 회로 패턴의 하면 사이에 배치된 프라이머층을 포함한다.
한편, 실시 예에 따른 회로기판의 제조 방법은 내층 기판을 제조하고, 상기 내층 기판 위에, 상면에 프라이머층이 배치된 최상측 절연층을 형성하고, 상기 최상측 절연층의 상기 프라이머층 위에 외층 회로 패턴을 형성하고, 상기 프라이머층 및 상기 외층 회로 패턴 위에 솔더 레지스트층을 형성하고, 상기 솔더 레지스트층을 부분적으로 노광 및 현상하여, 제1 파트 및 제2 파트를 포함하는 솔더 레지스트를 형성하는 것을 포함하고, 상기 솔더 레지스트층은, 상기 외층 회로 패턴과 수직으로 중첩된 영역에 배치되고, 상기 외층 회로 패턴 위에 형성되는 제1 부분과, 상기 외층 회로 패턴과 수직으로 중첩되지 않는 영역에 배치되고, 상기 프라이머층 위에 형성되는 제2 부분을 포함하고, 상기 제2 부분의 높이는, 상기 제1 부분의 높이보다 크다.
또한, 상기 절연층은, 상기 솔더 레지스트의 제1 파트가 배치되는 제1 영역과, 상기 솔더 레지스트의 제2 파트가 배치되는 제2 영역을 포함하고, 상기 솔더 레지스트의 상기 제1 파트는, 상기 절연층의 제1 영역에 배치된 외층 회로 패턴의 상면을 노출하며 배치되고, 상기 솔더 레지스트의 상기 제2 파트는, 상기 절연층의 제2 영역에 배치된 외층 회로 패턴을 덮으며 배치되고, 상기 솔더 레지스트의 상기 제1 파트의 상면의 적어도 일부는 상기 외층 회로 패턴의 상면보다 낮게 위치하고, 상기 솔더 레지스트의 상기 제1 파트의 상면은 볼록한 형상을 가진다.
또한, 상기 솔더 레지스트의 상기 제1 파트는, 상기 솔더 레지스트의 상기 제1 파트의 상면 중 가장 높게 위치한 최고부와, 상기 솔더 레지스트의 상기 제1 파트의 상면 중 가장 낮게 위치한 최저부를 포함하고, 상기 최저부는 상기 최고부보다 상기 외층 회로 패턴에 인접하게 위치한다.
또한, 상기 최고부는 상기 복수의 외층 회로 패턴 중 인접한 외층 회로 패턴들 사이에 배치한 상기 솔더 레지스트의 상면의 센터 영역에 위치하고, 상기 최저부는 상기 인접한 외층 회로 패턴들 사이에 배치한 상기 솔더 레지스트의 상면의 에지 영역에 위치하며, 상기 인접한 외층 회로 패턴들 사이의 상기 솔더 레지스트의 상면은, 센터 영역에서 에지영역으로 갈수록 높이가 낮아진다.
또한, 상기 최고부의 높이는, 상기 외층 회로 패턴의 높이보다 크고, 상기 최저부의 높이는, 상기 외층 회로 패턴의 높이보다 작다.
또한, 상기 최저부의 높이는 상기 외층 회로 패턴의 높이의 70% 내지 95% 범위를 만족하고, 상기 최고부의 높이는 상기 외층 회로 패턴의 높이의 102% 내지 120%를 만족한다.
또한, 상기 최저부의 높이는 상기 최고부의 높이의 80% 내지 97% 범위를 만족한다.
또한, 상기 솔더 레지스트의 제2 파트는, 상기 외층 회로 패턴과 수직 방향으로 오버랩되는 제2-1 파트와, 상기 외층 회로 패턴과 수직 방향으로 오버랩되지 않는 제2-2 파트를 포함하고, 상기 제2-1 파트의 높이는, 상기 제2-2 파트의 높이보다 작다.
또한, 상기 솔더 레지스트의 제2-1 파트의 상면은 오목한 형상을 가지고, 상기 솔더 레지스트의 제2-2 파트의 상면은 볼록한 형상을 가진다.
본 실시 예에서의 회로기판은 8층 이상의 다층 구조를 가지는 회로기판이고, 상기 다층 중 최상부에 위치한 외측 절연층 위에 배치되어 상기 외측 절연층의 표면 위로 돌출되는 외층 회로 패턴을 포함한다. 이때, 상기 외층 회로 패턴은 상기 솔더 레지스트가 배치되지 않는 오픈 영역인 제1 영역에 배치되는 제1 외층 회로 패턴과, 상기 솔더레지스트가 배치되는 제2 영역에 위치한 제2 외층 회로 패턴을 포함한다. 이때, 상기 제2 외층 회로 패턴은 상기 솔더레지스트에 의해 지지 및 보호될 수 있지만, 상기 제1 외층 회로 패턴은 이를 지지할 수 있는 지지층이 없기 때문에 다양한 요인에 위해 쉽게 무너질 수 있는 문제점을 가진다.
이에 따라, 실시 예에서는 상기 제1 및 영역에서의 상기 솔더레지스트를 모두 제거하지 않고 잔존시키도록 하여, 상기 솔더레지스트에 의해 상기 제1 외층 회로 패턴의 지지 및 보호가 이루어질 수 있도록 한다. 이에 따르면, 실시 예에서는 외층 회로 패턴의 미세화에 의해 상기 제1 영역에서의 제1 외층 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다. 특히, 실시 예에서는 제1 영역에서의 제1 외층 회로 패턴에 포함된 트레이스의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
한편, 실시 예에서의 솔더 레지스트는 상기 제1 영역에 배치되는 제1 파트, 상기 제2 영역에 배치되는 제2 파트를 포함한다. 이때, 실시 예에서의 제1 파트의 상면은 상측 방향으로 볼록한 형상을 가질 수 있다. 예를 들어, 상기 솔더 레지스트의 제1 파트의 상면은 외측 영역이 제4 높이를 가지고, 내측 영역이 상기 제4 높이보다 큰 제5 높이를 가질 수 있다. 즉, 상기 솔더 레지스트의 제1 파트의 상면은 가장 높은 높이를 가지는 최고부 및 가장 낮은 높이를 가지는 최저부를 포함할 수 있다. 그리고, 상기 최저부는 상기 최고부 대비 상기 제1 외층 회로 패턴에 인접하게 위치할 수 있다. 이에 따라, 실시 예에서는 상기 솔더 레지스트의 제1 파트의 상면이 볼록한 형상을 가지도록 하여, 이의 표면적을 증가시킬 수 있다. 그리고, 이는 상기 제1 파트 위에 추가적으로 배치되는 층(예를 들어 몰딩층)과의 접촉면을 증가시키며, 이에 따른 접합력을 향상시킬 수 있다. 또한, 상기 최저부의 높이는 상기 제1 외층 회로 패턴의 높이보다 작다. 이에 따라, 실시 예에서는 상기 솔더 레지스트의 제1 파트의 일부가 제1 외층 회로 패턴의 표면 상에 잔존하는 것을 방지할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다. 또한, 실시 예에서는 상기 솔더 레지스트의 제1 파트의 최고부의 높이는 상기 제1 외층 회로 패턴의 높이보다 크다. 이에 따라, 실시 예에서는 상기 솔더 레지스트이 제1 파트에 의해 접착 부재의 댐 기능이 구현될 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판은 5G 통신 시스템에 적용 가능하며, 이에 따라 고주파수의 전송 손실을 최소화하여 신뢰성을 더욱 향상시킬 수 있다. 구체적으로, 실시 예에서의 회로기판은 고주파에서 사용 가능하고, 전파 손실을 줄일 수 있다.
도 1은 비교 예에 따른 회로기판을 나타낸 도면이다.
도 2는 비교 예에서 ETS 공법으로 제조된 회로기판을 나타낸 도면이다.
도 3은 실시 예에 따른 회로기판을 나타낸 도면이다.
도 4a는 도 3의 B 영역을 확대한 확대도이다.
도 4b는 도 4a의 C 영역을 확대한 확대도이다.
도 4c 및 도 4d는 실시 예의 보호층의 다양한 변형 예를 나타낸 도면이다.
도 5는 실시 예에 따른 제1 영역과 제2 영역의 보여주는 도면이다.
도 6은 실시 예에 따른 제2 영역에서의 솔더 레지스트의 높이 차이를 보여주는 도면이다.
도 7 내지 도 14는 실시 예에 따른 회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
본 실시 예의 설명에 앞서, 본 실시 예와 비교되는 비교 예에 대해 설명하기로 한다.
도 1은 비교 예에 따른 회로기판을 나타낸 도면이다.
도 1을 참조하면, (a)에서와 같이, 비교 예에 따른 회로기판은 일반적은 SAP 공법으로 제조된 회로 패턴을 포함한다.
구체적으로, 회로기판은 절연층(10), 회로 패턴(20) 및 보호층(30)을 포함한다.
회로 패턴(20)은 절연층(10)의 상면 및 하면에 각각 배치된다.
이때, 절연층(10)의 표면에 배치된 회로 패턴(20) 중 적어도 하나는 미세 회로 패턴을 포함한다.
도 1에서는 절연층(10)의 상면에 배치된 회로 패턴(20)은 미세 회로 패턴을 포함한다. 미세 회로 패턴은 신호 전달 배선 라인인 트레이스(21)와, 칩 실장 등을 위한 패드(22)를 포함한다.
이때, 실시 예에서는 미세 회로 패턴의 보호 목적으로 솔더 레지스트를 이용한 지지층을 형성하는 것이기 때문에, 상기 비교 예에서 미세 회로 패턴이 형성된 영역에서의 구조에 대해 설명하기로 한다.
또한, 절연층(10)의 표면에는 회로 패턴(20)을 보호하는 보호층(30)이 배치된다.
이때, 절연층(10)의 상부 영역은 보호층(30)이 배치되는 제1 영역과, 보호층(30)이 배치되지 않는 오픈 영역인 제2 영역을 포함한다.
이에 따라, 상기 절연층(10)의 상면에 배치된 회로 패턴(20) 중 일부는 상기 보호층(30)에 의해 덮이고, 나머지 일부는 상기 보호층(30)에 덮이지 않고 외부로 노출된다.
이때, 상기 보호층(30)의 오픈 영역인 제2 영역에는 상기 설명한 바와 같이 미세 회로 패턴에 대응하는 트레이스(21) 및 패드(22)가 배치되어 있다.
예를 들어, 상기 트레이스(21) 및 패드(22) 중 적어도 하나는 폭/간격이 15㎛/15㎛ 이하로 형성된다.
이때, 상기 보호층(30)의 오픈 영역에 형성된 회로 패턴이 미세 회로 패턴이 아닌 15㎛를 초과하는 폭을 가지는 패턴인 경우, 외부 충격에 강할 수 있다.
그러나, 도 1의 (b)에서와 같이, 회로 패턴이 점차 미세화되어 가면서 상기 최외층의 미세 회로 패턴인 트레이스(21) 및 패드(22)의 폭 및 간격이 점점 작아지고 있으며, 이에 따라 보호층의 오픈 영역인 제2 영역에 절연층(10)의 상면 위로 돌출된 미세 회로 패턴이 배치되는 경우, 외부 충격에 의해 상기 미세 회로 패턴이 쉽게 무너지는 문제가 발생한다.
즉, 도 1의 (b)의 B에서와 같이, 최외층의 미세 회로 패턴에 대응하는 트레이스(21)는 극도로 미세한 패턴 형태를 가지고 있으며, 이에 따라 외부의 작은 충격에도 쉽게 무너지거나 쓸리는 문제가 발생한다.
한편, 최근에는 ETS 공법을 사용하여 절연층 내에 매립된 구조를 가지면서 보호층의 오픈 영역에 배치되는 미세 회로 패턴을 형성하고 있다.
도 2는 비교 예에서 ETS 공법으로 제조된 회로기판을 나타낸 도면이다.
도 2를 참조하면, 구체적으로, 회로기판은 절연층(10A), 회로 패턴(20A) 및 보호층(30A)을 포함한다.
회로 패턴(20A)은 절연층(10A)의 상면 및 하면에 각각 배치된다.
이때, 절연층(10A)의 표면에 배치된 회로 패턴(20A) 중 적어도 하나는 미세 회로 패턴을 포함한다.
여기에서, ETS 공법으로 회로 패턴을 형성하는 경우, 가장 처음에 형성된 회로 패턴은 절연층(10A) 내에 매립된 구조를 가지고 있다. 이에 따라 상기 처음에 형성되는 회로 패턴을 미세 회로 패턴으로 형성하는 경우, 비교 예에서도 미세 회로 패턴이 절연층(10A) 내에 매립된 구조를 가질 수 있다.
즉, ETS 공법으로 제조된 회로기판은 절연층(10A)의 표면 내에 매립된 구조를 가지는 미세 회로 패턴을 포함한다. 즉, 미세 회로 패턴은 신호 전달 배선 라인인 트레이스(21A)와, 칩 실장 등을 위한 패드(22A)를 포함한다.
그리고, 상기와 같이 ETS 공법으로 제조된 회로기판의 경우, 미세 회로 패턴이 절연층 내에 매립된 구조를 가지기 때문에 외부 충격으로부터 상기 미세 회로 패턴이 보호될 수 있다.
이때, 도 2에서와 같은 2층 구조(회로 패턴의 층 수 기준)의 기판에 대해서는 ETS 공법으로 회로기판을 제작하는데에는 큰 문제가 없다. 그러나, ETS 공법으로 8층 이상, 특히 10층 이상을 가지는 회로기판을 제작하는 경우, 이를 제작하기 위한 리드 타임이 최소 2달 이상 소요하며, 이에 따른 생산성이 낮아지는 문제가 있다.
또한, ETS 공법으로 매립된 구조의 미세 회로 패턴을 제조하기 위해서는, 다층의 회로기판의 제조 공정 중 미세 회로 패턴을 가장 처음에 형성해야만 한다. 그리고, 최근 고집적/고사양 등의 AP 모듈 등에 적용하기 위해서는 8층 내지 10층의 회로기판이 필요하다. 이때, 상기 ETS 공정 중 미세 회로 패턴을 가장 처음에 형성하고, 이후의 다층 적층 공정을 진행하는 과정에서, 상기 열적 스트레스 등의 이유로 상기 미세 회로 패턴에 데미지가 가해지고, 이에 따라 상기 미세 회로 패턴을 정상적으로 구현하기 어려운 문제가 있다.
또한, ETS 공법으로 회로기판을 제작하는 경우, ETS 코어층이 별도로 필요하다. 이때, 상기 ETS 공법으로 회로기판을 제작하는 경우, 최종적으로 ETS 코어층을 제거해야 하는 추가적인 공정이 필요로 한다.
또한, ETS 공법으로 회로기판을 제작하는 경우, 일정 횟수 이상이 층 적층 시에 누적 공차로 인한 수율이 낮아지며, 이에 따른 제품 비용이 증가하는 문제가 있으며, ETS 코어층을 중심으로 양면에 각각 적층 공정이 진행됨에 따라 스트레스로 인한 패턴 데미지가 증가하는 문제가 있다.
또한, 최근에는 5G 기술이 발달되면서, 이를 반영할 수 있는 회로기판에 관심이 고조되고 있다. 이때, 5G 기술이 적용되기 위해서는 회로기판이 고다층 구조를 가져야 하며, 이에 따른 회로 패턴이 미세화되어야 한다. 그러나, 비교 예에서는 미세 패턴을 형성하는 것은 가능하지만, 이를 안정하게 보호할 수 없는 문제점이 있다.
이에 따라, 실시 예는 최외곽에 배치되는 미세 패턴의 신뢰성 문제를 해결할 수 있는 새로운 구조의 회로기판 및 이의 제어 방법을 제공하고자 한다.
도 3은 실시 예에 따른 회로기판을 나타낸 도면이고, 도 4a는 도 3의 B 영역을 확대한 확대도이고, 도 4b는 도 4a의 C 영역을 확대한 확대도이며, 도 4c 및 도 4d는 실시 예의 보호층의 다양한 변형 예를 나타낸 도면이며, 도 5는 실시 예에 따른 제1 영역과 제2 영역의 보여주는 도면이며, 도 6은 실시 예에 따른 제2 영역에서의 솔더 레지스트의 높이 차이를 보여주는 도면이다.
도 3 및 도 4의 설명에 앞서, 실시 예에 따른 회로기판은 다층 구조를 가질 수 있다. 바람직하게, 실시 예에 따른 회로기판은 회로 패턴의 층 수를 기준으로 10층 이상의 구조를 가질 수 있다. 다만, 이는 일 실시 예에 불과할 뿐, 이에 한정되지는 않는다. 즉, 실시 예에서의 회로기판은 10층 보다 작은 층 수를 가질 수 있으며, 이와 다르게 10층보다 큰 층수를 가질 수도 있을 것이다.
다만, 실시 예에서의 회로기판은 비교 예의 ETS 공법이 가지는 문제를 해결하기 위한 것이다. 이때, 상기 비교 예에서의 ETS 공법은 8층 이상의 회로기판을 제작하는 데에 많은 문제가 있으며, 이에 따라, 실시 예에서는 이와의 비교를 위해 10층 구조를 가지는 것으로 하여 설명하기로 한다.
도 3, 도 4a 및 도 4b를 참조하면, 회로기판(100)은 절연층(110)을 포함한다.
바람직하게, 회로기판(100)은 10층 구조를 구현하기 위해, 제1 내지 제9 절연층(111, 112, 113, 114, 115, 116, 117, 118, 119)을 포함할 수 있다.
이때, 상기 절연층(110) 중 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114), 제5 절연층(115), 제6 절연층(116) 및 제7 절연층(117)은 절연층의 적층 구조에서 내측에 배치된 내부 절연층일 수 있으며, 제8 절연층(118)은 내층 절연층의 상부에 배치되는 최상부 절연층(제1 최외층 절연층)일 수 있고, 제9 절연층(119)은 내층 절연층의 하부에 배치되는 최하부 절연층(제2 최외층 절연층)일 수 있다.
제1 절연층(111)은 절연층(110)의 적층 구조에서 중심에 배치되는 코어 절연층일 수 있다. 제2 절연층(112), 제4 절연층(114), 제6 절연층(116) 및 제8 절연층(118)은 제1 절연층(111)의 상부에 순차적으로 배치되는 상부 절연층일 수 있다. 그리고, 제3 절연층(113), 제5 절연층(115), 제7 절연층(117) 및 제9 절연층(119)은 제1 절연층(111)의 하부에 순차적으로 배치되는 하부 절연층일 수 있다.
절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
예를 들어, 절연층(110) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(110) 중 적어도 하나는 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(110) 중 적어도 하나는 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 절연층(110) 중 적어도 하나는 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
절연층(110)의 표면에는 회로 패턴이 배치될 수 있다.
즉, 절연층(110)을 구성하는 제1 내지 제9 절연층(111, 112, 113, 114, 115, 116, 117, 118, 119)의 각각의 표면에는 회로 패턴이 배치될 수 있다.
여기에서, 회로 패턴은 내층 회로 패턴(120) 및 외층 회로 패턴(130, 140)을 포함할 수 있다. 내층 회로 패턴(120)은 회로기판의 적층 구조에서, 절연층(110)의 내부에 배치된 회로 패턴이고, 외층 회로 패턴(130, 140)은 회로기판의 적층 구조에서, 절연층(110)의 최외측에 배치된 회로 패턴일 수 있다.
내층 회로 패턴(120)은 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123), 제4 회로 패턴(124), 제5 회로 패턴(125), 제6 회로 패턴(126) 및 제7 회로 패턴(127)을 포함할 수 있다.
제1 회로 패턴(121)은 제1 절연층(111)의 상면에 배치되고, 그에 따라 제2 절연층(112)에 의해 덮일 수 있다. 제2 회로 패턴(122)은 제1 절연층(111)의 하면에 배치될 수 있고, 그에 따라 제3 절연층(113)에 의해 덮일 수 있다. 제3 회로 패턴(123)은 제2 절연층(112)의 상면에 배치될 수 있고, 이에 따라 제4 절연층(114)에 의해 덮일 수 있다. 제4 회로 패턴(124)은 제3 절연층(113)의 하면에 배치될 수 있고, 이에 따라 제5 절연층(115)에 의해 덮일 수 있다. 제5 회로 패턴(125)은 제4 절연층(114)의 상면에 배치될 수 있고, 이에 따라 제6 절연층(116)에 의해 덮일 수 있다. 제6 회로 패턴(126)은 제5 절연층(115)의 하면에 배치될 수 있고, 이에 따라 제7 절연층(117)에 의해 덮일 수 있다. 제7 회로 패턴(127)은 제6 절연층(116)의 상면에 배치될 수 있고, 이에 따라 제8 절연층(118)에 의해 덮일 수 있다. 제8 회로 패턴(128)은 제7 절연층(117)의 하면에 배치될 수 있고, 이에 따라 제9 절연층에 의해 덮일 수 있다.
외층 회로 패턴은 절연층(110) 중 최외측에 배치된 최외층 절연층의 표면에 배치될 수 있다. 바람직하게, 외층 회로 패턴은 절연층(110) 중 최하부에 배치된 제9 절연층(119)의 하면에 배치된 하측 외층 회로 패턴(130)을 포함할 수 있다.
또한, 외층 회로 패턴은 절연층(110) 중 최상부에 배치된 제8 절연층(118)의 상면에 배치된 상측 외층 회로 패턴(140)을 포함할 수 있다.
이때, 상기 하측 외층 회로 패턴(130) 및 상측 외층 회로 패턴(140) 중 적어도 하나는 절연층의 표면 상으로 돌출되어 형성될 수 있다. 바람직하게, 하측 외층 회로 패턴(130)은 제9 절연층(119)의 하면 아래로 돌출되어 형성될 수 있다. 또한, 상측 외층 회로 패턴(140)은 제8 절연층(118)의 상면 위로 돌출되어 형성될 수 있다.
즉, 하측 외층 회로 패턴(130)은 상면이 제9 절연층(119)의 하면과 동일 평면 상에 위치할 수 있다. 그리고, 상측 외층 회로 패턴(140)은 하면이 제8 절연층(180)의 상면에 배치되는 프라이머층(150)의 상면과 동일 평면 상에 위치할 수 있다.
다시 말해서, 제8 절연층(180)의 상면과 상기 상측 외층 회로 패턴(140) 상에는 프라이머층(150)이 배치될 수 있다.
즉, 상기 상측 외층 회로 패턴(140)은 미세 회로 패턴을 포함할 수 있다. 바람직하게, 상기 상측 외층 회로 패턴(140)은 패턴의 선폭이 10㎛ 이하이고, 패턴들 사이의 간격이 10㎛이하인 미세 회로 패턴일 수 있다. 이에 따라, 상기 제8 절연층(118) 상에 상기 상측 외층 회로 패턴(140)을 바로 배치하는 경우, 상기 제8 절연층(118)과 상기 상측 외층 회로 패턴(140) 사이의 접촉 면적이 작음에 따른 상기 상측 외층 회로 패턴(150)이 상기 제8 절연층(118)으로부터 이탈되는 상황이 발생할 수 있다.
따라서, 실시 예에서는 상기 상측 외층 회로 패턴(140)과 상기 제8 절연층(118) 사이에 프라이머층(150)을 배치한다. 상기 프라이머층(150)은 상기 상측 외층 회로 패턴(140)과 상기 제8 절연층(118) 사이의 접착력을 향상시킬 수 있다. 상기 프라이머층(150)은 상기 제8 절연층(118)의 상면을 전체적으로 덮으며 배치될 수 있다. 그리고, 상기 상측 외층 회로 패턴(140)은 상기 프라이머층(150) 상에 부분적으로 배치될 수 있다. 따라서, 실시 예에서의 프라이머층(150)의 상면은 상기 상측 외층 회로 패턴(140)과 접촉하는 제1 부분과, 추후 설명할 솔더 레지스트(160)의 하면과 접촉하는 제2 부분을 포함할 수 있다. 즉, 상기 프라이머층(150)은 SAP 공정에 의해 상기 상측 외층 회로 패턴(140)을 형성할 때, 상기 제8 절연층(118)과 상기 상측 외층 회로 패턴(140) 사이의 접합력을 강화시키는 역할을 수행할 수 있다. 이와 같은 프라이머층(150)은 폴리우레탄계 수지, 아크릴계 수지, 실리콘계 수지를 포함할 수 있으나, 이에 한정되지는 않는다.
한편, 도 3에서는 상기 제9 절연층(119)과 상기 하측 외층 회로 패턴(130) 사이에는 프라이머층이 배치되지 않는 것으로 도시하였으나, 상기 프라이머층은 상기 제9 절연층(119)과 상기 하측 외층 회로 패턴(130) 사이에도 배치될 수 있을 것이다. 다만, 상기 하측 외층 회로 패턴(130)은 미세 회로 패턴이 아닐 수 있으며, 이에 따라 상기 제9 절연층(119)과 상기 하측 외층 회로 패턴(130) 사이의 프라이머층은 선택적으로 생략될 수 있을 것이다.
결론적으로, 내층에 미세 회로 패턴이 배치되는 경우, 이는 절연층(110) 중 적어도 어느 하나에 의해 덮임에 따라 상기 프라이머층이 생략될 수 있다. 반면, 실시 예에서는 상기 최외층에 미세 회로 패턴이 배치되는 경우, 상기 미세 회로 패턴을 덮는 절연층이 존재하지 않기 때문에, 미세 회로 패턴과 절연층 사이의 접합력을 향상시키기 위해 상기 프라이머층(150)을 배치하도록 한다.
이하에서는, 상기 상측 외층 회로 패턴(140)이 미세 회로 패턴으로 형성되는 것으로 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 하측 외층 회로 패턴(130)도 미세 회로 패턴으로 형성될 수 있으며, 이에 따라 이하에서 설명하는 상측 외층 회로 패턴(140)의 접합력 강화 및 무너짐 방지 등과 같은 신뢰성 향상을 위한 구조는, 상기 하측 외층 회로 패턴(130)에도 적용할 수 있음은 자명할 것이다.
상기 내층 회로 패턴(120), 하측 외층 회로 패턴(130) 및 상측 외층 회로 패턴(140)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 내층 회로 패턴(120), 하측 외층 회로 패턴(130) 및 상측 외층 회로 패턴(140)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 내층 회로 패턴(120), 하측 외층 회로 패턴(130) 및 상측 외층 회로 패턴(140)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 내층 회로 패턴(120), 하측 외층 회로 패턴(130) 및 상측 외층 회로 패턴(140)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 내층 회로 패턴(120), 하측 외층 회로 패턴(130) 및 상측 외층 회로 패턴(140) 중 적어도 하나는 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
바람직하게, 상기 하측 외층 회로 패턴(130) 및 상기 상측 외층 회로 패턴(140)은 회로기판의 최외측에 배치된 최외층 회로 패턴이며, 이에 따라 이들은 SAP(Semi Additive Process) 공법으로 형성될 수 있을 것이다.
한편, 상기 절연층(110) 내에는 비아(V)가 배치될 수 있다. 상기 비아(V)는 각각의 절연층 내에 배치되고, 그에 따라 서로 다른 층에 배치된 회로 패턴을 서로전기적으로 연결하는 역할을 수행할 수 있다.
제1 절연층(111) 내에는 제1 비아(V1)가 배치될 수 있다. 상기 제1 비아(V1)는 제1 절연층(111)의 상면에 배치된 제1 회로 패턴(121)과 상기 제1 절연층(111)의 하면에 배치된 제2 회로 패턴(122)을 전기적으로 연결할 수 있다.
제2 절연층(112) 내에는 제2 비아(V2)가 배치될 수 있다. 상기 제2 비아(V2)는 제1 절연층(111)의 상면에 배치된 제1 회로 패턴(121)과 상기 제2 절연층(112)의 상면에 배치된 제3 회로 패턴(123)을 전기적으로 연결할 수 있다.
제3 절연층(113) 내에는 제3 비아(V3)가 배치될 수 있다. 상기 제3 비아(V3)는 제1 절연층(111)의 하면에 배치된 제2 회로 패턴(122)과 상기 제3 절연층(113)의 하면에 배치된 제4 회로 패턴(124)을 전기적으로 연결할 수 있다.
제4 절연층(114) 내에는 제4 비아(V4)가 배치될 수 있다. 상기 제4 비아(V4)는 제2 절연층(111)의 상면에 배치된 제3 회로 패턴(123)과 상기 제4 절연층(114)의 상면에 배치된 제5 회로 패턴(125)을 전기적으로 연결할 수 있다.
제5 절연층(115) 내에는 제5 비아(V5)가 배치될 수 있다. 상기 제5 비아(V5)는 제3 절연층(113)의 하면에 배치된 제4 회로 패턴(124)과 상기 제5 절연층(115)의 하면에 배치된 제6 회로 패턴(126)을 전기적으로 연결할 수 있다.
제6 절연층(116) 내에는 제6 비아(V6)가 배치될 수 있다. 상기 제6 비아(V6)는 제4 절연층(114)의 상면에 배치된 제5 회로 패턴(125)과 상기 제6 절연층(116)의 상면에 배치된 제7 회로 패턴(127)을 전기적으로 연결할 수 있다.
제7 절연층(117) 내에는 제7 비아(V7)가 배치될 수 있다. 상기 제7 비아(V7)는 제5 절연층(115)의 하면에 배치된 제6 회로 패턴(126)과 상기 제7 절연층(117)의 하면에 배치된 제8 회로 패턴(128)을 전기적으로 연결할 수 있다.
제8 절연층(118) 내에는 제8 비아(V1)가 배치될 수 있다. 상기 제8 비아(V8)는 제6 절연층(116)의 상면에 배치된 제7 회로 패턴(127)과 상기 프라이머층(150)의 상면에 배치된 상측 외층 회로 패턴(140)을 전기적으로 연결할 수 있다.
제9 절연층(119) 내에는 제9 비아(V9)가 배치될 수 있다. 상기 제9 비아(V9)는 제7 절연층(117)의 하면에 배치된 제8 회로 패턴(128)과 상기 제9 절연층(119)의 하면에 배치된 하측 외층 회로 패턴(130)을 전기적으로 연결할 수 있다.
상기와 같은 비아(V)는 각각의 절연층 내에 형성된 비아 홀 내부를 금속 물질로 충진하는 것에 의해 형성될 수 있다.
상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 절연층(110)을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 제1 내지 제9 비아(V1, V2, V3, V4, V5, V6, V7, V8, V9)를 형성할 수 있다. 상기 제1 내지 제9 비아(V1, V2, V3, V4, V5, V6, V7, V8, V9)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 회로기판(100)의 최외측에는 보호층이 배치될 수 있다. 바람직하게, 상기 제8 절연층(118)의 상부(바람직하게, 프라이머층(150)의 상부)에는 제1 보호층(160)이 배치될 수 있다. 또한, 제9 절연층(119)의 하부에는 제2 보호층(175)이 배치될 수 있다.
상기 제1 보호층(160) 및 제2 보호층(175)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 제1 보호층(160) 및 제2 보호층(175)은 솔더 레지스트일 수 있다.
한편, 상기 프라이머층(150) 상에는 제1 보호층(160)이 배치된다. 상기 제1 보호층(160)은 상기 프라이머층(150) 상에 배치되는 상측 외층 회로 패턴(140)을 지지하면서, 상기 상측 외층 회로 패턴(140)의 표면을 보호하는 역할을 할 수 있다.
즉, 상기 제1 보호층(160)은 상기 프라이머층(150) 상에 배치된 상측 외층 회로 패턴(140)과 부분적으로 중첩될 수 있다. 상기 제1 보호층(160)의 면적은 상기 제8 절연층(118)의 면적보다 작을 수 있다. 상기 제1 보호층(160)의 면적은 상기 프라이머층(150)의 면적보다 작을 수 있다. 상기 제1 보호층(160)은 상기 프라이머층(150) 및 상기 상측 외층 회로 패턴(140) 상에 부분 또는 전체적으로 배치되며, 이에 따라 상측 외층 회로 패턴(140)의 표면을 노출하는 오픈 영역을 포함할 수 있다.
구체적으로, 상기 제1 보호층(160)은 홀과 같은 형상의 오픈 영역을 포함한다. 즉, 상기 제1 보호층(160)의 오픈 영역은 상기 제1 영역(R1)과 수직 방향으로 오버랩되어, 상기 제1 영역(R1)을 노출할 수 있다.
상기 제1 영역(R1)은 상기 프라이머층(150) 및 상기 제2 외층 회로 패턴(140)의 상부 영역 중 상기 제1 보호층(160)이 비배치되는 영역(즉, 제1 보호층의 오픈 영역)일 수 있다.
즉, 상기 제1 영역(R1)은 상기 상측 외층 회로 패턴(140)이 칩과 같은 부품과 전기적으로 연결되기 위한 상기 제1 보호층(160)의 비배치영역일 수 있다. 이에 따라, 상기 제1 영역(R1) 상에 배치된 상측 외층 회로 패턴(140)은 이를 보호하는 보호층이 존재하지 않은 상태에서 외부로 노출될 수 있다.
구체적으로, 상기 제1 영역(R1)에는 칩 소자가 실장되는 소자 실장 패드나, 외부 보드와의 연결을 위한 다이 역할을 위한 코어 패드 또는 BGA 패드, 그리고 신호 전달 배선인 트레이스 등을 상측 회로 패턴(140)이 배치된다. 그리고, 상기 제1 보호층(160)은 상기 제1 영역(R1)에서 상기 소자 실장 패드, 상기 코어 패드 및 BGA 패드에 대응하는 상측 외층 회로 패턴(140)의 표면을 노출하는 오픈 영역을 가진다.
즉, 회로기판은 제1 영역(R1) 및 제2 영역(R2)을 포함한다. 제1 영역(R1)은 제1 보호층(160)을 통해 상측 외층 회로 패턴(140)의 표면이 노출되어야 하는 오픈 영역이고, 상기 제2 영역(R2)은 상기 제1 보호층(160)에 의해 상측 외층 회로 패턴(140)의 표면이 덮이는 매립 영역일 수 있다.
상기 제1 영역(R1)은 상기 상측 외층 회로 패턴(140) 중 칩과 같은 부품과 전기적으로 연결되기 위한 제1 패드(142), 트레이스(141), 그리고 외부 보드 등과의 접합을 위한 다이 기능을 하는 코어 패드 또는 BGA 패드에 대응하는 제2 패드(미도시)가 배치된 영역이다.
그리고, 상기와 같은 제1 영역(R1) 내에 배치된 상측 외층 회로 패턴(140)은 다양한 요인에 의해 무너짐이나 쓸림 등의 신뢰성 문제가 발생할 수 있다. 더욱이, 상기 상측 외층 회로 패턴(140)을 구성하는 트레이스(141)는 미세 회로 패턴이며, 이에 따라 10㎛ 이하의 선폭과, 10㎛ 이하의 간격을 가지고, 상기 프라이머층(150) 상에 배치된다. 이에 따라, 상기 제1 영역(R1) 상에 배치된 트레이스(141)는 외부의 다양한 작은 충격에도 쉽게 무너짐이나 쓸림 등의 문제가 발생할 수 있다.
이에 따라, 실시 예에서는 상기 제1 영역(R1) 상에 배치된 상측 외층 회로 패턴(140)의 신뢰성을 향상시키기 위해, 상기 제1 영역(R1)에 대응하는 프라이머층(150) 상에도 제1 보호층(160)을 배치한다.
즉, 상기 제1 보호층(160)은 상기 프라이머층(150)의 상면 중 상기 상측 외층 회로 패턴(140)이 배치되지 않은 영역에 배치될 수 있다. 예를 들어, 상기 제1 보호층(160)은 상기 프라이머층(150)의 상면에 배치되고, 그에 따라 상기 제1 영역(R1) 상의 상측 외층 회로 패턴(140)들 사이에 배치될 수 있다.
이때, 상기 상측 외층 회로 패턴(140)은 상기 제1 영역(R1)에 배치된 제1 외층 회로 패턴과, 상기 제2 영역(R2)에 형성된 제2 외층 회로 패턴을 포함한다.
그리고, 상기 프라이머층(150)의 상면은 상기 제1 영역(R1)에 대응하는 제1 상면과, 상기 제2 영역(R2)에 대응하는 제2 상면을 포함할 수 있다.
이때, 제1 보호층(160)은 상기 제1 영역(R1) 및 제2 영역(R2)을 구분하지 않고, 상기 프라이머층(150) 상에 전체적으로 배치된다. 즉, 제1 보호층(160)은 상기 제1 외층 회로 패턴들의 사이 영역과 상기 제2 외층 회로 패턴들의 사이 영역에 각각 배치될 수 있다.
이에 따라, 상기 제1 보호층(160)은 상기 제1 영역(R1) 내에 배치되는 제1 파트와, 제2 영역(R2)에 배치된 제2 파트를 포함한다.
이때, 상기 제1 보호층(160)은 영역별로 서로 다른 높이를 가질 수 있다.
상기 제1 영역(R1)에서는 상측 외층 회로 패턴(140)의 표면이 외부로 노출되어야 하고, 제2 영역(R2)에서는 상측 외층 회로 패턴(140)의 표면이 보호층에 의해 덮여야 한다.
제1 보호층(160)은 상기 제1 영역(R1)에 배치된 제1 파트 및 상기 제2 영역(R2)에 배치된 제2 파트를 포함할 수 있다. 그리고, 상기 제1 파트 및 상기 제2 파트는 서로 다른 높이를 가질 수 있다.
예를 들어, 상기 제1 영역(R1)에 배치된 상기 제1 파트의 상면은 상기 제2 영역(R2)에 배치된 제2 파트의 상면보다 낮게 위치할 수 있다.
또한, 상기 제2 파트의 상면은 상기 제1 파트의 상면보다 높게 위치할 수 있다.
이때, 상기 제1 보호층(160)의 상면은 굴곡을 가질 수 있다.
예를 들어, 상기 제1 보호층(160)의 상면은 상기 상측 외층 회로 패턴(140)과 수직 방향으로 중첩되는 영역에서는 하측 방향으로 오목한 형상을 가질 수 있다. 예를 들어, 상기 제1 보호층(160)의 상면은 상기 상측 외층 회로 패턴(140)과 수직 방향으로 중첩되지 않는 영역에서는 상측 방향으로 오목한 형상을 가질 수 있다.
다시 말해서, 제1 보호층(160)의 상면은 상측 외층 회로 패턴(140)과 중첩되는 영역에서의 높이가, 상측 외층 회로 패턴(140)과 중첩되지 않는 영역에서의 높이보다 작을 수 있다.
이때, 상기 제1 보호층(160)은 제1 영역(R1)에서의 제1 파트와, 제2 영역(R2)에서의 제2 파트를 포함한다. 그리고, 제1 보호층(160)의 제1 파트는 제1 외층 회로 패턴을 노출한다. 이에 따라, 상기 제1 보호층(160)의 제1 파트는 제1 외층 회로 패턴과 수직 방향으로 중첩되지 않는 영역에 선택적으로 배치될 수 있다. 따라서, 상기 제1 보호층(160)의 제1 파트는 상면이 상측 방향으로 볼록한 형상을 가질 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 파트는, 복수의 제1 외층 회로 패턴 중 인접한 복수의 제1 외층 회로 패턴들 사이에 배치될 수 있다.
한편, 제1 보호층(160)의 제2 파트는 제2 외층 회로 패턴을 덮으며 배치된다. 이에 따라, 상기 제1 보호층(160)의 제2 파트는 제2 외층 회로 패턴(140)과 수직으로 중첩된 영역에 배치되는 제2-1 파트와, 상기 제2-1 파트 이외의 제2-2 파트를 포함한다. 그리고, 제1 보호층(160)의 제2-1 파트는 하측으로 오목한 형상을 가질 수 있다. 또한, 상기 제1 보호층(160)의 제2-2 파트는 상측으로 볼록한 형상을 가질 수 있다.
이하에서는 상기 제1 보호층(160)에 대해 구체적으로 설명하기로 한다.
상기 제1 보호층(160)은 상기 프라이머층(150) 상에 배치될 수 있다. 상기 제1 보호층(160)은 솔더레지스트이다.
상기 제1 보호층(160)은 상기 프라이머층(150) 상에서 상기 상측 외층 회로 패턴(140)들 사이에 배치될 수 있다. 즉, 상기 상측 외층 회로 패턴(140)은 상기 프라이머층(150) 상에 일정 간격 이격되며 배치된다. 그리고, 상기 제1 보호층(160)은 상기 프라이머층(150)의 상면 중 상기 상측 외층 회로 패턴(140)이 배치되지 않은 영역 상에 배치될 수 있다. 또한, 제1 보호층(160)은 상측 외층 회로 패턴(140)에 선택적으로 배치될 수 있다.
이하에서는, 상기 제1 보호층(160)을 솔더 레지스트(160)라고 하여 설명하기로 한다.
솔더 레지스트(160)는 상기 프라이머층(150)의 상면 중 상측 외층 회로 패턴(140)이 배치되지 않은 영역 상에 배치될 수 있다.
이에 따라, 상기 솔더 레지스트(160)의 하면은 상기 프라이머층(150)의 상면과 직접 접촉할 수 있다. 또한, 상기 솔더 레지스트(160)는 상기 상측 외층 회로 패턴(140)과 직접 접촉하는 구조를 가질 수 있다.
예를 들어, 제1 영역(R1)에 배치된 솔더 레지스트(160)의 제1 파트는 상측 외층 회로 패턴(140)의 측면의 일부와 직접 접촉할 수 있다.
또한, 제2 영역(R2)에 배치된 솔더 레지스트(160)의 제2 파트는 상측 외층 회로 패턴(140)의 측면과 직접 접촉할 수 있다. 또한, 상기 제2 영역(R2)에 배치된 솔더 레지스트(160)의 제2 파트는 상측 외층 회로 패턴(140)의 상면과 직접 접촉할 수 있다. 즉, 제2 영역(R2)에 배치된 솔더 레지스트(160)의 제2 파트는 상기 상측 외층 회로 패턴(140)의 상면 위로 일정 높이를 가지고 돌출되어, 상기 상측 외층 회로 패턴(140)을 덮으며 배치될 수 있다. 자세하게, 제2 영역(R2)에 배치된 솔더 레지스트(160)의 제2 파트는 상측 외층 회로 패턴(140)의 측면 및 상면을 감싸며 배치될 수 있다.
이때, 상기 솔더 레지스트(160)는 파트별로 서로 다른 높이를 가질 수 있다. 여기에서, 솔더 레지스트(160)의 파트별 높이는 상기 상측 외층 회로 패턴(140)의 높이에 의해 결정될 수 있다.
상기 상측 외층 회로 패턴(140)은 상기 제1 높이(H1)를 가지고 절연층(110) 상에 배치될 수 있다. 이때, 상기 절연층(110)은 복수의 절연층 중 최상측에 배치된 절연층을 의미할 수 있다. 다만, 이하에서는 설명의 편의를 위해, 이를 절연층(110)이라 하여 설명하기로 한다. 한편, 상기 절연층(110)과 상기 상측 외층 회로 패턴(140) 사이에는 프라이머층(150)이 배치될 수 있다. 이와 같은 경우, 상측 외층 회로 패턴(140)은 상기 프라이머층(150) 위에 제1 높이(H1)를 가지고 배치될 수 있다. 또한, 이하에서 설명하는 '높이'는 '두께'에 대응될 수 있다.
상기 상측 외층 회로 패턴(140)이 가지는 제1 높이(H1)는 12㎛±2㎛일 수 있다. 예를 들어, 상측 외층 회로 패턴(140)이 가지는 제1 높이(H1)는 10㎛ 내지 14㎛ 사이의 범위를 가질 수 있다.
상기 솔더 레지스트(160)의 제2 파트는 상기 상측 외층 회로 패턴(140) 상에 일정 높이를 가지고 배치될 수 있다. 이때, 솔더 레지스트(160)의 제2 파트의 높이는 위치에 따라 서로 다를 수 있다. 즉, 상기 솔더 레지스트(160)의 제2 파트의 상면은 평면이 아닌 곡면 또는 라운드진 표면 또는 요철 표면일 수 있다.
이때, 상기 솔더 레지스트(160)의 제2 파트는 상기 상측 외층 회로 패턴(140)을 안정적으로 보호하기 위해, 상기 상측 외층 회로 패턴(140)을 덮으며 배치된다. 이때, 상기 솔더 레지스트(160)의 제2 파트의 높이는 7㎛ 내지 17㎛일 수 있다. 상기 솔더 레지스트(160)의 제2 파트의 높이가 7㎛보다 작으면, 상기 솔더 레지스트(160)의 제2 파트 내에 매립된 상측 외층 회로 패턴(140)이 다양한 요인으로부터 안정적으로 보호될 수 없다. 또한, 상기 솔더 레지스트(160)의 제2 파트의 높이가 17㎛보다 크면, 회로기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 제2 파트의 높이가 17㎛보다 크면, 회로기판의 제조 비용이 증가할 수 있다.
이때, 상기 설명한 바와 같이 솔더 레지스트(160)의 제2 파트는 제2-1 파트 및 제2-2 파트를 포함한다. 이때, 솔더 레지스트(160)의 제2-1 파트의 최고부(160-2)는 제2 높이(H2)를 가질 수 있다. 또한, 상기 솔더 레지스트(160)의 제2-2 파트의 최저부(160-1)는 제3 높이(H3)를 가질 수 있다. 이때, 상기 제2 높이(H2) 및 제3 높이(H3) 각각은 7㎛ 내지 17㎛ 사이의 범위를 가질 수 있다.
한편, 상기 제2 높이(H2)와 제3 높이(H3)의 차이 값(△H)은 1㎛ 내지 7㎛일 수 있다. 예를 들어, 상기 제3 높이(H3)는 제2 높이(H2)의 80% 내지 97% 사이의 범위를 가질 수 있다. 예를 들어, 상기 제3 높이(H3)는 제2 높이(H2)의 85% 내지 95% 사이의 범위를 가질 수 있다. 상기 제3 높이(H3)는 제2 높이(H2)의 88% 내지 92% 사이의 범위를 가질 수 있다.
한편, 상기 솔더 레지스트(160)의 제1 파트는 제1 영역(R1)에 배치될 수 있다. 바람직하게, 상기 솔더 레지스트(160)의 제1 파트는 상측 외층 회로 패턴(140) 중 제1 영역(R1)에 위치한 제1 외층 회로 패턴들 사이에 배치될 수 있다.
이때, 상기 솔더 레지스트(160)의 제1 파트의 상면은 상측으로 볼록한 형상을 가질 수 있다. 즉, 도 4b에서와 같이, 상기 솔더 레지스트(160)의 제1 파트의 상면 중 일부는 상기 제1 외층 회로 패턴의 상면보다 높게 위치할 수 있다. 또한, 상기 솔더 레지스트(160)의 상면 중 일부는 상기 제1 외층 회로 패턴의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 솔더 레지스트(160)의 제1 파티의 상면 중 가장 낮게 위치한 최저부는 상기 제1 높이(H1)보다 작은 제4 높이(H4)를 가질 수 있다. 예를 들어, 솔더 레지스트(160)의 제1 파티의 상면 중 가장 높게 위치한 최고부는 상기 제1 높이(H1)보다 큰 제5 높이(H5)를 가질 수 있다. 이때, 상기 제4 높이(H4)는 상기 제1 높이(H1)의 70% 내지 95%일 수 있다. 예를 들어, 상기 제4 높이(H4)는 상기 제1 높이(H1)의 75% 내지 90%일 수 있다. 이때, 상기 제4 높이(H4)는 상기 제1 높이(H1)의 75% 내지 88%일 수 있다. 상기 제4 높이(H4)가 상기 제1 높이(H1)의 70%보다 작으면, 상기 제1 파트에 의해 상기 제1 외층 회로 패턴이 안정적으로 지지되지 않을 수 있다. 상기 제4 높이(H4)가 상기 제1 높이(H1)의 95%보다 크면, 상기 제1 외층 회로 패턴의 표면 상에 솔더 레지스트가 일부 잔존할 수 있으며, 이에 따른 신뢰성 문제가 발생할 수 있다.
한편, 상기 제5 높이(H5)는 제1 높이(H1)의 102% 내지 120%일 수 있다. 상기 제5 높이(H5)는 제1 높이(H1)의 105% 내지 118%일 수 있다. 상기 제5 높이(H5)는 제1 높이(H1)의 108% 내지 115%일 수 있다. 상기 제5 높이(H5)가 제1 높이(H1)의 102%보다 작으면, 추후 설명할 상기 제1 파트의 댐 기능이 구현될 수 없다. 또한, 상기 제5 높이(H5)가 제1 높이(H1)의 120%보다 크면, 이에 따른 상기 제4 높이(H4)가 증가하고, 이에 따라 상기 제1 외층 회로 패턴의 표면 상에 상기 솔더 레지스트(160)가 잔존하여 신뢰성 문제가 발생할 수 있다. 한편, 상기 제4 높이(H4)는 상기 솔더 레지스트(160)의 제1 파트의 상면 중 가장자리 영역에 위치한 상면의 일부분의 높이일 수 있다. 예를 들어, 상기 제4 높이(H4)는 상기 솔더 레지스트(160)의 제1 파트의 에지 부분의 높이일 수 있다. 즉, 상기 솔더 레지스트(160)의 제1 파트의 상면은 상기 제1 외층 회로 패턴에 가까워질수록 높이가 감소하고, 상기 제1 외층 회로 패턴으로부터 멀어질수록 높이가 증가할 수 있다. 이에 따라, 상기 솔더 레지스트(160)의 제1 파트의 상면 중 중앙영역에서 가장 높은 제5 높이(H5)를가질 수 있으나, 이에 한정되지는 않는다. 다만, 상기 제4 높이(H4)를 가지는 솔더 레지스트(160)의 제2 파트의 최저부는 상기 최고부 대비 상기 제1 외층 회로 패턴에 인접하게 위치할 수 있다.
한편, 상기 제4 높이(H4)와 제5 높이(H5)의 차이 값은 1㎛ 내지 7㎛일 수 있다. 예를 들어, 상기 제4 높이(H4)는 제5 높이(H5)의 80% 내지 97% 사이의 범위를 가질 수 있다. 예를 들어, 상기 제4 높이(H4)는 제5 높이(H5)의 85% 내지 95% 사이의 범위를 가질 수 있다. 상기 제4 높이(H4)는 제5 높이(H5)의 88% 내지 92% 사이의 범위를 가질 수 있다.
한편, 상기 솔더 레지스트(160)는 포토 솔더 레지스트 필름을 이용할 수 있다. 솔더 레지스트(160)는 레진 및 필러가 혼합된 형태의 구조를 가질 수 있다.
예를 들어, 상기 솔더 레지스트(160)에는 BaSO4, SiO2, Talc 등의 필러가 포함될 수 있으며, 이의 함량은 20중량% 내지 35 중량%일 수 있다.
이때, 상기 솔더 레지스트(160) 내에 포함된 필러의 함량이 20 중량%보다 작으면, 상기 솔더 레지스트(160)에 의해 상기 상측 외층 회로 패턴(140)이 안정적으로 보호되지 않을 수 있다. 또한, 상기 솔더 레지스트(160) 내에 포함된 필러의 함량이 35 중량%보다 크면, 상기 솔더 레지스트(160)의 현상 시에 상기 상측 외층 회로 패턴(140) 상에 필러가 일부 잔존할 수 있으며, 이에 따른 신뢰성 문제가 발생하거나, 상기 필러를 제거하는 공정을 추가로 진행해야만 한다.
한편, 실시 예에서의 상기 솔더 레지스트(160)의 제2 파트의 상면은 노광 및 현상이 이루어지지 않은 부분이다.
또한, 상기 솔더 레지스트(160)의 제1 파트의 상면은 노광 및 현상이 이루어진 부분이다.
따라서, 상기 솔더 레지스트(160)의 제1 파트의 상면에는 필러가 일부 노출될 수 있다. 다만, 상기 솔더 레지스트(160)의 제2 파트의 상면에는 필러가 직접적으로 노출되지 않을 수 있다.
따라서, 상기 솔더 레지스트(160)의 제1 파트의 표면 거칠기는 상기 솔더 레지스트(160)의 상기 제2 파트의 표면 거칠기와 다를 수 있다. 예를 들어, 상기 제1 파트의 표면 거칠기는 상기 솔더 레지스트(160)의 상기 제2 파트의 표면 거칠기보다 클 수 있다.
한편, 상기 설명한 바와 같이 상기 제1 외층 회로 패턴은 패드를 포함한다. 그리고, 상기 패드 상에는 소자 실장 등을 위한 솔더 볼과 같은 접착 부재가 배치된다. 이때, 실시 예에서는 상기 솔더 레지스트(160)의 제1 파트의 상면의 일부는 상기 제1 외층 회로 패턴의 상면보다 높게 위치한다. 따라서, 상기 솔더 레지스트(160)의 제1 파트는 상기 제1 영역에 배치된 제1 외층 회로 패턴을 지지하는 기능을 함과 동시에, 상기 제1 외층 회로 패턴 상에 배치되는 접착 부재의 위치를 고정하는 댐 기능을 할 수 있다.
한편, 도 4c에서와 같이, 솔더 레지스트(160a)의 최고부의 높이와 최저부의 높이는 선택적으로 변경될 수 있다.
즉, 솔더 레지스트(160a)의 최저부의 높이는 상기 제1 외층 회로 패턴의 높이(H1)와 동일한 제4' 높이(H4')를 가질 수 있다. 또한, 솔더 레지스트(160a)의 최고부의 높이는 상기 제1 외층 회로 패턴의 높이(H1)보다 큰 제5' 높이(H5')를 가질 수 있다. 다만, 상기와 같이 최저부의 높이가 제1 높이(H1)와 동일함에 따라, 상기 제1 외층 회로 패턴 상에 솔더 레지스트가 잔존할 수 있으며, 이에 따른 이를 제거하는 추가적인 공정을 진행해야 할 수 있다.
도 4d에서와 같이, 솔더 레지스트(160b)의 최고부의 높이와 최저부의 높이는 선택적으로 변경될 수 있다.
즉, 솔더 레지스트(160b)의 최저부의 높이는 상기 제1 외층 회로 패턴의 높이(H1)보다 작은 제4'' 높이(H4'')를 가질 수 있다. 또한, 솔더 레지스트(160b)의 최고부의 높이는 상기 제1 외층 회로 패턴의 높이(H1)보다 작은 제5'' 높이(H5'')를 가질 수 있다. 다만, 상기와 같이 최고부의 높이(H5'')가 제1 높이(H1)와 작은 경우, 이에 대응되게 제4'' 높이(H4'')도 감소하고, 이에 따른 실시 예에서의 지지 기능에 문제가 발생할 수 있다. 또한, 상기와 같이 최고부의 높이(H5'')가 제1 높이(H1)와 작은 경우, 상기 제1 외층 회로 패턴 상에 배치되는 접착부재의 댐 기능이 구현될 수 없고, 이에 따라 상기 접착 부재가 배치된 상태에서 위치가 변경되는 신뢰성 문제가 발생할 수 있다.
따라서, 실시 예에서는 도 4b에서와 같이, 솔더 레지스트(160)의 최고부의 높이는 제1 외층 회로 패턴의 높이보다 크도록 하고, 솔더 레지스트(160)의 최저부의 높이는 제1 외층 회로 패턴의 높이보다 낮도록 한다.
본 실시 예에서의 회로기판은 8층 이상의 다층 구조를 가지는 회로기판이고, 상기 다층 중 최상부에 위치한 외측 절연층 위에 배치되어 상기 외측 절연층의 표면 위로 돌출되는 외층 회로 패턴을 포함한다. 이때, 상기 외층 회로 패턴은 상기 솔더 레지스트가 배치되지 않는 오픈 영역인 제1 영역에 배치되는 제1 외층 회로 패턴과, 상기 솔더레지스트가 배치되는 제2 영역에 위치한 제2 외층 회로 패턴을 포함한다. 이때, 상기 제2 외층 회로 패턴은 상기 솔더레지스트에 의해 지지 및 보호될 수 있지만, 상기 제1 외층 회로 패턴은 이를 지지할 수 있는 지지층이 없기 때문에 다양한 요인에 위해 쉽게 무너질 수 있는 문제점을 가진다.
이에 따라, 실시 예에서는 상기 제1 및 영역에서의 상기 솔더레지스트를 모두 제거하지 않고 잔존시키도록 하여, 상기 솔더레지스트에 의해 상기 제1 외층 회로 패턴의 지지 및 보호가 이루어질 수 있도록 한다. 이에 따르면, 실시 예에서는 외층 회로 패턴의 미세화에 의해 상기 제1 영역에서의 제1 외층 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다. 특히, 실시 예에서는 제1 영역에서의 제1 외층 회로 패턴에 포함된 트레이스의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
한편, 실시 예에서의 솔더 레지스트는 상기 제1 영역에 배치되는 제1 파트, 상기 제2 영역에 배치되는 제2 파트를 포함한다. 이때, 실시 예에서의 제1 파트의 상면은 상측 방향으로 볼록한 형상을 가질 수 있다. 예를 들어, 상기 솔더 레지스트의 제1 파트의 상면은 외측 영역이 제4 높이를 가지고, 내측 영역이 상기 제4 높이보다 큰 제5 높이를 가질 수 있다. 즉, 상기 솔더 레지스트의 제1 파트의 상면은 가장 높은 높이를 가지는 최고부 및 가장 낮은 높이를 가지는 최저부를 포함할 수 있다. 그리고, 상기 최저부는 상기 최고부 대비 상기 제1 외층 회로 패턴에 인접하게 위치할 수 있다. 이에 따라, 실시 예에서는 상기 솔더 레지스트의 제1 파트의 상면이 볼록한 형상을 가지도록 하여, 이의 표면적을 증가시킬 수 있다. 그리고, 이는 상기 제1 파트 위에 추가적으로 배치되는 층(예를 들어 몰딩층)과의 접촉면을 증가시키며, 이에 따른 접합력을 향상시킬 수 있다. 또한, 상기 최저부의 높이는 상기 제1 외층 회로 패턴의 높이보다 작다. 이에 따라, 실시 예에서는 상기 솔더 레지스트의 제1 파트의 일부가 제1 외층 회로 패턴의 표면 상에 잔존하는 것을 방지할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다. 또한, 실시 예에서는 상기 솔더 레지스트의 제1 파트의 최고부의 높이는 상기 제1 외층 회로 패턴의 높이보다 크다. 이에 따라, 실시 예에서는 상기 솔더 레지스트이 제1 파트에 의해 접착 부재의 댐 기능이 구현될 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판은 5G 통신 시스템에 적용 가능하며, 이에 따라 고주파수의 전송 손실을 최소화하여 신뢰성을 더욱 향상시킬 수 있다. 구체적으로, 실시 예에서의 회로기판은 고주파에서 사용 가능하고, 전파 손실을 줄일 수 있다.
한편, 실시 예에서는 상기 설명한 바와 같이 솔더 레지스트(160)를 형성함에 있어, 상기 제1 영역(R1)에서 솔더 레지스트(160)의 일부를 제거하기 위해 다양한 방법이 사용될 수 있다. 예를 들어, 상기 솔더 레지스트(160)의일부는 물리적 방법 또는 화학적 방법으로 제거될 수 있다. 예를 들어, 상기 솔더 레지스트(160)는 플라즈마나 샌드 블라스트와 같은 방식에 의해 제거될 수 있다.
그러나, 상기 솔더 레지스트(160)를 물리적 또는 화학적 방법으로 제거하는 경우, 이 과정에서 상기 상측 외층 회로 패턴(140)도 함께 제거되어 상기 상측 외층 회로 패턴(140)의 변형이 발생한다. 예를 들어, 상기 상측 외층 회로 패턴(140)은 상기 솔더 레지스트(160)의 제거 과정에서 일부가 함께 제거되어 단면이 삼각형상을 가질 수 있다. 그리고, 상측 외층 회로 패턴(140)의 상부가 삼각 형상을 가지는 경우, 상기 상측 외층 회로 패턴(140) 위에 솔더 볼과 같은 접착 부재가 안정적으로 안착될 수 없으며, 이에 따른 신뢰성 문제가 발생할 수 있다. 또한, 상기 물리적 또는 화학적 방법으로 상기 보호층을 제거하기 위해서는 고가의 장비가 필요하며, 이에 따른 제조 비용이 증가할 수 있다.
반면, 실시 예에서는 노광 및 현상 공정을 통한 thinning 방식을 적용하여 상기 솔더 레지스트(160)가 영역별로 각각 원하는 높이를 가지도록 제거할 수 있다. 또한, 상기 노광 및 현상 과정에서는 상기 상측 외층 회로 패턴(140)의 변형이 발생되지 않으며, 상기 상측 외층 회로 패턴(140)의 단면 형상은 사각 형상을 유지할 수 있다.
도 7 내지 도 14는 실시 예에 따른 회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 7을 참조하면, 실시 예는 우선적으로 회로기판(100)의 내측 부분을 제조하는 내층 기판(100-1)을 제조하는 공정을 진행할 수 있다.
상기 내층 기판(100-1)을 제조하는 공정에 대해 간략적으로 설명하기로 한다.
상기 내층 기판(100-1)은 1개의 절연층을 포함할 수 있고, 이와 다르게 다수의 절연층을 포함할 수 있다.
도 7에서는, 내층 기판(100-1)이 7층의 절연층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 내층 기판(100-1)은 7층보다 적은 절연층을 포함할 수 있으며, 이와 다르게 7층보다 많은 절연층을 포함할 수도 있을 것이다.
상기 내층 기판(100-1)은 회로기판(100)에서, 최외층에 배치되는 절연층을 제외한 나머지 절연층을 포함할 수 있다. 예를 들어, 내층 기판(100-1)은 회로기판(100)에서 최상부에 배치된 절연층과, 최하부에 배치된 절연층을 제외한 나머지 절연층을 포함할 수 있다.
내층 기판(100-1)을 제조하는 공정을 간략히 설명하면, 우선적으로 제1 절연층(111)을 준비한다.
그리고, 상기 제1 절연층(111)이 준비되면, 상기 제1 절연층(111) 내에 제1 비아(V1)를 형성하고, 이와 함께 제1 절연층(111)의 상면 및 하면에 각각 제1 회로 패턴(121) 및 제2 회로 패턴(122)을 형성한다.
이후, 상기 제1 절연층(111) 위에 제2 절연층(112)을 형성하고, 상기 제1 절연층(111) 아래에 제3 절연층(113)을 형성한다.
다음으로, 상기 제2 절연층(112) 내에 제2 비아(V2)를 형성하고, 상기 제2 절연층(112)의 상면 위에 제3 회로 패턴(123)을 형성한다. 또한, 상기 제3 절연층(113) 내에 제3 비아(V3)를 형성하고, 상기 제3 절연층(113)의 하면 아래에 제4 회로 패턴(124)을 형성한다.
이후, 상기 제2 절연층(112) 위에 제4 절연층(114)을 형성하고, 상기 제3 절연층(113) 아래에 제5 절연층(115)을 형성한다.
다음으로, 상기 제4 절연층(114) 내에 제4 비아(V4)를 형성하고, 상기 제4 절연층(114)의 상면 위에 제5 회로 패턴(125)을 형성한다. 또한, 상기 제5 절연층(115) 내에 제5 비아(V5)를 형성하고, 상기 제5 절연층(115)의 하면 아래에 제6 회로 패턴(126)을 형성한다.
이후, 상기 제4 절연층(114) 위에 제6 절연층(116)을 형성하고, 상기 제5 절연층(115) 아래에 제7 절연층(117)을 형성한다.
다음으로, 상기 제6 절연층(116) 내에 제6 비아(V6)를 형성하고, 상기 제6 절연층(116)의 상면 위에 제7 회로 패턴(127)을 형성한다. 또한, 상기 제7 절연층(117) 내에 제7 비아(V7)를 형성하고, 상기 제7 절연층(117)의 하면 아래에 제8 회로 패턴(128)을 형성한다.
상기 내층 기판(100-1)을 제조하는 공정은 본 발명이 속하는 기술분야에서 공지된 기술이므로, 이에 대한 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 상기 내층 기판(100-1)이 제조되면, 상기 내층 기판(100-1)의 상면 위에 제1 최외층 절연층에 대응하는 제8 절연층(118)을 형성한다. 또한, 상기 내층 기판(100-1)의 하면 아래에 제2 최외층 절연층에 대응하는 제9 절연층(119)을 형성한다.
이때, 상기 제8 절연층(118) 및 제9 절연층(119)을 적층할 때, 상기 제8 절연층(118)의 상면 및 제9 절연층(119)의 하면에는 각각 프라이머층(150)이 배치되고, 상기 프라이머층(150) 상에는 금속층(155)이 배치될 수 있다. 상기 금속층(155)은 상기 제8 절연층(118) 및 제9 절연층(119)가 균일한 높이를 가질 수 있도록 평탄화하는 역할을 수행할 수 있다. 예를 들어, 상기 금속층(155)은 상기 제8 절연층(118) 및 제9 절연층(119)의 적층 신뢰성을 향상시키기 위해 배치될 수 있다.
상기 프라이머층(150)은 제8 절연층(118) 및 제9 절연층(119) 각각과, 이의 상부 및 하부에 각각 배치될 하측 외층 회로 패턴(130) 및 상측 외층 회로 패턴(140) 사이의 접합력을 높이는 역할을 수행할 수 있다. 즉, 상기 프라이머층(150) 없이 상기 하측 외층 회로 패턴(130) 및 상측 외층 회로 패턴(140)이 배치되는 경우, 상기 제8 절연층(118)과 상기 상측 외층 회로 패턴(140) 사이의 접합력이 낮아 상호 분리될 수 있다.
한편, 도 8에서는 프라이머층(150)이 제8 절연층(118)의 상면 및 제9 절연층(119)의 하면에 각각 배치되는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 프라이머층(150)은 미세 회로 패턴이 배치될 절연층의 표면에 선택적으로 배치될 수 있다. 즉, 하측 외층 회로 패턴(130)만이 미세 회로 패턴인 경우, 상기 프라이머층(150)은 상기 제9 절연층(119)의 하면에만 배치될 수 있다. 또한, 상측 외층 회로 패턴(140)만이 미세 회로 패턴인 경우, 상기 프라이머층(150)은 상기 제8 절연층(118)의 상면에만 배치될 수 있다. 또한, 하측 외층 회로 패턴(130) 및 상측 외층 회로 패턴(140)이 모두 미세 회로 패턴인 경우, 상기 프라이머층(150)은 상기 제8 절연층(118)의 상면 및 상기 제9 절연층(119)의 하면에 모두 배치될 수 있다.
도 9를 참조하면, 상기 제8 절연층(118) 및 제9 절연층(119)이 배치되면, 상기 제8 절연층(118) 및 제9 절연층(119) 내에 각각 비아 홀(VH)을 형성한다. 이때, 상기 비아 홀(VH)은 상기 제8 절연층(118) 및 제9 절연층(119) 내에 형성될뿐 아니라, 상기 프라이머층(150) 및 금속층(155)에도 각각 형성될 수 있다.
다음으로, 도 10를 참조하면, 상기 비아 홀(VH)이 형성되면, 상기 프라이머층(150) 상에 배치된 금속층(155)을 제거하는 애칭 공정을 진행할 수 있다. 예를 들어, 상기 비아 홀(VH)이 형성된 이후에는 플래시 애칭 공정을 진행하여 상기 금속층(155)을 제거하고, 그에 따라 프라이머층(150)의 표면이 노출되도록 하는 공정을 진행할 수 있다.
다음으로 도 11을 참조하면, 상기 비아 홀(VH)을 채우는 비아(V) 형성 공정을 진행할 수 있고, 이에 따라 상기 제8 절연층(118)의 상면에 상측 외층 회로 패턴(140)을 형성하고, 제9 절연층(119)의 하면에 하측 외층 회로 패턴(130)을 형성할 수 있다. 이때, 실시 예에서, 하측 외층 회로 패턴(130)은 미세 회로 패턴이 아닌 일반 회로 패턴인 것으로 도시하였다. 다만 이에 한정되지 않으며, 상기 제2 외층 회로 패턴과 함께 상기 하측 외층 회로 패턴(130)도 미세 회로 패턴일 수 있다. 이에 따라, 상기 하측 외층 회로 패턴(130)이 일반 회로 패턴인 경우, 상기 제9 절연층(119)과 상기 하측 외층 회로 패턴(130) 사이의 프라이머층(150)은 생략될 수 있다.
상기 제8 절연층(118)의 상면에는 상측 외층 회로 패턴(140)이 배치된다. 이때, 상기 제8 절연층(118)의 상면에 배치된 상측 외층 회로 패턴(140)은 제1 보호층(160)의 오픈 영역(R1)에 배치되는 부분과, 상기 제1 보호층(160)의 배치 영역(R3)에 배치되는 부분을 포함할 수 있다. 또한, 상기 각각의 영역(R1, R2)에는 신호 전달을 위한 배선 라인인 트레이스와 패드가 배치될 수 있다.
구체적으로, 제1 영역(R1)에는 트레이스(141) 및 제1 패드(142)가 배치될 수 있다. 상기 제1 패드(142)는 소자가 실장될 실장 패드일 수 있다. 또한, 제1 영역(R1)에는 제2 패드(미도시)가 배치될 수 있다. 상기 제2 패드는 BGA 패드 또는 코어 패드일 수 있다. 특히, 상기 제2 패드는 상기 제1 패드(142)보다 큰 폭을 가질 수 있다.
다음으로, 실시 예에서는 프라이머층(150) 상에 상기 상측 외층 회로 패턴(140)을 덮도록 솔더 레지스트(160, 제1 보호층)을 배치한다. 이때 형성되는 상기 솔더 레지스트층은 상기 제1 영역(R1) 및 제2 영역(R2))에 모두 배치될 수 있고, 상기 상측 외층 회로 패턴(140)보다 큰 높이를 가지도록 형성될 수 있다.
구체적으로, 상기 상측 외층 회로 패턴(140)은 상기 제1 높이(H1)를 가지고 절연층(110) 상에 배치될 수 있다. 상기 절연층(110)은 복수의 절연층 중 최상측에 배치된 절연층을 의미할 수 있다. 다만, 이하에서는 설명의 편의를 위해, 이를 절연층(110)이라 하여 설명하기로 한다. 한편, 상기 절연층(110)과 상기 상측 외층 회로 패턴(140) 사이에는 프라이머층(150)이 배치될 수 있다. 이와 같은 경우, 상측 외층 회로 패턴(140)은 상기 프라이머층(150) 위에 제1 높이(H1)를 가지고 배치될 수 있다. 또한, 이하에서 설명하는 '높이'는 '두께'에 대응될 수 있다.
상기 상측 외층 회로 패턴(140)이 가지는 제1 높이(H1)는 12㎛±2㎛일 수 있다. 예를 들어, 상측 외층 회로 패턴(140)이 가지는 제1 높이(H1)는 10㎛ 내지 14㎛ 사이의 범위를 가질 수 있다.
이때, 상기 솔더 레지스트(160는 상기 상측 외층 회로 패턴(140) 상에 일정 높이를 가지고 배치될 수 있다.
이때, 상기 솔더 레지스트(160)는 상기 상측 외층 회로 패턴(140)을 안정적으로 보호하기 위해, 상기 상측 외층 회로 패턴(140)을 덮으며 배치된다. 이때, 상기 솔더 레지스트(160)의 높이는 7㎛ 내지 17㎛일 수 있다. 상기 솔더 레지스트(160)의 높이가 7㎛보다 작으면, 상기 솔더 레지스트(160) 내에 매립된 상측 외층 회로 패턴(140)이 다양한 요인으로부터 안정적으로 보호될 수 없다. 또한, 상기 솔더 레지스트(160)의 높이가 17㎛보다 크면, 회로기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 솔더 레지스트(160)의 높이가 17㎛보다 크면, 회로기판의 제조 비용이 증가할 수 있다.
한편, 상기 솔더 레지스트(160)는 위치에 따라 서로 다른 높이를 가질 수 있다.
즉, 상기 솔더 레지스트(160)는 상측 외층 회로 패턴(140) 위에 배치되는 제1 부분과, 프라이머층(150) 위에 배치되는 제2 부분으로 구분될 수 있다. 그리고, 상기 솔더 레지스트(160)의 상기 제1 부분의 상면은 상기 솔더 레지스트(160)의 제2 부분의 상면과 다른 형상을 가질 수 있다. 예를 들어, 상기 솔더 레지스트(160)의 제1 부분의 상면은 오목한 형상을 가질 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 솔더 레지스트(160)의 제1 부분의 상면은 편평한 형상을 가질 수도 있을 것이다. 예를 들어, 솔더 레지스트(160)의 제2 부분의 상면은 볼록한 형상을 가질 수 있다. 즉, 상기 솔더 레지스트(160)의 제2 부분의 상면은 상기 솔더 레지스트(160)의 제1 부분의 상면보다 높게 위치할 수 있다.
이때, 상기 솔더 레지스트(160)의 제2 부분의 최고부는 제2 높이(H2)를 가질 수 있다. 또한, 상기 솔더 레지스트(160)의 제1 부분의 최저부는 제3 높이(H3)를 가질 수 있다. 이때, 상기 제2 높이(H2) 및 제3 높이(H3) 각각은 7㎛ 내지 17㎛ 사이의 범위를 가질 수 있다.
한편, 상기 제2 높이(H2)와 제3 높이(H3)의 차이 값(△H)은 1㎛ 내지 7㎛일 수 있다. 예를 들어, 상기 제3 높이(H3)는 제2 높이(H2)의 80% 내지 97% 사이의 범위를 가질 수 있다. 예를 들어, 상기 제3 높이(H3)는 제2 높이(H2)의 85% 내지 95% 사이의 범위를 가질 수 있다. 상기 제3 높이(H3)는 제2 높이(H2)의 88% 내지 92% 사이의 범위를 가질 수 있다.
즉, 상기 솔더 레지스트(160)는 네거티브 포토 레지스트(negative PR)을 포함하고 있다. 그리고, 네거티브 포토 레지스트는 환경에 따른 특정 스웰링(swelling) 현상을 가지게 된다.
예를 들어, 솔더 레지스트(160)는 라미네이션 공정 후, 환경과 노출 시간에 따라 상기 솔더 레지스트(160)의 상면이 가지는 형상을 컨트롤할 수 있다. 즉, 실시 예에서는 솔더 레지스트(160)의 라미네이션 공정 후에 환경 및 노출 시간을 통제하여 네거티브 포토 레지스트의 수분 흡착 정도를 조절하여, 상기 솔더 레지스트(160)의 상면을 원하는 형상으로 변화시킬 수 있다.
이때, 상기 솔더 레지스트(160)에서 흡착되는 수분은 고유의 높은 표면 장력(capillary effect)으로 인해 회로 패턴들 사이에 밀집하게 된다. 예를 들어, 상기 흡착되는 수분은 상기 상측 외층 회로 패턴(140)이 배치된 영역보다, 상기 상측 외층 회로 패턴(140)이 배치되지 않은 영역에 밀집하게 된다. 이에 따라, 상기 솔더 레지스트(160)는 상기 상측 외층 회로 패턴(140)이 배치된 영역에서는 편평한 형상 또는 오목한 형상을 가지게 되고, 상기 상측 외층 회로 패턴(140)이 배치되지 않은 영역에서는 스웰링 현상에 의해 상측으로 부풀어 오름에 따른 볼록 형상을 가지게 된다.
다음으로 도 12를 참조하면, 실시 예에서는 노광 공정을 진행할 수 있다. 상기 노광 공정은, 상기 솔더 레지스트(160)의 특정 영역을 thinning하기 위해 진행될 수 있다.
상기 노광 진행은 상기 솔더 레지스트(160)의 제1 영역(R1) 및 상기 제2 영역(R2) 중 제2 영역(R2)에 대해서만 진행될 수 있다.
여기에서, 노광에 의해 빛을 받은 부분은 경화가 이루어지며, 이후의 현상 공정에서 thinning되지 않는다.
다음으로, 도 13을 참조하면, 노광 공정에서 경화되지 않은 부분에 대해 현상 공정을 진행할 수 있다. 이때, 상기 현상된 부분에서의 형성된 솔더 레지스트(160)는 상기 상측 외층 회로 패턴(140)을 노출하기 위한 높이를 가질 수 있다.
상기 현상 공정은, 노광되지 않은 영역에 대해, 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 thinning하는 공정을 포함할 수 있다.
상기와 같은 공정의 진행을 통해, 실시 예에서의 솔더 레지스트(160)는 상기 thinning이 진행된 제1 영역(R1)에서의 제1 파트 및 상기 thinning이 진행되지 않은 제2 영역(R2)에서의 제2 파트를 포함한다. 상기 솔더 레지스트(160)의 제2 파트는 상기 설명한 바와 같이, 스웰링 현상에 의해, 상측 외층 회로 패턴(140)이 배치된 영역과 상기 상측 외층 회로 패턴(140)이 배치되지 않은 영역에서의 높이 차이가 발생한다. 즉, 상기 솔더 레지스트(160)의 제2 파트의 상면은 상기 상측 외층 회로 패턴(140)이 배치된 영역에서 오목한 형상을 가지고, 상기 상측 외층 회로 패턴(140)이 배치되지 않은 영역에서 볼록한 형상을 가진다.
한편, 실시 예에서는 도 14에 도시된 바와 같이, 상기 솔더 레지스트(160)의 제2 파트의 상면에 대한 추가적인 공정을 진행할 수 있다. 예를 들어, 상기 솔더 레지스트(160)의 제2 파트의 상면은 위치에 따라 서로 다른 높이를 가지고 있으며, 이를 평탄화하는 공정을 추가로 진행할 수 있다. 예를 들어, 실시 예에서는 상기 솔더 레지스트(160)의 제2 파트의 상면을 연마하는 공정을 진행하여, 상기 솔더 레지스트(160)의 제2 파트를 평탄화할 수 있다.
본 실시 예에서의 회로기판은 8층 이상의 다층 구조를 가지는 회로기판이고, 상기 다층 중 최상부에 위치한 외측 절연층 위에 배치되어 상기 외측 절연층의 표면 위로 돌출되는 외층 회로 패턴을 포함한다. 이때, 상기 외층 회로 패턴은 상기 솔더 레지스트가 배치되지 않는 오픈 영역인 제1 영역에 배치되는 제1 외층 회로 패턴과, 상기 솔더레지스트가 배치되는 제2 영역에 위치한 제2 외층 회로 패턴을 포함한다. 이때, 상기 제2 외층 회로 패턴은 상기 솔더레지스트에 의해 지지 및 보호될 수 있지만, 상기 제1 외층 회로 패턴은 이를 지지할 수 있는 지지층이 없기 때문에 다양한 요인에 위해 쉽게 무너질 수 있는 문제점을 가진다.
이에 따라, 실시 예에서는 상기 제1 및 영역에서의 상기 솔더레지스트를 모두 제거하지 않고 잔존시키도록 하여, 상기 솔더레지스트에 의해 상기 제1 외층 회로 패턴의 지지 및 보호가 이루어질 수 있도록 한다. 이에 따르면, 실시 예에서는 외층 회로 패턴의 미세화에 의해 상기 제1 영역에서의 제1 외층 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다. 특히, 실시 예에서는 제1 영역에서의 제1 외층 회로 패턴에 포함된 트레이스의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
한편, 실시 예에서의 솔더 레지스트는 상기 제1 영역에 배치되는 제1 파트, 상기 제2 영역에 배치되는 제2 파트를 포함한다. 이때, 실시 예에서의 제1 파트의 상면은 상측 방향으로 볼록한 형상을 가질 수 있다. 예를 들어, 상기 솔더 레지스트의 제1 파트의 상면은 외측 영역이 제4 높이를 가지고, 내측 영역이 상기 제4 높이보다 큰 제5 높이를 가질 수 있다. 즉, 상기 솔더 레지스트의 제1 파트의 상면은 가장 높은 높이를 가지는 최고부 및 가장 낮은 높이를 가지는 최저부를 포함할 수 있다. 그리고, 상기 최저부는 상기 최고부 대비 상기 제1 외층 회로 패턴에 인접하게 위치할 수 있다. 이에 따라, 실시 예에서는 상기 솔더 레지스트의 제1 파트의 상면이 볼록한 형상을 가지도록 하여, 이의 표면적을 증가시킬 수 있다. 그리고, 이는 상기 제1 파트 위에 추가적으로 배치되는 층(예를 들어 몰딩층)과의 접촉면을 증가시키며, 이에 따른 접합력을 향상시킬 수 있다. 또한, 상기 최저부의 높이는 상기 제1 외층 회로 패턴의 높이보다 작다. 이에 따라, 실시 예에서는 상기 솔더 레지스트의 제1 파트의 일부가 제1 외층 회로 패턴의 표면 상에 잔존하는 것을 방지할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다. 또한, 실시 예에서는 상기 솔더 레지스트의 제1 파트의 최고부의 높이는 상기 제1 외층 회로 패턴의 높이보다 크다. 이에 따라, 실시 예에서는 상기 솔더 레지스트이 제1 파트에 의해 접착 부재의 댐 기능이 구현될 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판은 5G 통신 시스템에 적용 가능하며, 이에 따라 고주파수의 전송 손실을 최소화하여 신뢰성을 더욱 향상시킬 수 있다. 구체적으로, 실시 예에서의 회로기판은 고주파에서 사용 가능하고, 전파 손실을 줄일 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 절연층;
    상기 절연층의 상기 제1 영역 및 상기 제2 영역의 상면에 배치된 복수의 외층 회로 패턴;
    상기 절연층의 상기 제1 영역에 배치된 제1 파트와, 상기 절연층의 상기 제2 영역에 배치된 제2 파트를 포함하는 솔더 레지스트를 포함하고,
    상기 제1 파트는,
    상면의 적어도 일부가 곡면을 가지고, 상기 절연층의 제1 영역에 배치된 외층 회로 패턴의 상면을 노출하며,
    상기 제2 파트는,
    상기 절연층의 제2 영역에 배치된 외층 회로 패턴의 상면을 덮으며,
    상기 제1 파트의 상면의 적어도 일부는 상기 외층 회로 패턴의 상면보다 낮게 위치하는
    회로기판.
  2. 제1항에 있어서,
    상기 제1 파트의 상면은,
    상기 솔더 레지스트의 상기 제1 파트의 상면 중 가장 높게 위치한 최고부와, 상기 솔더 레지스트의 상기 제1 파트의 상면 중 가장 낮게 위치한 최저부를 포함하고,
    상기 최저부는 상기 최고부보다 상기 외층 회로 패턴에 인접하게 위치하는
    회로기판.
  3. 제2항에 있어서,
    상기 제1 파트는, 상기 제1 영역에서, 인접하게 배치된 외층 회로 패턴들 사이에 배치되고,
    상기 최고부는, 상기 제1 파트의 상면의 센터 영역에 대응하고,
    상기 최저부는 상기 제1 파트의 상면의 에지 영역에 대응하며,
    상기 제1 파트의 상면의 높이는 상기 센터 영역에서 상기 에지 영역으로 갈수록 낮아지는,
    회로기판.
  4. 제3항에 있어서,
    상기 최고부는, 상기 외층 회로 패턴보다 높게 위치하고,
    상기 최저부는 상기 외층 회로 패턴보다 낮게 위치하는,
    회로기판.
  5. 제3항에 있어서,
    상기 최저부의 높이는 상기 외층 회로 패턴의 높이의 70% 내지 95% 범위를 만족하고,
    상기 최고부의 높이는 상기 외층 회로 패턴의 높이의 102% 내지 120%를 만족하는
    회로기판.
  6. 제3항에 있어서,
    상기 최저부의 높이는 상기 최고부의 높이의 80% 내지 97% 범위를 만족하는
    회로기판.
  7. 제1항에 있어서,
    상기 제2 파트는,
    상기 외층 회로 패턴과 수직 방향으로 오버랩되는 제2-1 파트와,
    상기 제2-1 파트 이외의 제2-2 파트를 포함하고,
    상기 제2-1 파트의 상면은
    상기 제2-2 파트의 상면보다 낮게 위치하는,
    회로기판.
  8. 제7항에 있어서,
    상기 솔더 레지스트의 제2-1 파트의 상면은 오목한 형상을 가지고,
    상기 솔더 레지스트의 제2-2 파트의 상면은 볼록한 형상을 가지는
    회로기판.
  9. 제1항에 있어서,
    상기 절연층은 복수의 층으로 구성되고,
    상기 외층 회로 패턴은, 상기 복수의 층으로 구성된 절연층 중 최상측 또는 최하측에 배치된 절연층의 표면 위로 돌출되어 배치되는
    회로기판.
  10. 제1항에 있어서,
    상기 제1 파트의 적어도 일부는, 볼록한 형상의 상면을 포함하는,
    회로기판.
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