WO2022164279A1 - 반도체 패키지 - Google Patents

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WO2022164279A1
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metal layer
electrode part
layer
insulating layer
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김홍익
정동헌
이충기
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엘지이노텍 주식회사
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Definitions

  • the embodiment relates to a circuit board, and more particularly, to a circuit board including a through electrode having a large area and a semiconductor package including the same.
  • the line width of circuits is becoming smaller.
  • the circuit line width of a package board or a printed circuit board on which a semiconductor chip is mounted is reduced to several micrometers or less.
  • SAP semi-additive process
  • MSAP modified semi-additive process
  • 'ETS' Embedded Trace Substrate
  • the ETS method is advantageous in reducing the circuit pitch because there is no circuit loss due to etching because the copper foil circuit is manufactured by embedding it in the insulating layer instead of forming it on the surface of the insulating layer.
  • the 5G communication system uses ultra-high frequency (mmWave) bands (sub 6 gigabytes (6GHz), 28 gigabytes 28GHz, 38 gigabytes 38GHz or higher frequencies) to achieve high data rates.
  • mmWave ultra-high frequency bands
  • antennas and AP modules are patterned or mounted on a printed circuit board, low loss of the printed circuit board is very important. This means that several substrates constituting the active antenna system, ie, an antenna substrate, an antenna feeding substrate, a transceiver substrate, and a baseband substrate, must be integrated into one compact unit.
  • a circuit board including a through electrode having a large area has been developed in order to improve heat dissipation characteristics or shielding characteristics.
  • the large-area through-electrode may be formed by filling the large-diameter through-hole with a metal material.
  • a conventional large-area through-electrode includes a dimple region concavely recessed in the direction of the through-hole on one surface.
  • the dimple area may affect through-hole processing during additional lamination, thereby affecting the reliability of the printed circuit board.
  • An embodiment is to provide a circuit board having a new structure and a semiconductor package including the same.
  • an object of the present invention is to provide a circuit board having a novel structure capable of removing surface stains of an electrode part and a semiconductor package including the same.
  • an object of the present invention is to provide a circuit board having a new structure including a through electrode manufactured by a minimal plating process while simplifying the plating process, and a semiconductor package including the same.
  • a semiconductor package includes an insulating layer; a first metal layer penetrating the upper and lower surfaces of the insulating layer; and a second metal layer disposed on the first metal layer, wherein the first metal layer includes a concave upper surface and a lower surface, and the second metal layer includes a convex lower surface corresponding to the concave upper surface of the first metal layer, A first height between the convex lower surface of the second metal layer and the lower surface of the insulating layer is smaller than a second height between the upper surface of the insulating layer and the lower surface of the insulating layer.
  • the first metal layer may include a first portion disposed in a through hole passing through the insulating layer and a second portion disposed on an upper surface of the insulating layer, and the second metal layer may include the second portion in the through hole. a third portion disposed on the first portion of the first metal layer; and a fourth portion disposed on the third portion of the second metal layer and the second portion of the first metal layer;
  • the first portion and the third portion of the second metal layer include a through electrode
  • the second portion of the first metal layer and the fourth portion of the second metal layer include a first electrode portion.
  • the uppermost end of the upper surface of the second portion of the first metal layer is located lower than the upper surface of the fourth portion of the second metal layer.
  • the lowermost end of the upper surface of the first portion of the first metal layer is located lower than the upper surface of the insulating layer, and the lowermost end of the lower surface of the third portion of the second metal layer is located lower than the upper surface of the insulating layer.
  • the first electrode part includes a first region overlapping the through electrode in a thickness direction and a second region other than the first region, and the number of layers in the first region is different from the number of layers in the second region.
  • the through electrode has a shape elongated in a longitudinal direction, a first width of the through electrode in a longitudinal direction is greater than a second width of the through electrode in a width direction of the first portion of the first metal layer.
  • the height to the lowermost end of the upper surface of the first portion of the first metal layer satisfies the range of 30% to 95% of the second width.
  • the through electrode and the first electrode part include a seed layer, the seed layer comprising: a fifth part disposed between the first part of the first metal layer and the inner wall of the through hole; and an upper surface of the insulating layer; and a sixth portion disposed between the second portion of the first metal layer.
  • a height from a lower surface of the sixth portion of the seed layer to an uppermost end of the second portion of the first metal layer satisfies a range of 50% to 85% of a thickness of the first electrode part.
  • a semiconductor package includes a first electrode unit; a first insulating layer disposed on a first surface of the first electrode part; a second electrode part disposed on the first surface of the first insulating layer; a first through electrode penetrating the first insulating layer; a second insulating layer disposed on the first surface of the first insulating layer; a third electrode part disposed on the first surface of the second insulating layer; and a second through electrode penetrating the second insulating layer, wherein a thickness of the first electrode part is greater than a thickness of the second electrode part, and a thickness of the third electrode part is equal to that of the first electrode part and the second electrode part. It is thicker than the thickness of each of the two electrode parts.
  • the second electrode part includes a concave part concave toward a second surface opposite to the first surface of the first insulating layer, and the second through electrode is a convex part filling the concave part of the second electrode part. includes wealth.
  • the embodiment includes a through electrode penetrating the insulating layer. At this time, in the embodiment, the plating process for filling the through hole penetrating the insulating layer is performed a plurality of times. Through this, the embodiment forms a through-electrode that fills a large-area through-hole.
  • the current density which is a plating condition of the plurality of plating processes.
  • the first metal layer of the primary plating process constituting a portion of each of the through electrode and the first electrode part, and the second metal layer of the secondary plating process are formed.
  • the first metal layer in the embodiment may be formed by a relatively low current density
  • the second metal layer may be formed by a relatively high current density. Accordingly, in the embodiment, in the circuit board including the through electrode having a large area, it is possible to prevent the dimple region from being included in the through electrode or the first electrode portion. Through this, in the embodiment, product reliability may be improved.
  • the upper surface of the first pad can be formed only of the second metal layer. Accordingly, in the embodiment, it is possible to solve the problem of staining due to the fact that the upper surface of the first electrode includes both the first and second metal layers, and thus customer satisfaction can be improved. In addition, in the embodiment, it is possible to solve the increase in plating time due to the inclusion of only the first metal layer on the upper surface of the first electrode part, thereby improving the product yield.
  • the first through electrode and the second electrode are disposed on one side of the first electrode.
  • the embodiment includes a second through electrode and a third electrode portion disposed on one side of the second electrode portion.
  • the first through electrode or the second electrode portion disposed inside includes a dimple region.
  • the second through electrode disposed outside is formed to fill the dimple region of the first through electrode or the second electrode part.
  • the third electrode part may have a thicker thickness than the first electrode part and the second electrode part, and the second electrode part may have a thinner thickness than the first electrode part and the third electrode part. . Accordingly, in the embodiment, the process of forming the through electrode having a large area may be simplified, and thus the product yield may be improved.
  • FIG. 1 is a view showing a circuit board according to a comparative example.
  • FIG. 2 is a view showing the surface of the electrode part of FIG. 1 .
  • FIG 3 is a plan view of the circuit board according to the first embodiment.
  • FIG. 4A is a cross-sectional view of the circuit board of FIG. 3 in the A-A' direction.
  • FIG. 4B is a cross-sectional view of the circuit board of FIG. 3 in the B-B' direction.
  • FIG. 5 is a detailed configuration diagram of the first electrode part and the through electrode shown in FIG. 3 .
  • FIG. 6 is a view showing an upper surface of the first electrode part of FIG. 5 .
  • FIG. 7 is a first cross-sectional view of a circuit board according to a second embodiment.
  • FIG. 8 is a second cross-sectional view of a circuit board according to a second embodiment.
  • FIG. 9 is a view specifically illustrating the first substrate layer of FIGS. 7 and 8 .
  • 10 to 22 are diagrams for explaining a method of manufacturing a circuit board according to the second embodiment in the order of processes.
  • FIG. 23 is a diagram illustrating a semiconductor package according to an embodiment.
  • FIG. 1 is a view showing a circuit board according to a comparative example
  • FIG. 2 is a view showing a surface of the electrode part of FIG. 1 .
  • the circuit board of the comparative example includes a through electrode having a large area.
  • the circuit board of the comparative example includes an insulating layer 10 , a first electrode part 50 , a second electrode part 20 , and a through electrode 40 .
  • the first electrode part 50 is disposed on the upper surface of the insulating layer 10 .
  • the second electrode part 20 is disposed on a lower surface opposite to the upper surface of the insulating layer 10 .
  • the through electrode 40 is disposed to penetrate the insulating layer 10 .
  • the through electrode 40 passes through the insulating layer 10 to connect the first electrode part 50 and the second electrode part 20 .
  • the through electrode 40 includes a plurality of electrode parts spaced apart from each other in a horizontal direction while being commonly connected to the first electrode part 50 and the second electrode part 20 .
  • Each of the plurality of electrode parts constituting the through electrode 40 is a through electrode having a large area.
  • the circuit board includes a through electrode having a large area.
  • the large-area through-electrode has a larger area than a general through-electrode.
  • the through electrode 40 includes a plurality of large area through electrode parts having a width in a first direction (eg, a length direction) greater than a width in a second direction (eg, a width direction). do.
  • the through electrode 40 as described above is formed by filling the inside of the through hole with a metal material. In this case, it is difficult to completely fill the inside of the through-hole in a single plating process for the large-area through-electrode as described above.
  • the through-electrode 40 and A dimple phenomenon occurs in a region overlapping in the third direction (eg, in the thickness direction).
  • the dimple phenomenon refers to a phenomenon in which the central portion of the through electrode 40 or the upper surface of the first electrode unit 50 overlapping the through electrode 40 in the third direction is not flat but is dented. do.
  • the through electrode 40 and the first electrode part 50 are formed by performing a plurality of plating processes.
  • the first electrode part 50 and the through electrode 40 are integrally formed.
  • the first electrode unit 50 and the through electrode 40 include a first metal layer and a second metal layer formed by performing two plating processes on the through hole and the upper surface of the insulating layer 10 .
  • the through electrode 40 includes the first portion 41 of the first metal layer and the first portion 42 of the second metal layer.
  • the first electrode part 50 includes a second portion 51 of the first metal layer and a second portion 52 of the second metal layer.
  • the through electrode 40 and the first electrode part 50 are formed and only the first metal layer is formed, the through hole is not completely filled, and accordingly, the through electrode 40 and the first electrode are formed.
  • a dimple phenomenon occurs in the portion 50 .
  • secondary plating is performed on the dimple portion of the first metal layer to form a second metal layer filling the dimple portion.
  • the thickness of the second part 51 of the first metal layer constituting the first electrode part 50 and the thickness of the second part 52 of the second metal layer are not considered at all, and simply Only the dimple portion is filled.
  • the upper surface of the first electrode unit 50 in the comparative example is formed of a plurality of metal layers formed by a plurality of plating processes.
  • the upper surface of the first electrode part 50 in the comparative example includes a region formed of the second portion 51 of the first metal layer and a region formed of the second portion 52 of the second metal layer. do. And, the interface between the second part 51 of the first metal layer and the second part 52 of the second metal layer can be visually distinguished.
  • the upper surface of the first electrode part 50 separates the interface between the second part 51 of the first metal layer and the second part 52 of the second metal layer.
  • a line A is formed, and the line A affects product reliability of the first electrode unit 50 .
  • the line (A) can be visually confirmed from the outside, and thus it is recognized as a stain, thereby acting as a factor impairing the design of the circuit board.
  • the large-area through-electrode is included, and while the large-area through-electrode is formed through a plurality of plating processes, stains that may be formed on the surface of the first electrode of the large-area through-electrode are removed. allow it to be removed.
  • FIG. 3 is a plan view of the circuit board according to the first embodiment
  • FIG. 4 (a) is a cross-sectional view of the circuit board of FIG. 3 in the A-A' direction
  • FIG. 4 (b) is B-B of the circuit board of FIG. ' is a cross-sectional view in the direction.
  • an object of the present invention is to provide a circuit board capable of removing the dimple region of the through electrode or the electrode part while removing stains formed on the surface of the electrode part even when the size of the through electrode increases.
  • the circuit board according to the first embodiment includes an insulating layer 110 , a first electrode part 120 , a second electrode part 130 , a through electrode 140 , and a first surface treatment. layer 125 .
  • the through electrode 140 may also be referred to as a 'via' for interlayer electrical connection.
  • the through electrode 140 may have a large area.
  • the through electrode 140 may be a large area through electrode having a predetermined area or more.
  • the width of the through electrode 140 in the first direction is greater than the width in the second direction (the width direction).
  • the width in the first direction (eg, the longitudinal direction) of the through electrode 140 may be at least twice the width in the second direction (the width direction).
  • the embodiment makes it possible to remove a surface stain or a dimple region generated in the through-electrode having a large area as described above. Accordingly, hereinafter, the through electrode 140 having a large area and the first electrode part 120 and the second electrode part 130 connected thereto will be mainly described.
  • the embodiment is not limited thereto, and in addition to the first electrode unit 120 , the second electrode unit 130 , and the large-area through electrode 140 , the circuit board includes a trace, a normal size through electrode, and a chip mounting pad. , a core pad, and a BGA pad may be formed.
  • the insulating layer 110 may have a flat plate structure.
  • the drawing shows that the insulating layer 110 has a one-layer structure, the present invention is not limited thereto.
  • the insulating layer 110 may have a layer structure of two or more layers, and thus the circuit board may be a multilayer board.
  • the embodiment is for removing a dimple region or a stain formed on an outermost insulating layer among multi-layered insulating layers and a through electrode or an electrode part formed on the outermost insulating layer. Accordingly, in the first embodiment, the outermost insulating layer among the multi-layered insulating layers and the first electrode part 120 , the second electrode part 130 , and the through electrode 140 formed on the outermost insulating layer are mainly used. to explain
  • the insulating layer 110 is a substrate on which an electric circuit capable of changing wiring is formed, and may include all of a printed circuit board and an insulating substrate made of an insulating material capable of forming circuit patterns on a surface thereof.
  • the insulating layer 110 may be rigid or flexible.
  • at least one of the insulating layer 110 may include glass or plastic.
  • at least one of the insulating layers 110 includes chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, or polyimide (PI), polyethylene terephthalate ( Reinforced or soft plastics such as polyethylene terephthalate, PET), propylene glycol (PPG), polycarbonate (PC), etc., or sapphire may be included.
  • chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, or polyimide (PI), polyethylene terephthalate ( Reinforced or soft plastics such as polyethylene terephthalate, PET), propylene glycol (PPG), polycarbonate (PC), etc., or sapphire may be included.
  • the insulating layer 110 may include a photoisotropic film.
  • the insulating layer 110 may include cyclic olefin copolymer (COC), cyclic olefin polymer (COP), photoisotropic polycarbonate (PC), or photoisotropic polymethyl methacrylate (PMMA). .
  • the insulating layer 110 may be formed of a material including an inorganic filler and an insulating resin.
  • a thermosetting resin such as an epoxy resin, a resin containing a reinforcing material such as an inorganic filler such as silica or alumina together with a thermoplastic resin such as polyimide, specifically ABF (Ajinomoto Build) -up Film), FR-4, BT (Bismaleimide Triazine), PID (Photo Imagable Dielectric resin), BT, etc.
  • a thermosetting resin such as an epoxy resin, a resin containing a reinforcing material such as an inorganic filler such as silica or alumina together with a thermoplastic resin such as polyimide, specifically ABF (Ajinomoto Build) -up Film), FR-4, BT (Bismaleimide Triazine), PID (Photo Imagable Dielectric resin), BT, etc.
  • the insulating layer 110 may be bent while having a partially curved surface. That is, the insulating layer 110 may be bent while partially having a flat surface and partially having a curved surface.
  • the insulating layer 110 may have a curved end with a curved end, or may have a surface including a random curvature and may be bent or bent.
  • a circuit pattern layer may be disposed on the surface of the insulating layer 110 .
  • the circuit pattern layer may refer to an 'electrode unit' described below. That is, the 'electrode part' described below may mean a circuit pattern layer, a circuit pattern, a pattern layer, a pad, a trace, and the like, but is not limited thereto.
  • the first electrode part 120 may be disposed on the first surface of the insulating layer 110 .
  • the second electrode unit 130 may be disposed on the second surface of the insulating layer 110 .
  • the first electrode part 120 and the second electrode part 130 may be wires that transmit electrical signals.
  • the first electrode part 120 and the second electrode part 130 may be a heat transfer pattern for transferring heat.
  • the first electrode part 120 and the second electrode part 130 may be formed of a metal material having high electrical conductivity or high thermal conductivity.
  • the first electrode part 120 and the second electrode part 130 are formed of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc. It may be formed of at least one metal material selected from (Zn).
  • the first electrode part 120 and the second electrode part 130 have excellent bonding strength of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper ( Cu) and zinc (Zn) may be formed of a paste or solder paste including at least one metal material selected from the group consisting of:
  • the first electrode part 120 and the second electrode part 130 may be formed of copper (Cu), which has high electrical or thermal conductivity and is relatively inexpensive.
  • the first electrode part 120 and the second electrode part 130 are formed by an additive process, a subtractive process, and a modified semi additive process (MSAP), which are typical processes for manufacturing a printed circuit board. and SAP (Semi Additive Process) method, and a detailed description thereof will be omitted here.
  • MSAP modified semi additive process
  • a through electrode 140 is formed on the insulating layer 110 . That is, the through electrode 140 penetrates the upper and lower surfaces of the insulating layer 110 .
  • the through electrode 140 may have a first surface in contact with a lower surface of the first electrode part 120 , and a second surface in contact with an upper surface of the second electrode part 130 .
  • the through electrode 140 may connect between the first electrode part 120 and the second electrode part 130 .
  • the through electrode 140 may electrically connect between the first electrode part 120 and the second electrode part 130 to transmit an electrical signal.
  • the through electrode 140 may thermally connect between the first electrode part 120 and the second electrode part 130 to form a heat transfer (eg, heat dissipation) path.
  • the through electrode 140 may include a plurality of through electrode parts.
  • the through electrode 140 may include a plurality of first through electrode parts 141 , 142 , 143 , 144 , 145 , and 146 extending long in the first direction (eg, the longitudinal direction). .
  • the plurality of first through electrode parts 141 , 142 , 143 , 144 , 145 , and 146 constituting the through electrode 140 have a second direction perpendicular to the first direction (eg, a longitudinal direction). (width direction) may be spaced apart from each other.
  • Each of the first through electrode parts 141 , 142 , 143 , 144 , 145 , and 146 constituting the through electrode 140 has a first width W1 in a first direction (eg, a longitudinal direction).
  • first direction e.g, a longitudinal direction
  • second direction width direction
  • W2 width direction
  • the first width W1 may be at least twice as large as the second width W2.
  • the first width W1 may be at least four times greater than the second width W2.
  • the first width W1 may be at least 10 times greater than the second width W2.
  • the first width W1 may have a range of 100 ⁇ m to 3000 ⁇ m.
  • the first width W1 may have a range of 300 ⁇ m to 2500 ⁇ m.
  • the first width W1 may have a range of 800 ⁇ m to 2000 ⁇ m.
  • the through electrode 140 may be a general through electrode having a general size, not a large area through electrode.
  • the through electrode 140 may be formed by a single plating process instead of a plurality of plating processes as in the embodiment.
  • the first width W1 is greater than 3000 ⁇ m, a plating time required to form the through electrode 140 may rapidly increase.
  • the first width W1 is greater than 3000 ⁇ m
  • plating processes should be performed at least 5 times, and accordingly, the manufacturing time of the circuit board is increased, and thus the yield is reduced. can decrease.
  • the first width W1 is greater than 3000 ⁇ m, it may be difficult to completely remove the dimple region of the through electrode 140 even when plating is performed a plurality of times.
  • the second width W2 may be determined by processing conditions of through-holes constituting each of the first through-electrode parts 141 , 142 , 143 , 144 , 145 and 146 .
  • the through hole when it is formed by laser processing, it may be determined by the size of a laser point (not shown).
  • the second width W2 may have a range of 30 ⁇ m to 200 ⁇ m.
  • the second width W2 may have a range of 40 ⁇ m to 150 ⁇ m.
  • the second width W2 may have a range of 50 ⁇ m to 100 ⁇ m.
  • the second width W2 may be the same as the size of the laser point, or may be different from this.
  • the second width W2 may correspond to the size of the laser point.
  • the second row The width W2 may be larger than the size of the laser point.
  • the first through electrode parts 141 , 142 , 143 , 144 , 145 , and 146 may be spaced apart from each other by a third width W3 in the second direction (width direction) as described above.
  • the third width W3 may be determined by the size of the laser point.
  • the third width W3 may be smaller than the size of the laser point.
  • the third width W3 may be greater than 1/2 of the size of the laser point.
  • the through-electrode 140 as described above forms through-holes corresponding to the first through-electrode parts 141, 142, 143, 144, 145, and 146 penetrating the insulating layer 110, respectively, It may be formed by filling the inside of each of the formed through holes with a conductive material.
  • the through hole may be formed by any one of machining methods, including mechanical, laser, and chemical machining.
  • machining methods including mechanical, laser, and chemical machining.
  • methods such as milling, drilling, and routing may be used.
  • UV or CO 2 laser method may be used.
  • chemical processing a chemical containing aminosilane, ketones, or the like may be used.
  • the laser processing is a cutting method in which optical energy is concentrated on the surface to melt and evaporate a part of the material, thereby taking a desired shape. It can easily process complex formations by computer programs, and can process composite materials that are difficult to cut by other methods.
  • the first through electrode parts 141 , 142 , 143 , 144 , 145 , and 146 may be formed by filling the inside of the through hole with a conductive material.
  • Metal materials forming the first through electrode parts 141 , 142 , 143 , 144 , 145 , and 146 include copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and It may be any one material selected from palladium (Pd).
  • any one or a combination of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting and dispensing may be used.
  • the through electrode 140 including the first through electrode parts 141 , 142 , 143 , 144 , 145 , and 146 may include the same metal material as that of the first electrode part 120 .
  • the through electrode 140 may have the same layer structure as that of the first electrode unit 120 .
  • the through electrode 140 may be integrally formed with the first electrode part 120 .
  • the through electrode 140 and the first electrode part 120 may be simultaneously formed by a plating process. Accordingly, substantially, the through electrode 140 and the first electrode part 120 may be referred to as one configuration.
  • a portion formed in the through hole of the insulating layer may be referred to as a through electrode.
  • a portion formed on the upper surface of the insulating layer while being connected to the through electrode may be referred to as a first electrode part.
  • a portion formed in the through hole of the insulating layer 110 is referred to as a through electrode 140
  • the first surface of the insulating layer 110 and the through electrode A portion formed on the first surface of 140 is referred to as a first electrode part 120 .
  • the first electrode part 120 and the through electrode 140 may be formed by a plurality of plating processes. Specifically, the first electrode part 120 and the through electrode 140 may be formed by respectively forming a metal layer according to two times of plating. Accordingly, each of the first electrode part 120 and the through electrode 140 may be formed of a plurality of metal layers formed by a plurality of plating processes. However, the embodiment is not limited thereto. For example, the first electrode part 120 and the through electrode 140 may include three or more metal layers as the plating process is performed three or more times. However, when plating is performed three or more times in forming the first electrode part 120 and the through electrode 140 , there is a problem in that the plating time is increased accordingly, thereby reducing the process yield. Therefore, in the embodiment, the optimal first electrode part 120 and the through electrode 140 can be formed by two plating processes.
  • the upper surface of the first electrode part 120 is formed using only one metal layer among the plurality of metal layers by the plurality of plating processes. to be configured. This can be achieved by adjusting the plating conditions of the plurality of plating processes.
  • the plating condition may be a plating current density of a plating process. That is, in the embodiment, when the through electrode 140 and the first electrode part 120 are formed by performing plating twice, the plating current density of the primary plating process and the plating current density of the secondary plating process are calculated. do it differently And, in the embodiment, the stain on the surface of the first electrode part 120 can be removed by changing the plating current density.
  • the current density of the primary plating process is smaller than the current density of the secondary plating process.
  • the upper surface of the second electrode unit 130 may be formed with a metal layer formed by a secondary plating process having a relatively high current density.
  • the current density of the primary plating process and the current density of the secondary plating process were substantially the same. Accordingly, in the comparative example, the upper surface of the first electrode part includes both the metal layer of the primary plating process and the metal layer of the secondary plating process, and thus staining occurs.
  • the current density of the primary plating process may be relatively increased and the current density of the secondary plating process may be relatively small.
  • the upper surface of the first electrode part may be composed of only the metal layer of the first plating process.
  • substantially all of the dimple region may be filled by the first plating process.
  • the current density for the primary plating process is reduced and the current density for the secondary plating process is increased, thereby removing the stain and shortening the plating time. do.
  • FIG. 5 is a detailed configuration view of the first electrode part and the through electrode shown in FIG. 3
  • FIG. 6 is a view showing an upper surface of the first electrode part of FIG. 5 .
  • the first electrode part 120 and the through electrode 140 are formed by a plurality of plating processes.
  • the first electrode part 120 and the through electrode 140 include a seed layer 150 , a first metal layer 160 , and a second metal layer 170 .
  • the seed layer 150 may be a seed layer for forming the first metal layer 160 and the second metal layer 170 by electroplating.
  • the seed layer 150 may be formed on a first surface of the insulating layer 110 and on an inner wall of a through hole formed in the insulating layer 110 .
  • the seed layer 150 may include a first portion 141 formed on an inner wall of the through hole and a second portion 121 formed on the first surface of the insulating layer 110 .
  • the first portion 141 of the seed layer 150 may constitute the through electrode 140 .
  • the second part 121 of the seed layer 150 may constitute the first electrode part 120 .
  • the first metal layer 160 may be formed by performing primary electrolytic plating using the seed layer 150 .
  • the first metal layer 160 is formed on the first portion 142 formed on the first portion 141 of the seed layer 150 and on the second portion 121 of the seed layer 150 . It may include a second portion 122 formed.
  • the first portion 142 of the first metal layer 160 may constitute the through electrode 140 .
  • the second part 122 of the first metal layer 160 may constitute the first electrode part 120 .
  • the first portion 142 of the first metal layer 160 may fill a portion of the through hole.
  • the second portion 122 of the first metal layer 160 may be formed to have a predetermined height on the second portion 121 of the seed layer 150 .
  • the first portion 142 of the first metal layer 160 may include a concave portion (eg, a concave portion).
  • a concave portion eg, a concave portion
  • an upper surface of the first portion 142 of the first metal layer 160 may have a curved surface recessed in a downward direction.
  • the lowermost end of the upper surface of the first portion 142 of the first metal layer 160 may be positioned lower than the first surface or the upper surface of the insulating layer 110 .
  • the through-holes formed in the insulating layer 110 are not completely filled by the first portion 142 of the first metal layer 160 .
  • at least a portion (eg, the concave portion) of the through hole may not be filled (or may not be buried) by the first portion 142 of the first metal layer 160 . This may be achieved by reducing the current density compared to the comparative example under conditions for plating the first metal layer 160 .
  • an upper surface of the second portion 122 of the first metal layer 160 may have a curved surface.
  • the height of the upper surface of the second portion 122 of the first metal layer 160 may gradually increase as it moves away from the central portion of the through electrode 140 .
  • the top surface of the second portion 122 of the first metal layer 160 may have the highest height at a position furthest from the center of the through electrode 140 .
  • the second metal layer 170 may be formed on the first metal layer 160 by electroplating the seed layer 150 .
  • the second metal layer 170 includes a first portion 143 formed on the first portion 142 of the first metal layer 160 , and the second portion 122 of the first metal layer 160 .
  • a second portion 123 formed thereon may be included.
  • the first portion 143 of the second metal layer 170 may fill (or fill) the concave portion (or concave portion) of the first portion 142 of the first metal layer 160 .
  • a lower surface of the first portion 143 of the second metal layer 170 may include a convex portion (or a convex portion).
  • a lower surface of the first portion 143 of the second metal layer 170 may have a curved surface convex in a downward direction. In this case, the lowermost end of the lower surface of the first portion 143 of the second metal layer 170 may be positioned lower than the first surface of the insulating layer 110 . This may be achieved by increasing the current density compared to the comparative example under conditions for plating the second metal layer 170 .
  • an upper surface of the second portion 123 of the second metal layer 170 may have a flat surface.
  • a lower surface of the second portion 123 of the second metal layer 170 may have a curved surface.
  • the second portion 123 of the second metal layer 170 may have a different thickness for each region.
  • the thickness of the first region overlapping the through electrode 140 in the third direction (or the vertical direction) of the second portion 123 may be greater than the thickness of the other second regions.
  • the through electrode 140 and the first electrode part 120 include a seed layer 150 , a first metal layer 160 , and a second metal layer 170 .
  • the through electrode 140 may include a first portion 141 of the seed layer 150 , a first portion 142 of the first metal layer 160 , and a first portion 143 of the second metal layer 170 . ) may be included.
  • the first electrode part 120 includes the second part 121 of the seed layer 150 , the second part 122 of the first metal layer 160 , and the second metal layer 170 .
  • a second portion 123 may be included.
  • the first electrode part 120 may have a different layer structure for each region.
  • the first electrode part 120 includes a first area overlapping the through electrode 140 in a third direction (eg, a vertical direction or a thickness direction), and a second area other than the first area. may include
  • the first region of the first electrode part 120 may include only the first portion 143 of the second metal layer 170 .
  • the second region of the first electrode part 120 includes a second portion 121 of the seed layer 150 , a second portion 122 of the first metal layer 160 , and the second metal layer ( The second portion 123 of 170 may be included.
  • the first region of the first electrode part 120 may have a one-layer structure, and the second region of the first electrode part 120 may have a three-layer structure.
  • the first portion 142 of the first metal layer 160 may have a different thickness for each region.
  • the first portion 142 of the first metal layer 160 may have the largest thickness in the edge region of the through hole and the smallest thickness in the center region of the through hole.
  • the position of the lowermost end of the upper surface of the first portion 142 of the first metal layer 160 may be adjusted by adjusting the current density of the primary plating process. That is, a first thickness H1 may be formed between the lowermost end of the upper surface of the first portion 142 of the first metal layer 160 from the lower surface of the first portion 142 of the first metal layer 160 . In the embodiment, the first thickness H1 is adjusted by adjusting the current density, and thus the stain is removed.
  • the first thickness H1 may range from 30% to 95% of the width W2 of the through electrode 140 in the second direction. For example, the first thickness H1 may range from 35% to 90% of the width W2 of the through electrode 140 in the second direction.
  • the first thickness H1 may range from 40% to 85% of the width W2 of the through electrode 140 in the second direction.
  • the time of the secondary plating process for forming the second metal layer 170 increases. can do.
  • the dimple region may not be completely filled with only the second metal layer 170 . have.
  • the first thickness H1 is greater than 95% of the width W2 of the through electrode 140 in the second direction, the time required to form the first metal layer 160 by the first plating process This may increase, and thus the yield may decrease.
  • a portion of the first electrode part 120 is a second portion 122 of the first metal layer 160 . ), and may cause staining accordingly.
  • the thickness H2 of the through electrode 140 may correspond to the thickness of the insulating layer 110 .
  • a thickness H2 of the through electrode 140 may be in a range of 10 ⁇ m to 200 ⁇ m.
  • the thickness H2 of the through electrode 140 may be in a range of 15 ⁇ m to 150 ⁇ m.
  • the thickness H2 of the through electrode 140 may be in a range of 20 ⁇ m to 120 ⁇ m.
  • the uppermost portion of the second part 122 of the first metal layer 160 of the first electrode part 120 is The height can be adjusted.
  • a height H3 of an uppermost end of the second portion 122 of the first metal layer 160 is a second height H3 of the first metal layer 160 from a lower surface of the second portion 121 of the seed layer 150 . It may mean the thickness H3 up to the top of the portion 122 .
  • the height H3 of the uppermost end of the second part 122 of the first metal layer 160 may be determined by the thickness of the first electrode part 120 .
  • the thickness of the first electrode part 120 may mean a distance or a height between the first surface of the insulating layer 110 and the top surface of the second portion 123 of the second metal layer 170 .
  • the height H3 of the uppermost end of the second part 122 of the first metal layer 160 may satisfy a range of 50% to 85% of the thickness of the first electrode part 120 .
  • the height H3 of the uppermost end of the second part 122 of the first metal layer 160 may satisfy a range of 52% to 80% of the thickness of the first electrode part 120 .
  • the height H3 of the uppermost end of the second part 122 of the first metal layer 160 may satisfy a range of 55% to 78% of the thickness of the first electrode part 120 .
  • the dimple region of the through electrode 140 is An area may increase, and thus the dimple region may not be completely filled by the second metal layer.
  • the Staining may occur on the top surface.
  • the first metal layer 160 and the second metal layer 170 corresponding to the through electrode 140 and the first electrode part 120 are formed by performing the primary plating and the secondary plating.
  • the dimple region included in the through electrode 140 may be completely removed by adjusting the plating condition of the first metal layer 160 .
  • the first electrode part 120 of the embodiment includes a first surface treatment layer 125 .
  • the first surface treatment layer 125 may be formed on the second portion 123 of the second metal layer 170 of the first electrode unit 120 . In this case, the first surface treatment layer 125 may be formed only on the upper surface of the first electrode part 120 . Alternatively, the first surface treatment layer 125 may be formed not only on the upper surface of the first electrode part 120 but also on the side surface.
  • the first surface treatment layer 125 includes a 1-1 surface treatment layer 125-1, a 1-2 surface treatment layer 125-2, and a 1-3 surface treatment layer 125-3. can do.
  • a 1-1 surface treatment layer 125 - 1 may be formed on the first electrode part 120 .
  • the 1-2 th surface treatment layer 125 - 2 may be formed on the 1-1 surface treatment layer 125 - 1 .
  • the 1-3 th surface treatment layer 125 - 3 may be formed on the 1-2 th surface treatment layer 125 - 2 .
  • the 1-1 surface treatment layer 125 - 1 may include nickel (Ni). Accordingly, the first-first surface treatment layer 125-1 may be referred to as a nickel metal layer.
  • the first-first surface treatment layer 125 - 1 may include only nickel or may be formed of an alloy in which nickel includes P (phosphorus), B (boron), W (tungsten), or Co (cobalt).
  • the first-first surface treatment layer 125-1 may have a thickness of 2 ⁇ m to 10 ⁇ m.
  • the 1-1 surface treatment layer 125-1 may have a thickness of 3 ⁇ m to 8 ⁇ m.
  • the 1-1 surface treatment layer 125-1 may have a thickness of 4 ⁇ m to 6 ⁇ m.
  • the 1-2 th surface treatment layer 125 - 2 may include palladium (Pd). Accordingly, the 1-2 surface treatment layer 125 - 2 may be referred to as a palladium metal layer.
  • the 1-2 surface treatment layer 125 - 2 may include only palladium, or may further include at least one of cobalt (Co), zinc (Zn), nickel (Ni), and an inorganic material in palladium.
  • the first-second surface treatment layer 125-2 may have a thickness of 0.001 ⁇ m to 0.5 ⁇ m.
  • the first and second surface treatment layers 125 - 2 may have a thickness of 0.005 ⁇ m to 0.2 ⁇ m.
  • the 1-2 surface treatment layer 125 - 2 may have a thickness of 0.01 ⁇ m to 0.1 ⁇ m.
  • the 1-3 surface treatment layer 125 - 3 may include gold (Au).
  • the 1-3 th surface treatment layer 125 - 3 may have a thickness of 0.001 ⁇ m to 0.5 ⁇ m.
  • the 1-3 th surface treatment layer 125 - 3 may have a thickness of 0.005 ⁇ m to 0.2 ⁇ m.
  • the 1-3 surface treatment layer 125 - 3 may have a thickness of 0.01 ⁇ m to 0.1 ⁇ m.
  • a plurality of plating processes are performed on the circuit board to form a through electrode filling a through hole having a large area.
  • the first metal layer by the primary plating process for forming the through electrode and the first electrode part through the control of the current density, which is the plating condition of the plurality of plating processes, and the second metal layer by the secondary plating process to form In this case, the first metal layer in the embodiment may be formed by a relatively low current density, and the second metal layer may be formed by a relatively high current density.
  • the circuit board including the through electrode having a large area it is possible to prevent the dimple region from being included in the through electrode or the first electrode portion, and thus reliability can be improved.
  • the upper surface of the first electrode part can be formed only of the second metal layer. Accordingly, in the embodiment, it is possible to solve the problem of staining due to the fact that the upper surface of the first electrode includes both the first and second metal layers, and thus customer satisfaction can be improved. In addition, in the embodiment, it is possible to solve the increase in plating time due to the inclusion of only the first metal layer on the upper surface of the first electrode part, thereby improving the product yield.
  • the circuit board of the embodiment may have a plurality of layer structures.
  • the circuit board of the embodiment may be a multilayer circuit board.
  • the multilayer structure of the circuit board of the embodiment will be described.
  • FIG. 7 is a first cross-sectional view of the circuit board according to the second embodiment
  • FIG. 8 is a second cross-sectional view of the circuit board according to the second embodiment.
  • FIG. 7 may be a cross-sectional view taken in a direction A-A' in FIG. 3
  • FIG. 8 may be a cross-sectional view taken in a direction B-B' in FIG. 3 .
  • the circuit board includes a plurality of insulating layers, a plurality of electrode parts, and a plurality of through electrodes.
  • the insulating layer 210 may include first to fourth insulating layers 211 , 212 , 213 , and 214 .
  • the insulating layer 110 includes a first insulating layer 211 disposed on the first surface of the first electrode part 221 , and a second insulating layer 211 disposed on the first surface of the first insulating layer 211 .
  • An insulating layer 212 , a third insulating layer 213 disposed on the second surface of the first electrode part 221 or the second surface of the first insulating layer 211 , and the third insulating layer ( A fourth insulating layer 214 disposed on the second surface of the 213 may be included.
  • the insulating layer 210 is illustrated as having a four-layer structure in the embodiment, the present invention is not limited thereto.
  • the insulating layer 210 may have more than four layers.
  • the first electrode part 221 of the above embodiment is disposed on a reference insulating layer serving as a reference.
  • the reference insulating layer may refer to an insulating layer that is initially laminated in the manufacturing process of the circuit board.
  • the first insulating layer 211 may be a layer on which the first insulating layer 211 is first laminated, and accordingly, the first insulating layer 211 may be a reference insulating layer.
  • the first electrode part 221 may be a reference electrode part or a reference electrode part.
  • the first electrode part 221 may be a reference electrode part or a reference electrode part disposed on the second surface of the reference insulating layer.
  • the reference electrode part may refer to an electrode part disposed at the center in the stacked structure of the circuit board. Specifically, in the circuit board, a first process of forming an insulating layer, an electrode part, and a through electrode on one side of the reference electrode part is performed based on the reference electrode part, and the insulating layer, the electrode part and the penetration electrode part on the other side of the reference electrode part A second process of forming an electrode is performed.
  • the reference electrode part may be a pad or electrode part serving as a reference for performing the first process and the second process.
  • the number of insulating layers disposed on one side thereof and the number of insulating layers disposed on the other side thereof may be the same with respect to the reference electrode part.
  • the reference electrode part may be disposed at the center in the stacked structure in the thickness direction of the circuit board.
  • the embodiment is not limited thereto, and the number of insulating layers disposed on one side of the reference electrode part and the number of insulating layers disposed on the other side thereof may be different from each other.
  • the reference electrode part may be disposed to be biased toward one side or the other side from the center of the circuit board.
  • the first electrode part 221 which is the reference electrode part, is disposed at the center of the circuit board.
  • the embodiment may include a first substrate layer disposed on one side of the first electrode part 221 as a center, and a second substrate layer disposed on the other side of the first electrode part 221 as a center.
  • the first substrate layer may include a first insulating layer 211 , a second insulating layer 212 , a first through electrode 231 , a second electrode part 222 , and a second through electrode 232 .
  • a third electrode part 223 and a first surface treatment layer 241 may be included.
  • the second substrate layer may include a third insulating layer 213 , a fourth electrode unit 224 , a third through electrode 233 , a fourth through electrode 234 , and a fifth electrode unit 225 . and a second surface treatment layer 242 .
  • the first substrate layer may have a symmetrical structure with the second substrate layer with the first electrode part 221 as the center.
  • the first substrate layer and the second substrate layer may have different number of insulating layers, and thus may have an asymmetric structure.
  • the first substrate layer and the second substrate layer will be described as having a mutually symmetric structure with the first electrode part 221 as the center.
  • the first substrate layer and the second substrate layer have substantially the same layer structure, and accordingly, the first substrate layer will be mainly described.
  • the first electrode part 221 is disposed on the second surface of the first insulating layer 211 .
  • the first electrode part 221 may have a first thickness H4.
  • the first electrode part 221 may have a cross-sectional shape or a layer structure different from that of the second electrode part 222 and the third electrode part 223 described below.
  • the first electrode part 221 may have a cross-sectional shape different from that of the second electrode part 222 and the third electrode part 223 .
  • the first electrode part 221 may have a rectangular shape.
  • the first electrode part 221 may have a layer structure different from that of the third electrode part 223 .
  • the number of layers of the first electrode part 221 may be smaller than the number of layers of the third electrode part 223 .
  • the first through electrode 231 penetrates the first insulating layer 211 .
  • the first through electrode 231 may be a through electrode having a large area.
  • the first through electrode 231 may be a bar extending in a first direction (eg, a longitudinal direction). It may include a plurality of first through-electrode parts having a shape. The plurality of first through-electrode parts may be spaced apart from each other in the second direction (width direction) in the first insulating layer 211 .
  • a plurality of first through electrode parts constituting the first through electrode 231 may be connected to the first electrode part 221 and the second electrode part 222 .
  • lower surfaces of the plurality of first through-electrode parts constituting the first through-electrode 231 are commonly connected to the first electrode part 221 , and upper surfaces of the plurality of first through-electrode parts are formed later. It may be commonly connected to the second electrode part 222 to be described.
  • the second electrode part 222 may be disposed on the first surface of the first insulating layer 211 .
  • the second electrode part 222 may also be referred to as an inner electrode part.
  • the second electrode part 222 may be disposed between the reference electrode part and the outermost electrode part.
  • the second electrode part 222 may have a cross-sectional shape different from that of the first electrode part 221 .
  • the second electrode part 222 may have a curved top surface.
  • the second electrode part 222 may include a concave portion concave in a direction toward the first electrode part 221 .
  • the second electrode part 222 may include a dimple region.
  • the second electrode part 222 may have a second thickness H2.
  • the second thickness H2 of the second electrode part 222 may mean the thickness of the thickest part of the second electrode part 222 .
  • the second electrode part 222 may include a concave portion as described above, and thus may have different thicknesses for each region.
  • the second thickness H2 of the second electrode part 222 may mean a linear distance from the lowermost end to the uppermost end of the second electrode part 222 .
  • the second thickness H2 of the second electrode part 222 may be smaller than the first thickness H1 of the first electrode part 221 . This will be described in detail below.
  • the second insulating layer 212 is disposed on the second electrode part 222 and the first insulating layer 211 .
  • the second through electrode 232 may be disposed to penetrate the second insulating layer 212 .
  • the second through electrode 232 is a through electrode having a large area.
  • the second through electrode 232 may include a plurality of second through electrode parts having a bar shape elongated in the first direction (eg, the longitudinal direction).
  • the plurality of second through-electrode parts may be spaced apart from each other in the second direction (width direction) in the second insulating layer 212 .
  • a plurality of second through electrode parts constituting the second through electrode 232 may be connected to the second electrode unit 222 and the third electrode unit 223 .
  • lower surfaces of the plurality of second through electrode parts constituting the second through electrode 232 are commonly connected to the second electrode part 222 , and upper surfaces of the plurality of second through electrode parts are formed later. It may be commonly connected to the third electrode part 223 to be described.
  • a third electrode part 223 is disposed on the first surface of the second insulating layer 212 .
  • the third electrode part 223 may be an outermost electrode part.
  • the third electrode part 223 may have a layer structure different from that of the first electrode part 221 and the second electrode part 222 .
  • the number of layers of the third electrode part 223 may be greater than the number of layers of the first electrode part 221 or the number of layers of the second electrode part 222 .
  • the third electrode part 223 disposed on the outermost side may have a greater number of layers than each of the first electrode part 221 and the second electrode part 222 .
  • the third electrode part 223 may have a rectangular cross-section. For example, an upper surface of the third electrode part 223 may be flat.
  • a cross-sectional shape of the third electrode part 223 may correspond to a cross-sectional shape of the first electrode part 221 .
  • a cross-sectional shape of the third electrode part 223 may be different from a cross-sectional shape of the second electrode part 222 .
  • the third electrode part 223 may have a third thickness H3.
  • the third electrode part 223 has a third thickness greater than the first thickness H1 of the first electrode part 221 and the second thickness H2 of the second electrode part 222 . (H3).
  • the plurality of electrode parts disposed on one side of the first electrode part 221 as the reference electrode part may have different thicknesses from each other.
  • the inner electrode portion disposed on one side of the first electrode portion 221 as the reference electrode portion as the center includes a dimple region, and the dimple region of the inner electrode portion is disposed on the other through electrode disposed on one side thereof. to be filled by Hereinafter, the structure thereof will be described in detail.
  • FIG. 9 is a view specifically illustrating the first substrate layer of FIGS. 7 and 8 .
  • the circuit board includes a first electrode part 221 , a first insulating layer 211 , a first through electrode 231 , a second electrode part 222 , a second insulating layer 212 , and a second It includes a second through electrode 232 and a third electrode part 223 .
  • the first electrode part 221 may have a first thickness H4.
  • the first thickness H4 of the first electrode part 221 may satisfy a range of 12 ⁇ m to 22 ⁇ m.
  • the first thickness H4 of the first electrode part 221 may satisfy a range of 14 ⁇ m to 20 ⁇ m.
  • the first thickness H4 of the first electrode part 221 may satisfy a range of 15 ⁇ m to 19 ⁇ m.
  • the first electrode part 221 may have a one-layer structure, or may have a two-layer structure differently.
  • the first electrode part 221 may be formed by etching a copper foil layer having a thickness corresponding to the first thickness H4 .
  • the first electrode part 221 may have a one-layer structure corresponding to the copper foil layer.
  • the first electrode part 221 may include a seed layer and an electrolytically plated metal layer around the seed layer.
  • the first thickness H4 of the first electrode part 221 may be the sum of the thickness of the seed layer and the thickness of the metal layer.
  • the second electrode part 222 is disposed on the first surface of the first insulating layer 211 .
  • the second electrode part 222 may be connected to the first through electrode 231 penetrating the first insulating layer 211 .
  • the second electrode part 222 may have the same layer structure as the first through electrode 231 .
  • the second electrode part 222 may be integrally formed with the first through electrode 231 .
  • the first through electrode 231 and the second electrode part 222 may be simultaneously formed through a plating process. Accordingly, substantially the first through electrode 231 and the second electrode part 222 may be referred to as one configuration.
  • a portion formed in the first through hole is referred to as a first through electrode 231
  • a portion disposed on the first surface of the first insulating layer 211 is referred to as a second electrode unit 222 .
  • the second electrode part 222 and the first through electrode 231 may include a first seed layer 250 and a first metal layer 260 .
  • the first seed layer 250 may be a seed layer for forming the first metal layer 260 by electroplating.
  • the first seed layer 250 may be formed on a first surface of the first insulating layer 211 and an inner wall of the first through hole. That is, the first seed layer 250 includes a first portion 231-1 formed on an inner wall of the first through hole and a second portion 222 formed on a first surface of the first insulating layer 211 . -1) may be included.
  • the first portion 231-1 of the first seed layer 250 may constitute the first through electrode 231 .
  • the second part 222-1 of the first seed layer 250 may constitute the second electrode part 222 .
  • the first metal layer 260 may be formed by performing electroplating using the first seed layer 250 .
  • the first metal layer 260 includes a first portion 231 - 2 formed on the first portion 231-1 of the first seed layer 250 , and a second portion of the first seed layer 250 . It may include a second part 222-2 formed on the part 222-1.
  • the first portion 231 - 2 of the first metal layer 260 may constitute the first through electrode 231 , and the second portion 222 - 2 of the first metal layer 260 may The second electrode part 222 may be configured.
  • the first through electrode 231 includes a first portion 231-1 of the first seed layer 250 and a first portion 231-2 of the first metal layer 260 .
  • the second electrode part 222 includes a second portion 222 - 1 of the first seed layer 250 and a second portion 222 - 2 of the first metal layer 260 .
  • the first through hole formed in the first insulating layer 211 is a through hole having a large area. Accordingly, it may be difficult to fill all of the first through-holes with only the first metal layer 260 .
  • the first metal layer 260 may include a dimple region.
  • the second portion 222 - 2 of the first metal layer 260 may include a concave portion.
  • the upper surface of the second portion 222 - 2 of the first metal layer 260 may include a curved surface.
  • a top surface of the second portion 222 - 2 of the first metal layer 260 corresponds to a top surface of the second electrode part 222 .
  • the upper surface of the second electrode part 222 may include a concave portion or a curved surface.
  • the second electrode part 222 may include a dimple region.
  • the dimple region is included in the inner through electrode and the inner electrode portion.
  • the dimple area of the inner through electrode and the inner electrode can be filled while the dimple area of the inner through electrode and the inner electrode can be removed or buried. do.
  • the second electrode part 222 may have a second thickness H5.
  • the second thickness H5 of the second electrode part 222 may be smaller than the first thickness H4 of the first electrode part 221 .
  • the second thickness H5 of the second electrode part 222 is the second part 222-1 of the first seed layer 250 and the second part 222-2 of the first metal layer 260. ) may mean the thickness of
  • the second thickness H5 of the second electrode part 222 may satisfy a range of 8 ⁇ m to 18 ⁇ m.
  • the second thickness H5 of the second electrode part 222 may satisfy a range of 10 ⁇ m to 16 ⁇ m.
  • the second thickness H5 of the second electrode part 222 may satisfy a range of 9 ⁇ m to 15 ⁇ m.
  • the second thickness H5 of the second electrode part 222 is less than 8 ⁇ m
  • the size of the dimple region of the second electrode part 222 increases, and accordingly, the reliability of the second through electrode 232 later. may cause problems.
  • the dimple region of the second electrode part 222 may be filled by the second through electrode 232 .
  • the size of the dimple region formed in the second through electrode 232 also increases. Accordingly, a dimple region may be included in the second through electrode 232 and the third electrode part 223 or a plating process for removing the dimple region may be complicated.
  • the third electrode part 223 and the second through electrode 232 are formed by a plurality of plating processes.
  • the third electrode part 223 and the second through electrode 232 include a second seed layer 270 , a second metal layer 280 , and a third metal layer 290 .
  • the second seed layer 270 may be a seed layer for forming the second metal layer 280 and the third metal layer 290 by electroplating.
  • the second seed layer 270 may be formed on a first surface of the second insulating layer 212 and an inner wall of a second through hole formed in the second insulating layer 212 .
  • the second seed layer 270 includes a first portion 232-1 formed on an inner wall of the second through hole and a second portion 223 formed on a first surface of the second insulating layer 212 . -1) may be included.
  • the first portion 232-1 of the second seed layer 270 may constitute a second through electrode 232 .
  • the second part 223 - 1 of the second seed layer 270 may constitute the third electrode part 223 .
  • the second metal layer 280 may be formed by performing primary electroplating using the second seed layer 270 .
  • the second metal layer 280 includes a first portion 232 - 2 formed on the first portion 232-1 of the second seed layer 270 , and a portion of the second seed layer 270 .
  • a second portion 223 - 2 formed on the second portion 223 - 1 may be included.
  • the first portion 232 - 2 of the second metal layer 280 may constitute the second through electrode 232 .
  • the second part 223 - 2 of the second metal layer 280 may constitute the third electrode part 223 .
  • the first portion 232 - 2 of the second metal layer 280 may fill a portion of the inside of the second through hole.
  • the second portion 223 - 2 of the second metal layer 280 may be formed to have a predetermined height on the second portion 223 - 1 of the second seed layer 270 .
  • the first portion 232 - 2 of the second metal layer 280 may include a concave portion.
  • an upper surface of the first portion 232 - 2 of the second metal layer 280 may have a curved surface recessed in a downward direction.
  • the lowermost end of the upper surface of the first portion 232 - 2 of the second metal layer 280 may be lower than the first surface of the second insulating layer 212 .
  • the second through hole formed in the second insulating layer 212 is not completely filled by the first portion 232 - 2 of the second metal layer 280 .
  • at least a portion (eg, the concave portion) of the second through hole may not be filled by the first portion 232 - 2 of the second metal layer 280 .
  • the first portion 232 - 2 of the second metal layer 280 may include a convex portion.
  • a lower surface of the first portion 232 - 2 of the second metal layer 280 may have a downwardly convex curved surface.
  • the first portion 232 - 2 of the second metal layer 280 may include an upper surface corresponding to a concave portion of the upper surface of the first electrode unit 221 .
  • the lowermost end of the first portion 232 - 2 of the second metal layer 280 (the lowermost end of the second through electrode 232 ) may be positioned lower than the uppermost end of the first electrode unit 221 .
  • a top surface of the second portion 223 - 2 of the second metal layer 280 may have a curved surface.
  • the top surface of the second portion 223 - 2 of the second metal layer 280 may gradually increase in height as it moves away from the central portion of the second through electrode 232 .
  • the top surface of the second portion 223 - 2 of the second metal layer 280 may have the highest height at a position furthest from the center of the second through electrode 232 .
  • the third metal layer 290 may be formed on the second metal layer 280 by electroplating the second seed layer 270 .
  • the third metal layer 290 includes a first portion 232 - 3 formed on the first portion 232 - 2 of the second metal layer 280 , and the second portion of the second metal layer 280 .
  • a second portion 223 - 3 formed on the portion 223 - 2 may be included.
  • the first portion 232 - 3 of the third metal layer 290 may fill the concave portion of the first portion 232 - 2 of the second metal layer 280 .
  • a lower surface of the first portion 232 - 3 of the third metal layer 290 may include a convex portion.
  • a lower surface of the first portion 232 - 3 of the third metal layer 290 may have a downwardly convex curved surface. In this case, the lowermost end of the lower surface of the first portion 232 - 3 of the third metal layer 290 may be positioned lower than the first surface of the second insulating layer 212 .
  • an upper surface of the second portion 223 - 3 of the third metal layer 290 may have a flat surface.
  • the lower surface of the second portion 223 - 3 of the third metal layer 290 may have a curved surface in a specific area and may have a curved surface in another specific area.
  • the second portion 223 - 3 of the third metal layer 290 may have a different thickness for each region.
  • a thickness of a region overlapping the second through electrode 232 in the third direction of the second portion 223 - 3 may be greater than a thickness of a region other than the second portion 223 - 3 .
  • the second through electrode 232 and the third electrode part 223 include a second seed layer 270 , a second metal layer 280 , and a third metal layer 290 .
  • the second through electrode 232 includes a first portion 232-1 of the second seed layer 270 , a first portion 232-2 of the second metal layer 280 , and a third metal layer ( and a first portion 232 - 3 of 290 .
  • the third electrode part 223 may include a second part 223 - 1 of the second seed layer 270 , a second part 223 - 2 of the second metal layer 280 , and the second part 223 - 2 of the second metal layer 280 .
  • the second portion 223 - 3 of the metal layer 290 may be included.
  • the third electrode part 223 may have a different layer structure for each region.
  • the third electrode part 223 includes a first region overlapping the second through electrode 232 in a third direction (eg, a thickness direction) and a second region other than the first region. may include
  • the first region of the third electrode part 223 may include only the first portion 232 - 3 of the third metal layer 290 .
  • the second region of the third electrode part 223 includes a second portion 223 - 1 of the second seed layer 270 and a second portion 223 - 2 of the second metal layer 280 . and a second portion 223 - 3 of the third metal layer 290 .
  • the first region of the third electrode part 223 may have a one-layer structure
  • the second region of the third electrode part 223 may have a three-layer structure.
  • the first portion 232 - 2 of the second metal layer 280 may have a different thickness for each region.
  • the first portion 232 - 2 of the second metal layer 280 may have the largest thickness in the edge region of the second through hole and the smallest thickness in the center region of the second through hole. have.
  • the position of the lowermost end of the upper surface of the first portion 232-2 of the second metal layer 280 can be adjusted by adjusting the current density of the primary plating process. have. That is, between the lowermost end of the upper surface of the first portion 232-2 of the second metal layer 280 from the lower surface of the first portion 232-2 of the second metal layer 280, the first thickness H1 is can have And, the embodiment adjusts the first thickness H1 by adjusting the current density. Through this, the stain is removed.
  • the first thickness H1 may have a range of 30% to 95% of the width W2 of the second through electrode 232 in the second direction.
  • the first thickness H1 may range from 35% to 90% of the width W2 of the second through electrode 232 in the second direction.
  • the first thickness H1 may range from 40% to 85% of the width W2 of the second through electrode 232 in the second direction.
  • the time of the secondary plating process for forming the third metal layer 290 This can increase.
  • the dimple region is not completely filled with only the third metal layer 290 .
  • the first thickness H1 is greater than 95% of the width W2 of the second through electrode 232 in the second direction, it is required to form the second metal layer 280 by the first plating process.
  • the time required to be prepared may increase, and thus the yield may decrease.
  • a portion of the third electrode part 223 is a second portion 223 of the second metal layer 280 . -2), and thus staining may occur.
  • the thickness H2 of the second through electrode 232 may correspond to the thickness of the second insulating layer 212 .
  • a thickness H2 of the second through electrode 232 may be in a range of 10 ⁇ m to 200 ⁇ m.
  • the thickness H2 of the second through electrode 232 may be in a range of 15 ⁇ m to 150 ⁇ m.
  • the thickness H2 of the second through electrode 232 may be in a range of 20 ⁇ m to 120 ⁇ m.
  • the second portion 223- of the second metal layer 280 constituting the third electrode part 223 - 2) The height of the uppermost part can be adjusted.
  • a height H3 of an uppermost end of the second portion 223 - 2 of the second metal layer 280 is the second metal layer from a lower surface of the second portion 223 - 1 of the second seed layer 270 . It may mean the thickness H3 up to the uppermost end of the second part 223 - 2 of 280 .
  • the height H3 of the uppermost end of the second part 223 - 2 of the second metal layer 280 may be determined by the thickness of the third electrode part 223 .
  • the thickness of the third electrode part 223 may mean a distance or height between the first surface of the second insulating layer 212 and the top surface of the second part 223 - 3 of the third metal layer 290 .
  • the height H3 of the uppermost end of the second part 223 - 2 of the second metal layer 280 may satisfy a range of 50% to 85% of the thickness of the third electrode part 223 .
  • the height H3 of the uppermost end of the second part 223 - 2 of the second metal layer 280 may satisfy a range of 52% to 80% of the thickness of the third electrode part 223 . have.
  • the height H3 of the uppermost end of the second part 223 - 2 of the second metal layer 280 may satisfy the range of 55% to 78% of the thickness of the third electrode part 223 . have.
  • the second through electrode 232 is The area of the dimple region of , may increase, and thus the dimple region may not be completely filled by the second metal layer.
  • the third electrode part 223 . may cause stains on the upper surface of the
  • the second metal layer 280 and the third metal layer 290 corresponding to the second through electrode 232 and the third electrode part 223 are formed by performing primary plating and secondary plating. to form
  • the dimple region that may be included in the second through electrode 232 is completely removed by adjusting the plating condition of the second metal layer 280 . Accordingly, in the embodiment, it is possible to remove stains that may be formed on the surface of the third electrode part 223 .
  • the third electrode part 223 may have a third thickness H6.
  • the third electrode part 223 may be thicker than the thickness of the first electrode part 221 and the second electrode part 222 . That is, the third thickness H6 may be greater than the first thickness H4 and the second thickness H5 .
  • the third thickness H6 may satisfy a range of 19 ⁇ m to 29 ⁇ m.
  • the third thickness H6 may satisfy a range of 21 ⁇ m to 27 ⁇ m.
  • the third thickness H6 may satisfy a range of 22 ⁇ m to 26 ⁇ m.
  • the third electrode part 223 of the embodiment includes the first surface treatment layer 241 .
  • the first surface treatment layer 241 may be formed on the second portion 223 - 3 of the third metal layer 290 of the third electrode part 223 . In this case, the first surface treatment layer 241 may be formed only on the upper surface of the third electrode part 223 . Alternatively, the first surface treatment layer 241 may be formed not only on the top surface of the third electrode part 223 but also on the side surface.
  • the first surface treatment layer 241 includes a 1-1 surface treatment layer 241-1, a 1-2 surface treatment layer 241-2, and a 1-3 surface treatment layer 241-3. can do.
  • a 1-1 surface treatment layer 241-1 may be formed on the third electrode part 223 .
  • the 1-2 th surface treatment layer 241 - 2 may be formed on the 1-1 th surface treatment layer 241-1.
  • the 1-3 th surface treatment layer 241-3 may be formed on the 1-2 th surface treatment layer 241 - 2 .
  • the 1-1 surface treatment layer 241-1 may include nickel (Ni). Accordingly, the 1-1 surface treatment layer 241-1 may be referred to as a nickel metal layer.
  • the 1-1 surface treatment layer 241-1 may include only nickel or may be formed of an alloy in which nickel includes P (phosphorus), B (boron), W (tungsten), or Co (cobalt).
  • the 1-1 surface treatment layer 241-1 may have a thickness of 2 ⁇ m to 10 ⁇ m.
  • the 1-1 surface treatment layer 241-1 may have a thickness of 3 ⁇ m to 8 ⁇ m.
  • the 1-1 surface treatment layer 241-1 may have a thickness of 4 ⁇ m to 6 ⁇ m.
  • the first-second surface treatment layer 241-2 may include palladium (Pd). Accordingly, the first-second surface treatment layer 241-2 may be referred to as a palladium metal layer.
  • the first-second surface treatment layer 241-2 may include only palladium, or may further include at least one of cobalt (Co), zinc (Zn), nickel (Ni), and an inorganic material in palladium.
  • the first-second surface treatment layer 241-2 may have a thickness of 0.001 ⁇ m to 0.5 ⁇ m.
  • the 1-2 th surface treatment layer 241 - 2 may have a thickness of 0.005 ⁇ m to 0.2 ⁇ m.
  • the 1-2 surface treatment layer 241 - 2 may have a thickness of 0.01 ⁇ m to 0.1 ⁇ m.
  • the 1-3 th surface treatment layer 241-3 may include gold (Au).
  • the 1-3 surface treatment layer 241-3 may have a thickness of 0.001 ⁇ m to 0.5 ⁇ m.
  • the 1-3 surface treatment layer 241-3 may have a thickness of 0.005 ⁇ m to 0.2 ⁇ m.
  • the 1-3 surface treatment layer 241-3 may have a thickness of 0.01 ⁇ m to 0.1 ⁇ m.
  • the first through electrode 231 and the second electrode part 222 are provided on one side of the first electrode part 221 .
  • it includes a second through electrode 232 and a third electrode part 223 disposed on one side of the second electrode part 222 .
  • the first through electrode 231 or the second electrode part 222 disposed inside includes a dimple region.
  • the second through electrode 232 disposed outside is formed to fill the dimple region of the first through electrode 231 or the second electrode part 222 .
  • the third electrode part 223 has a thicker thickness than the first electrode part 221 and the second electrode part 222
  • the second electrode part 222 is the first electrode part 222 . It may have a thinner thickness than the electrode part 221 and the third electrode part 223 . Accordingly, in the embodiment, the process of forming the through electrode having a large area may be simplified, and thus the product yield may be improved.
  • 10 to 22 are diagrams for explaining a method of manufacturing a circuit board according to the second embodiment in the order of processes.
  • a basic material for manufacturing a circuit board is prepared.
  • the carrier board 300 may be prepared.
  • the carrier board 300 may include a carrier film 310 and a copper foil 320 formed on the carrier film 310 .
  • the copper foil 320 may be a copper foil bonded to the carrier film 310 , but is not limited thereto.
  • the copper foil 320 is illustrated as being disposed only on one surface of the carrier film 310 in the drawing, the present invention is not limited thereto.
  • the copper foil 320 may be disposed on the other surface of the carrier film 310 .
  • the processes of FIGS. 11 to 20 described below may be performed in the same manner not only on one surface of the carrier film 310 but also on the other surface.
  • a process of laminating a first insulating layer 211 on the first surface of the copper foil 320 may be performed. Also, in the embodiment, when the first insulating layer 211 is stacked, a process of forming a plurality of first through holes VH1 in the first insulating layer 211 may be performed. Each of the plurality of first through holes VH1 may have a bar shape elongated in a first direction (eg, a longitudinal direction).
  • the process of forming the first seed layer 250 on the first surface of the first insulating layer 211 and the inner wall of the first through hole VH1 may be performed.
  • the first seed layer 250 may be formed by chemical copper plating, but is not limited thereto.
  • the first seed layer 250 includes a first portion 231-1 formed on an inner wall of the first through hole VH1 and a second portion 222 formed on a first surface of the first insulating layer 211 . -1) may be included.
  • the first mask M1 may include an opening (not shown) exposing a region overlapping the first through hole VH1 in a thickness direction.
  • a process of forming a first metal layer 260 by plating a region exposed through an opening of the first mask M1 is performed to form a second electrode part 222 and A process of forming the first through electrode 231 may be performed.
  • the first metal layer 260 is formed on the first portion 231 - 2 formed in the first through hole VH1 and on the second portion 222-1 of the first seed layer 250 . It may include a second part 222-2 that is
  • the first through electrode 231 includes a first portion 231-1 of the first seed layer 250 and a first portion 231-2 of the first metal layer 260 .
  • the second electrode part 222 includes a second portion 222 - 1 of the first seed layer 250 and a second portion 222 - 2 of the first metal layer 260 .
  • the second portion 222 - 2 of the first metal layer 260 may include a concave portion.
  • the upper surface of the second portion 222 - 2 of the first metal layer 260 may include a curved surface.
  • a top surface of the second portion 222 - 2 of the first metal layer 260 corresponds to a top surface of the second electrode part 222 .
  • the upper surface of the second electrode part 222 may include a concave portion or a curved surface.
  • a process of removing the first mask M1 may be performed.
  • a process of removing the first seed layer 250 may be performed. Specifically, in the embodiment, a portion of the first seed layer 250 that does not overlap with the first metal layer 260 in the thickness direction may be removed.
  • a process of laminating the second insulating layer 212 on the first surface of the first insulating layer 211 may be performed.
  • a process of forming a plurality of second through holes VH2 in the second insulating layer 212 may be performed.
  • the second through hole VH2 may expose an upper surface of the first through electrode 231 or the second electrode part 222 .
  • a second seed layer 270 is formed on the inner wall of the second through hole VH2 and the first surface of the second insulating layer 212 . process can proceed.
  • the second seed layer 270 is a seed for forming the second metal layer 280 and the third metal layer 290 constituting the second through electrode 232 and the third electrode part 223 by electroplating. can be layered.
  • the second seed layer 270 may be formed on the first surface of the second insulating layer 212 and on the inner wall of the second through hole VH2 formed in the second insulating layer 212 .
  • the second seed layer 270 includes a first portion 232-1 formed on an inner wall of the second through hole VH2 and a second portion formed on a first surface of the second insulating layer 212 . (223-1) may be included.
  • a process of forming a second mask M2 on the second seed layer 270 may be performed.
  • the second mask M2 may include an opening (not shown) formed in a region overlapping the second through hole VH2 in the thickness direction.
  • a process of forming the second metal layer 280 may be performed by performing primary electrolytic plating using the second seed layer 270 .
  • the second metal layer 280 includes a first portion 232 - 2 formed on the first portion 232-1 of the second seed layer 270 , and a portion of the second seed layer 270 .
  • a second portion 223 - 2 formed on the second portion 223 - 1 may be included.
  • the first portion 232 - 2 of the second metal layer 280 may constitute the second through electrode 232 .
  • the second part 223 - 2 of the second metal layer 280 may constitute the third electrode part 223 .
  • the first portion 232 - 2 of the second metal layer 280 may fill a portion of the inside of the second through hole.
  • the second portion 223 - 2 of the second metal layer 280 may be formed to have a predetermined height on the second portion 223 - 1 of the second seed layer 270 .
  • the first portion 232 - 2 of the second metal layer 280 may include a convex portion.
  • a lower surface of the first portion 232 - 2 of the second metal layer 280 may have a downwardly convex curved surface.
  • the first portion 232 - 2 of the second metal layer 280 may include an upper surface corresponding to a concave portion of the upper surface of the first electrode unit 221 .
  • the lowermost end of the first portion 232 - 2 of the second metal layer 280 (the lowermost end of the second through electrode 232 ) may be positioned lower than the uppermost end of the first electrode unit 221 .
  • a process of forming a third metal layer 290 on the second metal layer 280 may be performed.
  • the third metal layer 290 may be formed on the second metal layer 280 by electroplating the second seed layer 270 .
  • the third metal layer 290 has a greater thickness than the third electrode part 223 of the embodiment, and accordingly, as shown in FIG. 19 , grinding is performed using a grinder G, and the third A process of planarizing the upper surface of the metal layer 290 may be performed.
  • the third metal layer 290 includes the first portion 232-3 formed on the first portion 232-2 of the second metal layer 280 and the second metal layer 280.
  • a second portion 223 - 3 formed on the second portion 223 - 2 may be included.
  • the first portion 232 - 3 of the third metal layer 290 may fill the concave portion of the first portion 232 - 2 of the second metal layer 280 .
  • a lower surface of the first portion 232 - 3 of the third metal layer 290 may include a convex portion.
  • a lower surface of the first portion 232 - 3 of the third metal layer 290 may have a downwardly convex curved surface. In this case, the lowermost end of the lower surface of the first portion 232 - 3 of the third metal layer 290 may be positioned lower than the first surface of the second insulating layer 212 .
  • the second seed layer 270 , the second metal layer 280 , and the third metal layer 290 are formed to form the second through electrode 232 and the third electrode part 223 .
  • the second through electrode 232 includes a first portion 232-1 of the second seed layer 270 , a first portion 232-2 of the second metal layer 280 , and a third metal layer ( and a first portion 232 - 3 of 290 .
  • the third electrode part 223 may include a second part 223 - 1 of the second seed layer 270 , a second part 223 - 2 of the second metal layer 280 , and the second part 223 - 2 of the second metal layer 280 .
  • the second portion 223 - 3 of the metal layer 290 may be included.
  • a process of forming the first surface treatment layer 241 on the third electrode part 223 may be performed.
  • the first surface treatment layer 241 may be formed on the second portion 223 - 3 of the third metal layer 290 of the third electrode part 223 . In this case, the first surface treatment layer 241 may be formed only on the upper surface of the third electrode part 223 . Alternatively, the first surface treatment layer 241 may be formed not only on the top surface of the third electrode part 223 but also on the side surface.
  • the 1-1 surface treatment layer 241-1, the 1-2 surface treatment layer 241-2, and the 1-3 surface treatment layer ( 241-3) may be sequentially formed.
  • the carrier board 300 is removed, and accordingly, a process of forming the first electrode part 221 on the second surface of the first insulating layer 211 is performed.
  • the first electrode part 221 may be formed using the copper foil 320 constituting the carrier board 300 , but is not limited thereto. Meanwhile, in an embodiment, before forming the first insulating layer 211 of FIG. 11 , the process of forming the first electrode part 221 on the carrier board 300 may be performed first.
  • a second substrate layer is formed on the other side of the first electrode unit 221 to correspond to the first substrate layer formed on one side of the first electrode unit 221 .
  • the forming process may proceed.
  • FIG. 23 is a diagram illustrating a semiconductor package according to an embodiment.
  • the semiconductor package may include the circuit board illustrated in FIG. 4 or 7 .
  • the circuit board may include a protective layer.
  • the circuit board includes a first protective layer 310 formed on the first surface of the second insulating layer 212 and including an opening (not shown) exposing the first surface treatment layer 241 .
  • the circuit board may include a second protective layer 315 formed on the second surface of the fourth insulating layer 214 and including an opening (not shown) exposing the second surface treatment layer 242 .
  • the semiconductor package may include a first adhesive member 320 disposed on the first surface treatment layer 241 exposed through the opening of the first protective layer 310 of the circuit board.
  • the semiconductor package may include a second adhesive member 350 disposed on the second surface treatment layer 242 of the circuit board.
  • the first adhesive member 320 and the second adhesive member 350 may have different shapes.
  • the first adhesive member 320 may have a hexahedral shape.
  • the cross-section of the first adhesive member 320 may include a rectangular shape.
  • the cross-section of the first adhesive member 320 may include a rectangular or square shape.
  • the second adhesive member 320 may have a spherical shape.
  • a cross-section of the second adhesive member 350 may have a circular shape or a semi-circular shape.
  • a cross-section of the second adhesive member 350 may have a partially or entirely rounded shape.
  • the cross-sectional shape of the second adhesive member 350 may include a flat surface on one side and a curved surface on the other side opposite to the one side. Meanwhile, the second adhesive member 350 may be a solder ball, but is not limited thereto.
  • a chip 330 may be mounted on the first adhesive member 320 .
  • the chip 330 may include a drive IC chip.
  • the chip 330 may refer to various chips including sockets or devices other than a drive IC chip.
  • the chip 330 may include at least one of a diode chip, a power supply IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, and a chip capacitor.
  • the chip 330 may be a power management integrated circuit (PMIC).
  • the chip 330 may be a memory chip such as a volatile memory (eg, DRAM), a non-volatile memory (eg, ROM), a flash memory, or the like.
  • the chip 330 is an application processor (AP) chip such as a central processor (eg, CPU), a graphic processor (eg, GPU), a digital signal processor, an encryption processor, a microprocessor, a microcontroller, or an analog It may be a logic chip such as a digital converter or an application-specific IC (ASIC).
  • AP application processor
  • CPU central processor
  • GPU graphic processor
  • ASIC application-specific IC
  • the semiconductor package may include a plurality of chips, and the plurality of chips may include a first AP chip corresponding to a central processor (CPU) and a second AP chip corresponding to a graphics processor (GPU).
  • a molding layer 340 may be formed on the circuit board.
  • the molding layer 340 may be disposed to cover the mounted chip 330 .
  • the molding layer 340 may be an epoxy mold compound (EMC) formed to protect the mounted chip 330 , but is not limited thereto.
  • EMC epoxy mold compound
  • the embodiment includes a through electrode penetrating the insulating layer. At this time, in the embodiment, the plating process for filling the through hole penetrating the insulating layer is performed a plurality of times. Through this, the embodiment forms a through-electrode that fills a large-area through-hole.
  • the current density which is a plating condition of the plurality of plating processes.
  • the first metal layer of the primary plating process constituting a portion of each of the through electrode and the first electrode part, and the second metal layer of the secondary plating process are formed.
  • the first metal layer in the embodiment may be formed by a relatively low current density
  • the second metal layer may be formed by a relatively high current density. Accordingly, in the embodiment, in the circuit board including the through electrode having a large area, it is possible to prevent the dimple region from being included in the through electrode or the first electrode portion. Through this, in the embodiment, product reliability may be improved.
  • the upper surface of the first pad can be formed only of the second metal layer. Accordingly, in the embodiment, it is possible to solve the problem of staining due to the fact that the upper surface of the first electrode includes both the first and second metal layers, and thus customer satisfaction can be improved. In addition, in the embodiment, it is possible to solve the increase in plating time due to the inclusion of only the first metal layer on the upper surface of the first electrode part, thereby improving the product yield.
  • the first through electrode and the second electrode are disposed on one side of the first electrode.
  • the embodiment includes a second through electrode and a third electrode portion disposed on one side of the second electrode portion.
  • the first through electrode or the second electrode portion disposed inside includes a dimple region.
  • the second through electrode disposed outside is formed to fill the dimple region of the first through electrode or the second electrode part.
  • the third electrode part may have a thicker thickness than the first electrode part and the second electrode part, and the second electrode part may have a thinner thickness than the first electrode part and the third electrode part. . Accordingly, in the embodiment, the process of forming the through electrode having a large area may be simplified, and thus the product yield may be improved.

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Abstract

실시 예에 따른 반도체 패키지는 절연층; 상기 절연층의 상면 및 하면을 관통하는 제1 금속층; 및 상기 제1 금속층 상에 배치된 제2 금속층을 포함하고, 상기 제1 금속층은 오목한 상면과 하면을 포함하고, 상기 제2 금속층은 상기 제1 금속층의 오목한 상면에 대응하는 볼록한 하면을 포함하고, 상기 제2 금속층의 볼록한 하면과 상기 절연층의 하면 사이의 제1 높이는 상기 절연층의 상면과 상기 절연층의 하면 사이의 제2 높이보다 작다.

Description

반도체 패키지
실시 예는 회로 기판에 관한 것으로, 특히 대면적의 관통 전극을 포함하는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 인쇄회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
인쇄회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰셉(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 인쇄회로기판에 패턴닝되거나 실장되기 때문에, 인쇄회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
한편, 최근에는 방열 특성이나 차폐 특성을 향상시키기 위해 대면적의 관통 전극을 포함하는 회로기판이 개발되고 있다. 대면적의 관통 전극은 대구경의 관통 홀 내에 금속 물질을 채우는 것에 의해 형성될 수 있다. 그러나, 상기 대구경의 관통 홀 내부를 금속 물질로 채우는 것이 쉽지 않으며, 이에 따라 종래의 대면적의 관통 전극은 일면에 관통 홀 내부 방향으로 오목하게 함몰된 딤플 영역을 포함하고 있다. 그리고, 상기 딤플 영역은 추가 적층 진행시 관통 홀 가공에 영향을 줄 수 있으며, 이에 따른 인쇄회로기판의 신뢰성에 영향을 주게 된다.
실시 예에서는 새로운 구조의 회로기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.
실시 예에서는 전극부의 표면 얼룩을 제거할 수 있는 새로운 구조의 회로기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.
실시 예에서는 도금 공정을 간소화하면서, 최소의 도금 공정으로 제조된 관통 전극을 포함하는 새로운 구조의 회로기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는 절연층; 상기 절연층의 상면 및 하면을 관통하는 제1 금속층; 및 상기 제1 금속층 상에 배치된 제2 금속층을 포함하고, 상기 제1 금속층은 오목한 상면과 하면을 포함하고, 상기 제2 금속층은 상기 제1 금속층의 오목한 상면에 대응하는 볼록한 하면을 포함하고, 상기 제2 금속층의 볼록한 하면과 상기 절연층의 하면 사이의 제1 높이는 상기 절연층의 상면과 상기 절연층의 하면 사이의 제2 높이보다 작다.
또한, 상기 제1 금속층은, 상기 절연층을 관통하는 관통 홀에 배치된 제1 부분과, 상기 절연층의 상면에 배치된 제2 부분을 포함하고, 상기 제2 금속층은 상기 관통 홀 내의 상기 제1 금속층의 제1 부분 상에 배치되는 제3 부분과, 상기 제2 금속층의 상기 제3 부분 및 상기 제1 금속층의 상기 제2 부분 상에 배치되는 제4 부분을 포함하고, 상기 제1 금속층의 제1 부분 및 상기 제2 금속층의 제3 부분은 관통 전극을 포함하고, 상기 제1 금속층의 제2 부분 및 상기 제2 금속층의 제4 부분은 제1 전극부를 포함한다.
또한, 상기 제1 금속층의 제2 부분의 상면의 최상단은, 상기 제2 금속층의 제4 부분의 상면보다 낮게 위치한다.
또한, 상기 제1 금속층의 상기 제1 부분의 상면의 최하단은 상기 절연층의 상면보다 낮게 위치하고, 상기 제2 금속층의 상기 제3 부분의 하면의 최하단은 상기 절연층의 상기 상면보다 낮게 위치한다.
또한, 상기 제1 전극부는 상기 관통 전극과 두께 방향으로 오버랩되는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 포함하고, 상기 제1 영역의 층수는 상기 제2 영역의 층수와 다르다.
또한, 상기 관통 전극은 길이 방향으로 길게 연장되는 형상을 가지고, 상기 관통 전극의 길이 방향의 제1폭은 상기 관통 전극의 폭 방향의 제2폭보다 크고, 상기 제1 금속층의 상기 제1 부분의 하면에서, 상기 제1 금속층의 상기 제1 부분의 상면의 최하단까지의 높이는, 상기 제2폭의 30% 내지 95%의 범위를 만족한다.
또한, 상기 관통 전극 및 상기 제1 전극부는 시드층을 포함하고, 상기 시드층은, 상기 제1 금속층의 제1 부분과 상기 관통 홀의 내벽 사이에 배치된 제5 부분과, 상기 절연층의 상면과 상기 제1 금속층의 제2 부분 사이에 배치된 제6 부분을 포함한다.
또한, 상기 시드층의 상기 제6 부분의 하면에서, 상기 제1 금속층의 상기 제2 부분의 최상단까지의 높이는, 상기 제1 전극부의 두께의 50% 내지 85%의 범위를 만족한다.
한편, 실시 예에 따른 반도체 패키지는 제1 전극부; 상기 제1 전극부의 제1면에 배치되는 제1 절연층; 상기 제1 절연층의 제1면에 배치되는 제2 전극부; 상기 제1 절연층을 관통하는 제1 관통 전극; 상기 제1 절연층의 상기 제1면에 배치되는 제2 절연층; 상기 제2 절연층의 제1면에 배치되는 제3 전극부; 및 상기 제2 절연층을 관통하는 제2 관통 전극을 포함하고, 상기 제1 전극부의 두께는, 상기 제2 전극부의 두께보다 두껍고, 상기 제3 전극부의 두께는, 상기 제1 전극부 및 상기 제2 전극부의 각각의 두께보다 두껍다.
또한, 상기 제2 전극부는, 상기 제1 절연층의 상기 제1면과 반대되는 제2면을 향하여 오목한 오목부를 포함하고, 상기 제2 관통 전극은, 상기 제2 전극부의 상기 오목부를 매립하는 볼록부를 포함한다.
실시 예에서는 절연층을 관통하는 관통 전극을 포함한다. 이때, 실시 예는 절연층을 관통하는 관통 홀을 채우는 도금 공정을 복수 회 진행한다. 이를 통해, 실시 예는 대면적의 관통 홀을 채우는 관통 전극을 형성한다.
이때, 실시 예에서는 상기 복수 회의 도금 공정의 도금 조건인 전류밀도를 조절한다. 이를 통해, 실시 예는 관통 전극 및 제1 전극부의 각각의 일부를 구성하는 1차 도금 공정의 제1 금속층과, 2차 도금 공정의 제2 금속층을 형성한다. 이때, 실시 예에서의 상기 제1 금속층은 상대적으로 낮은 전류밀도에 의해 형성되고, 상기 제2 금속층은 상대적으로 높은 전류 밀도에 의해 형성될 수 있다. 이에 따라, 실시 예에서는 대면적의 관통 전극을 포함하는 회로 기판에서, 상기 관통 전극 또는 제1 전극부에 딤플 영역이 포함되는 것을 방지할 수 있다. 이를 통해, 실시 예에서는 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기와 같은 전류 밀도의 제어를 통해, 상기 제1 패드의 상면이 상기 제2 금속층으로만 형성될 수 있도록 한다. 이에 따라, 실시 예에서는 상기 제1 전극부의 상면이 제1 및 제2 금속층을 모두 포함함에 따른 얼룩 문제를 해결할 수 있으며, 이에 따른 고객 만족도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 제1 전극부의 상면에 제1 금속층만을 포함함에 따른 도금 시간 증가를 해결할 수 있으며, 이에 따른 제품 수율을 향상시킬 수 있다.
또한, 다른 실시 예에서는 제1 전극부의 일측에 배치되는 제1 관통 전극 및 제2 전극부를 포함한다. 또한, 실시 예는 상기 제2 전극부의 일측에 배치되는 제2 관통 전극 및 제3 전극부를 포함한다. 이때, 내측에 배치되는 상기 제1 관통 전극 또는 상기 제2 전극부는 딤플 영역을 포함한다. 그리고, 외측에 배치되는 상기 제2 관통 전극은 상기 제1 관통 전극 또는 상기 제2 전극부의 딤플 영역을 채우며 형성된다. 이에 따라, 실시 예에서는, 제3 전극부가 상기 제1 전극부 및 상기 제2 전극부 대비 두꺼운 두께를 가지며, 상기 제2 전극부가 상기 제1 전극부 및 제3 전극부 대비 얇은 두께를 가질 수 있다. 이에 따라, 실시 예에서는 대면적의 관통 전극을 형성하는 공정을 간소화할 수 있으며, 이에 따른 제품 수율을 향상시킬 수 있다.
도 1은 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 2는 도 1의 전극부의 표면을 나타낸 도면이다.
도 3은 제1 실시 예에 따른 회로 기판의 평면도이다.
도 4의 (a)는 도 3의 회로 기판의 A-A' 방향으로의 단면도이다.
도 4의 (b)는 도 3의 회로 기판의 B-B' 방향으로의 단면도이다.
도 5는 도 3에 도시된 제1 전극부 및 관통 전극의 상세 구성도이다.
도 6은 도 5의 제1 전극부의 상면을 나타낸 도면이다.
도 7은 제2 실시 예에 따른 회로기판의 제1 단면도이다.
도 8은 제2 실시 예에 따른 회로기판의 제2 단면도이다.
도 9는 도 7 및 도 8의 제1 기판층을 구체적으로 나타낸 도면이다.
도 10 내지 도 22는 제2 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 23은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
본 실시 예의 설명에 앞서, 본 실시 예와 비교되는 비교 예에 대해 설명하기로 한다.
도 1은 비교 예에 따른 회로 기판을 나타낸 도면이고, 도 2는 도 1의 전극부의 표면을 나타낸 도면이다.
도 1 및 도 2를 참조하면, 비교 예의 회로기판은 대면적의 관통 전극을 포함한다.
구체적으로, 비교 예의 회로기판은 절연층(10), 제1 전극부(50), 제2 전극부(20), 및 관통 전극(40)을 포함한다.
제1 전극부(50)은 절연층(10)의 상면에 배치된다.
제2 전극부(20)는 절연층(10)의 상면과 반대되는 하면에 배치된다.
관통 전극(40)은 상기 절연층(10)을 관통하며 배치된다. 관통 전극(40)은 상기 절연층(10)을 관통하여 상기 제1 전극부(50)와 제2 전극부(20)를 연결한다.
상기 관통 전극(40)은 제1 전극부(50) 및 제2 전극부(20)와 공통 연결되면서, 수평 방향으로 상호 이격되는 복수의 전극 파트를 포함한다.
상기 관통 전극(40)을 구성하는 복수의 전극 파트 각각은, 대면적의 관통 전극이다. 예를 들어, 상기 회로 기판에는 대면적의 관통 전극을 포함한다. 그리고, 상기 대면적의 관통 전극은 일반 관통 전극보다 넓은 면적을 가진다. 예를 들어, 상기 관통 전극(40)은 제1 방향(예를 들어, 길이 방향)의 폭이 제2 방향(예를 들어, 폭 방향)의 폭보다 큰 복수의 대면적의 관통 전극 파트들을 포함한다.
상기와 같은 관통 전극(40)은 관통 홀 내부를 금속 물질로 충진하여 형성된다. 이때, 상기와 같은 대면적의 관통 전극은, 1회의 도금 공정으로, 관통 홀 내부를 완전히 채우기 어렵다. 예를 들어, 상기와 같은 대면적의 관통 전극을 형성할 때, 상기 관통 홀 내부를 1회의 도금 공정만으로 충진하는 경우, 상기 제1 전극부(50)의 전체 영역 중 상기 관통 전극(40)과 제3 방향(예를 들어, 두께 방향)으로 오버랩되는 영역에는 딤플 현상이 발생하게 된다. 여기에서, 상기 딤플 현상은 관통 전극(40)의 중앙부 또는 상기 관통 전극(40)와 제3 방향으로 오버랩되는 제1 전극부(50)의 상부 표면이 평탄하지 않고, 움푹하게 형성되는 현상을 의미한다.
이에 따라, 비교 예에서는 복수 회의 도금 공정을 진행하여 상기 관통 전극(40) 및 제1 전극부(50)를 형성하고 있다.
구체적으로, 제1 전극부(50)와 관통 전극(40)는 일체로 형성된다. 예를 들어, 제1 전극부(50)와 관통 전극(40)은 관통 홀 및 상기 절연층(10)의 상면에 2회의 도금 공정을 진행하여 형성한 제1 금속층 및 제2 금속층으로 구성된다.
이에 따라, 관통 전극(40)은 제1 금속층의 제1 부분(41)과 제2 금속층의 제1 부분(42)을 포함한다. 또한, 상기 제1 전극부(50)는 상기 제1 금속층의 제2 부분(51) 및 상기 제2 금속층의 제2 부분(52)을 포함한다.
즉, 관통 전극(40) 및 제1 전극부(50)를 형성하는 경우, 상기 제1 금속층만을 형성하는 경우, 상기 관통 홀이 완전히 채워지지 않으며, 이에 따라 상기 관통 전극(40)과 제1 전극부(50)에 딤플 현상이 발생한다. 이에 따라, 비교 예에서는 상기 제1 금속층의 딤플 부분에 2차 도금을 진행하여, 상기 딤플 부분을 채우는 제2 금속층을 형성하고 있다.
이때, 비교 예에서는 상기 제1 전극부(50)를 구성하는 제1 금속층의 제2 부분(51)의 두께와, 상기 제2 금속층의 제2 부분(52)의 두께를 전혀 고려하지 않고, 단순히 상기 딤플 부분만을 채우고 있다.
이에 따라, 비교 예에서의 상기 제1 전극부(50)의 상면은 복수의 도금 공정에 의해 형성된 복수의 금속층으로 이루어진다. 구체적으로, 비교 예에서의 상기 제1 전극부(50)의 상면은 상기 제1 금속층의 제2 부분(51)으로 이루어지는 영역과, 상기 제2 금속층의 제2 부분(52)으로 이루어지는 영역을 포함한다. 그리고, 상기 제1 금속층의 제2 부분(51)과 상기 제2 금속층의 제2 부분(52) 사이의 계면은 육안으로 구분이 가능하다.
구체적으로, 도 2에 도시된 바와 같이, 상기 제1 전극부(50)의 상면은 상기 제1 금속층의 제2 부분(51)과 상기 제2 금속층의 제2 부분(52) 사이의 계면을 구분하는 라인(A)이 형성되고, 상기 라인(A)은 상기 제1 전극부(50)의 제품 신뢰성에 영향을 주게 된다. 예를 들어, 상기 라인(A)은 외부에서 육안으로 확인이 가능하고, 이에 따라 이를 얼룩으로 인식하게 하며, 이에 따른 회로기판의 디자인을 해치는 요인으로 작용하고 있다.
따라서, 실시 예에서는 대면적의 관통 전극을 포함하고, 상기 대면적의 관통 전극을 복수 회 도금 공정을 진행하여 형성하면서, 상기 대면적의 관통 전극의 제1 전극부의 표면에 형성될 수 있는 얼룩을 제거할 수 있도록 한다.
도 3은 제1 실시 예에 따른 회로 기판의 평면도이고, 도 4의 (a)는 도 3의 회로 기판의 A-A' 방향으로의 단면도이고, 도 4의 (b)는 도 3의 회로 기판의 B-B' 방향으로의 단면도이다.
이의 설명에 앞서, 최근에는 방열, 차폐 및 신호 전달을 하는 관통 전극의 성능을 향상시키기 위해, 관통 홀의 사이즈를 증가시키고 있으며, 이에 따라 상기 관통 홀을 채우는 관통 전극의 사이즈도 커지는 추세이다. 실시 예에서는 이와 같은 추세에 따라 관통 전극의 사이즈가 커져도, 전극부의 표면에 형성되는 얼룩을 제거하면서, 상기 관통 전극 또는 전극부의 딤플 영역을 제거할 수 있는 회로 기판을 제공하고자 한다.
도 3 및 도 4를 참조하면, 제1 실시 예에 따른 회로 기판은 절연층(110), 제1 전극부(120), 제2 전극부(130), 관통 전극(140) 및 제1 표면 처리층(125)을 포함한다. 상기 관통 전극(140)은 층간 전기적 접속을 위한 '비아'라고도 할 수 있다.
상기 관통 전극(140)은 대면적일 수 있다. 예를 들어, 상기 관통 전극(140)은 일정 면적 이상을 가지는 대면적의 관통 전극일 수 있다.
예를 들어, 관통 전극(140)은 제1 방향(예를 들어, 길이 방향)으로의 폭이 제2 방향(폭 방향)으로의 폭보다 크다. 예를 들어, 상기 관통 전극(140)의 제1 방향(예를 들어, 길이 방향)의 폭은 상기 제2 방향(폭 방향)으로의 폭의 2배 이상일 수 있다. 그리고 실시 예는 상기와 같은 대면적의 관통 전극에서 발생하는 표면 얼룩이나 딤플 영역을 제거할 수 있도록 한다. 이에 따라, 이하에서는 대면적을 가지는 관통 전극(140) 및 이와 연결되는 제1 전극부(120) 및 제2 전극부(130)를 중심으로 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 회로기판에는 제1 전극부(120), 제2 전극부(130) 및 대면적의 관통 전극(140) 이외에도, 트레이스, 일반 사이즈의 관통 전극, 칩 실장 패드, 코어 패드, 및 BGA 패드가 형성될 수 있을 것이다.
절연층(110)은 평판 구조를 가질 수 있다. 이때, 도면상에는 절연층(110)이 1층 구조를 가지는 것을 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 절연층(110)은 2층 이상의 층 구조를 가질 수 있고, 이에 따라 상기 회로 기판은 다층 기판일 수 있다. 다만, 실시 예는 다층의 절연층 중 최외측에 배치되는 절연층과, 상기 최외측 절연층에 형성되는 관통 전극 또는 전극부에 형성되는 딤플 영역이나, 얼룩을 제거하기 위한 것이다. 이에 따라, 제1 실시 예에서는 다층의 절연층 중 최외측 절연층 및 상기 최외측 절연층에 형성되는 제1 전극부(120), 제2 전극부(130) 및 관통 전극(140)을 중심으로 설명하기로 한다.
절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
예를 들어, 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(110)은, 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)을 구성하는 재료로, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.
또한, 상기 절연층(110)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
절연층(110)의 표면에는 회로 패턴층이 배치될 수 있다. 상기 회로 패턴층은 이하에서 설명되는 '전극부'를 의미할 수 있다. 즉, 이하에서 설명되는 '전극부'는 회로 패턴층, 회로 패턴, 패턴층, 패드, 트레이스 등을 의미할 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 절연층(110)의 제1면에는 제1 전극부(120)가 배치될 수 있다. 또한 절연층(110)의 제2면에는 제2 전극부(130)가 배치될 수 있다.
상기 제1 전극부(120) 및 제2 전극부(130)는 전기적 신호를 전달하는 배선일 수 있다. 이와 다르게, 상기 제1 전극부(120) 및 제2 전극부(130)는 열을 전달하는 열전달 패턴일 수 있다. 이를 위해, 제1 전극부(120) 및 제2 전극부(130)는 전기 전도성이 높거나, 열 전도성이 높은 금속 물질로 형성될 수 있다.
이를 위해, 제1 전극부(120) 및 제2 전극부(130)는 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 전극부(120) 및 제2 전극부(130)는 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 전극부(120) 및 제2 전극부(130)는 전기 또는 열전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 전극부(120) 및 제2 전극부(130)는 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 절연층(110)에는 관통 전극(140)이 형성된다. 즉, 관통 전극(140)은 상기 절연층(110)의 상면 및 하면을 관통한다.
이에 따라, 상기 관통 전극(140)은 제1면이 상기 제1 전극부(120)의 하면과 접촉하고, 제2면이 상기 제2 전극부(130)의 상면과 접촉할 수 있다. 예를 들어, 관통 전극(140)은 상기 제1 전극부(120)와 제2 전극부(130) 사이를 연결할 수 있다. 예를 들어, 관통 전극(140)은 상기 제1 전극부(120) 및 제2 전극부(130) 사이를 전기적으로 연결하여 전기적 신호를 전달할 수 있다. 예를 들어, 관통 전극(140)은 제1 전극부(120)와 제2 전극부(130) 사이를 열적으로 연결하여, 열 전달(예를 들어, 방열) 경로를 형성할 수 있다.
상기 관통 전극(140)은 복수의 관통 전극 파트를 포함할 수 있다.
예를 들어, 관통 전극(140)은 제1 방향(예를 들어, 길이 방향)으로 길게 연장되는 다수의 제1 관통 전극 파트(141, 142, 143, 144, 145, 146)를 포함할 수 있다.
또한, 상기 관통 전극(140)을 구성하는 다수의 제1 관통 전극 파트(141, 142, 143, 144, 145, 146)는 상기 제1 방향(예를 들어, 길이 방향)과 수직한 제2 방향(폭 방향)으로 상호 이격될 수 있다.
상기 관통 전극(140)을 구성하는 제1 관통 전극 파트(141, 142, 143, 144, 145, 146) 각각은, 제1 방향(예를 들어, 길이 방향)의 제1 폭(W1)을 가질 수 있다. 또한, 상기 관통 전극(140)을 구성하는 제1 관통 전극 파트(141, 142, 143, 144, 145, 146) 각각은, 제2 방향(폭 방향)으로 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다.
상기 제1 폭(W1)은 상기 제2 폭(W2)의 적어도 2배 이상일 수 있다. 예를 들어, 상기 제1 폭(W1)은 상기 제2 폭(W2)의 적어도 4배 이상일 수 있다. 예를 들어, 상기 제1 폭(W1)은 상기 제2 폭(W2)의 적어도 10배 이상일 수 있다.
상기 제1 폭(W1)은 100㎛ 내지 3000㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 폭(W1)은 300㎛ 내지 2500㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 폭(W1)은 800㎛ 내지 2000㎛의 범위를 가질 수 있다. 상기 제1 폭(W1)이 100㎛보다 작은 경우, 상기 관통 전극(140)은 대면적의 관통 전극이 아닌 일반 사이즈의 일반 관통 전극일 수 있다. 구체적으로, 상기 제1 폭(W1)이 100㎛보다 작은 경우, 상기 관통 전극(140)은 실시 예와 같은 복수 회의 도금 공정이 아닌 단일 도금 공정에 의해 형성될 수 있다. 상기 제1 폭(W1)이 3000㎛보다 크면, 상기 관통 전극(140)을 형성하는데 소요되는 도금 시간이 급격히 증가할 수 있다. 예를 들어, 상기 제1 폭(W1)이 3000㎛보다 큰 경우, 딤플 영역을 완전히 제거하기 하기 위해서는, 적어도 5회 이상의 도금 공정이 진행되어야 하며, 이에 따른 회로 기판의 제조 시간이 증가하여 수율이 감소할 수 있다. 예를 들어, 상기 제1 폭(W1)이 3000㎛보다 큰 경우, 복수 회 도금을 진행하여도, 상기 관통 전극(140)의 딤플 영역을 완전히 제거하기 어려울 수 있다.
상기 제2 폭(W2)은 상기 제1 관통 전극 파트(141, 142, 143, 144, 145, 146) 각각을 구성하는 관통 홀의 가공 조건에 의해 결정될 수 있다. 예를 들어, 상기 관통 홀이 레이저 가공에 의해 형성되는 경우, 레이저 포인트(미도시)의 사이즈에 의해 결정될 수 있다. 예를 들어, 상기 제2 폭(W2)은 30㎛ 내지 200㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2 폭(W2)은 40㎛ 내지 150㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2 폭(W2)은 50㎛ 내지 100㎛의 범위를 가질 수 있다. 상기 제2 폭(W2)은 상기 레이저 포인트의 사이즈와 동일할 수 있고, 이와 다르게 클 수 있다. 예를 들어, 상기 관통 홀이 레이저 포인트를 제1 방향(예를 들어, 길이 방향)으로 이동시켜가며, 1열로 가공되는 경우, 상기 제2 폭(W2)은 상기 레이저 포인트의 사이즈에 대응할 수 있다. 예를 들어, 상기 관통 홀이 레이저 포인트를 제1 방향(폭 방향)으로 이동시켜가며 제1열을 가공하고, 상기 제1열과 중첩되는 위치에서 제2열을 가공하여 형성하는 경우, 상기 제2 폭(W2)은 상기 레이저 포인트의 사이즈보다 클 수 있다.
상기 제1 관통 전극 파트(141, 142, 143, 144, 145, 146)는 상기 설명한 바와 같이 제2 방향(폭 방향)으로 상호 제3 폭(W3)만큼 이격될 수 있다. 이때, 상기 제3 폭(W3)은 상기 레이저 포인트의 사이즈에 의해 결정될 수 있다. 예를 들어, 상기 제3 폭(W3)은 상기 레이저 포인트의 사이즈보다 작을 수 있다. 예를 들어, 상기 제3 폭(W3)은 상기 레이저 포인트의 사이즈의 1/2보다 클 수 있다. 이는, 상기 제2 방향(폭 방향)으로 상호 이격되는 관통 홀을 형성하는 과정에서, 레이저 가공의 공차에 의해 복수의 관통 홀이 상호 연결되는 신뢰성 문제를 해결하기 위함이다.
한편, 상기와 같은 관통 전극(140)은 상기 절연층(110)을 관통하는, 상기 제1 관통 전극 파트(141, 142, 143, 144, 145, 146)에 대응하는 관통 홀을 각각 형성하고, 상기 형성된 각각의 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 사용할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법이다. 이는, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 제1 관통 전극 파트(141, 142, 143, 144, 145, 146)를 형성할 수 있다. 상기 제1 관통 전극 파트(141, 142, 143, 144, 145, 146)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있다. 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다. 바람직하게, 제1 관통 전극 파트(141, 142, 143, 144, 145, 146)를 포함하는 관통 전극(140)은 상기 제1 전극부(120)와 동일한 금속 물질을 포함할 수 있다. 예를 들어, 상기 관통 전극(140)은 상기 제1 전극부(120)와 동일한 층 구조를 가질 수 있다. 예를 들어, 상기 관통 전극(140)은 상기 제1 전극부(120)와 일체로 형성될 수 있다. 예를 들어, 상기 관통 전극(140)과 제1 전극부(120)는 도금 공정에 의해 동시에 형성될 수 있다. 이에 따라, 실질적으로, 상기 관통 전극(140)과 제1 전극부(120)는 하나의 구성이라고도 할 수 있다. 예를 들어, 상기 절연층의 관통 홀에 형성된 부분을 관통 전극이라할 수 있다. 그리고, 상기 관통 전극과 연결되면서, 상기 절연층의 상면에 형성된 부분을 제1 전극부라도 할 수 있다.
다만, 실시 예에서는 상기 도금 공정에 의해 형성되는 금속층에서, 상기 절연층(110)의 관통 홀 내에 형성되는 부분을 관통 전극(140)이라 하고, 절연층(110)의 제1면 및 상기 관통 전극(140)의 제1면 위에 형성되는 부분을 제1 전극부(120)라 한다.
상기 제1 전극부(120) 및 관통 전극(140)은 복수의 도금 공정에 의해 형성될 수 있다. 구체적으로, 제1 전극부(120) 및 관통 전극(140)은 2회의 도금에 따른 금속층을 각각 형성하여 형성할 수 있다. 이에 따라, 상기 제1 전극부(120) 및 관통 전극(140)은 각각 복수의 도금에 의해 형성된 복수의 금속층으로 구성될 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 전극부(120) 및 관통 전극(140)은 3회 이상의 도금 공정을 진행함에 따라, 3층 이상의 금속층을 포함할 수 있다. 다만, 상기 제1 전극부(120) 및 관통 전극(140)을 형성함에 있어, 3회 이상의 도금을 진행하는 경우, 이에 따른 도금 시간이 증가하여 공정 수율이 감소하는 문제가 있다. 따라서, 실시 예에서는 2회의 도금 공정으로 최적의 제1 전극부(120) 및 관통 전극(140)을 형성할 수 있도록 한다.
또한, 실시 예에서는 제1 전극부(120)가 복수의 도금 공정에 의해 형성되는 경우에도, 상기 제1 전극부(120)의 상면이 복수의 도금 공정에 의한 복수의 금속층 중 어느 하나의 금속층만으로 구성되도록 한다. 이는, 복수의 도금 공정의 도금 조건을 조절하는 것에 의해 달성될 수 있다. 이때, 상기 도금 조건은 도금 공정의 도금 전류 밀도일 수 있다. 즉, 실시 예에서는 2회 도금을 진행하여 상기 관통 전극(140)과 상기 제1 전극부(120)를 형성하는 경우, 1차 도금 공정의 도금 전류 밀도와, 2차 도금 공정의 도금 전류 밀도를 다르게 한다. 그리고, 실시 예에서는 상기 도금 전류 밀도의 변화를 통해 상기 제1 전극부(120)의 표면의 얼룩을 제거할 수 있도록 한다.
바람직하게 실시 예에서는, 1차 도금 공정의 전류 밀도가 상기 2차 도금 공정의 전류 밀도보다 작도록 한다. 이에 따라, 실시 예에서는 상대적으로 전류 밀도가 큰 2차 도금 공정에 의해 형성된 금속층으로 상기 제2 전극부(130)의 상면이 형성될 수 있도록 한다.
예를 들어, 비교 예에서는 1차 도금 공정의 전류 밀도와 2차 도금 공정의 전류 밀도가 실질적으로 동일하였다. 이에 따라, 비교 예에서는 상기 제1 전극부의 상면이 상기 1차 도금 공정의 금속층과, 상기 2차 도금 공정의 금속층을 모두 포함하고, 이에 따른 얼룩이 발생하였다.
또한, 실시 예와 다르게, 1차 도금 공정의 전류 밀도를 상대적으로 크게 하고, 2차 도금 공정의 전류 밀도를 상대적으로 작게할 수 있다. 그리고 이와 같은 경우, 제1 전극부의 상면은 상기 1차 도금 공정의 금속층만으로 구성될 수 있다. 그러나 이와 같은 경우, 상기 딤플 영역은 실질적으로 상기 1차 도금 공정으로 모두 채워질 수 있다. 그리고 상기 1차 도금 공정으로 딤플 영역 없이 대면적의 관통 홀을 모두 채우려면, 상당한 도금 시간이 필요한 문제가 있다.
따라서, 실시 예에서는 비교 예 대비, 1차 도금 공정에 대한 전류 밀도를 감소시키고, 2차 도금 공정에 대한 전류 밀도를 증가시키도록 하여, 이에 따라 상기 얼룩을 제거하면서, 도금 시간을 단축할 수 있도록 한다.
도 5는 도 3에 도시된 제1 전극부 및 관통 전극의 상세 구성도이고, 도 6은 도 5의 제1 전극부의 상면을 나타낸 도면이다.
도 5 및 도 6을 참조하면, 제1 전극부(120) 및 관통 전극(140)은 복수 회의 도금 공정에 의해 형성된다. 예를 들어, 상기 제1 전극부(120) 및 관통 전극(140)은 시드층(150), 제1 금속층(160) 및 제2 금속층(170)을 포함한다.
상기 시드층(150)은 상기 제1 금속층(160) 및 상기 제2 금속층(170)을 전해 도금으로 형성하기 위한 시드층일 수 있다. 상기 시드층(150)은 절연층(110)의 제1면 및 상기 절연층(110)에 형성된 관통 홀의 내벽에 형성될 수 있다.
즉, 상기 시드층(150)은 상기 관통 홀의 내벽에 형성되는 제1 부분(141)과, 상기 절연층(110)의 제1면에 형성되는 제2 부분(121)을 포함할 수 있다. 그리고 상기 시드층(150)의 상기 제1 부분(141)은 관통 전극(140)을 구성할 수 있다. 또한, 상기 시드층(150)의 상기 제2 부분(121)은 상기 제1 전극부(120)를 구성할 수 있다.
제1 금속층(160)은 상기 시드층(150)을 이용하여 1차 전해 도금을 진행하여 형성될 수 있다.
상기 제1 금속층(160)은 상기 시드층(150)의 상기 제1 부분(141) 상에 형성되는 제1 부분(142)과, 상기 시드층(150)의 상기 제2 부분(121) 상에 형성되는 제2 부분(122)을 포함할 수 있다.
상기 제1 금속층(160)의 상기 제1 부분(142)은 상기 관통 전극(140)을 구성할 수 있다. 또한, 상기 제1 금속층(160)의 상기 제2 부분(122)은 상기 제1 전극부(120)를 구성할 수 있다. 예를 들어, 상기 제1 금속층(160)의 상기 제1 부분(142)은 상기 관통 홀의 일부를 채울 수 있다. 또한, 상기 제1 금속층(160)의 상기 제2 부분(122)은 상기 시드층(150)의 상기 제2 부분(121) 위에 일정 높이를 가지고 형성될 수 있다.
상기 제1 금속층(160)의 상기 제1 부분(142)은 오목한 부분(예를 들어, 오목부)을 포함할 수 있다. 예를 들어, 상기 제1 금속층(160)의 상기 제1 부분(142)의 상면은 하측 방향으로 함몰된 곡면을 가질 수 있다. 이때, 상기 제1 금속층(160)의 상기 제1 부분(142)의 상면 중 최하단은 상기 절연층(110)의 제1면 또는 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 절연층(110)에 형성된 관통 홀은, 상기 제1 금속층(160)의 제1 부분(142)에 의해 모두 채워지지 않는다. 예를 들어, 상기 관통 홀의 적어도 일부(예를 들어, 상기 오목한 부분)는 상기 제1 금속층(160)의 상기 제1 부분(142)에 의해 채워지지 않을 수 있다(또는 매립되지 않을 수 있다). 이는, 상기 제1 금속층(160)을 도금하기 위한 조건에서, 비교 예 대비 전류밀도를 감소시킨 것에 의해 달성될 수 있다.
한편, 상기 제1 금속층(160)의 상기 제2 부분(122)의 상면은 곡면을 가질 수 있다. 예를 들어, 상기 제1 금속층(160)의 상기 제2 부분(122)의 상면은 상기 관통 전극(140)의 중앙부로부터 멀어질수록 높이가 점차 증가할 수 있다. 예를 들어, 상기 제1 금속층(160)의 상기 제2 부분(122)의 상면은 상기 관통 전극(140)의 중앙부에서 가장 먼 위치에서 가장 높은 높이를 가질 수 있다.
제2 금속층(170)은 상기 시드층(150)을 전해 도금하여 상기 제1 금속층(160) 위에 형성될 수 있다.
상기 제2 금속층(170)은 상기 제1 금속층(160)의 상기 제1 부분(142) 상에 형성되는 제1 부분(143)과, 상기 제1 금속층(160)의 상기 제2 부분(122) 상에 형성되는 제2 부분(123)을 포함할 수 있다.
상기 제2 금속층(170)의 상기 제1 부분(143)은 상기 제1 금속층(160)의 상기 제1 부분(142)의 상기 오목한 부분(또는 오목부)을 채울 수 있다(또는 매립할 수 있다). 예를 들어, 상기 제2 금속층(170)의 상기 제1 부분(143)의 하면은 볼록한 부분(또는 볼록부)을 포함할 수 있다. 예를 들어, 상기 제2 금속층(170)의 상기 제1 부분(143)의 하면은 하측 방향으로 볼록한 곡면을 가질 수 있다. 이때, 상기 제2 금속층(170)의 상기 제1 부분(143)의 하면 중 최하단은 상기 절연층(110)의 제1면보다 낮게 위치할 수 있다. 이는, 상기 제2 금속층(170)을 도금하기 위한 조건에서, 비교 예 대비 전류밀도를 증가시킨 것에 의해 달성될 수 있다.
한편, 상기 제2 금속층(170)의 상기 제2 부분(123)의 상면은 평면을 가질 수 있다. 예를 들어, 제2 금속층(170)의 상기 제2 부분(123)의 하면은 곡면을 가질 수 있다. 바람직하게, 상기 제2 금속층(170)의 상기 제2 부분(123)은 영역별로 서로 다른 두께를 가질 수 있다. 예를 들어, 상기 제2 부분(123) 중 관통 전극(140)과 제3 방향(또는 수직 방향)으로 오버랩되는 제1 영역의 두께가, 이 이외의 제2 영역의 두께보다 클 수 있다.
상기와 같이, 관통 전극(140)과 상기 제1 전극부(120)는 시드층(150), 제1 금속층(160) 및 제2 금속층(170)으로 구성된다.
예를 들어, 상기 관통 전극(140)은 시드층(150)의 제1 부분(141), 제1 금속층(160)의 제1 부분(142) 및 제2 금속층(170)의 제1 부분(143)을 포함할 수 있다.
예를 들어, 상기 제1 전극부(120)는 상기 시드층(150)의 제2 부분(121), 상기 제1 금속층(160)의 제2 부분(122) 및 상기 제2 금속층(170)의 제2 부분(123)를 포함할 수 있다. 이때, 상기 제1 전극부(120)는 영역별로 서로 다른 층 구조를 가질 수 있다. 예를 들어, 상기 제1 전극부(120)는 관통 전극(140)과 제3 방향(예를 들어, 수직 방향 또는 두께 방향)으로 오버랩되는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 포함할 수 있다. 그리고 상기 제1 전극부(120)의 상기 제1 영역은 상기 제2 금속층(170)의 상기 제1 부분(143)만을 포함할 수 있다. 또한, 상기 제1 전극부(120)의 상기 제2 영역은 상기 시드층(150)의 제2 부분(121), 상기 제1 금속층(160)의 제2 부분(122) 및 상기 제2 금속층(170)의 제2 부분(123)을 포함할 수 있다. 예를 들어, 상기 제1 전극부(120)의 제1 영역은 1층 구조를 가질 수 있고, 상기 제1 전극부(120)의 제2 영역은 3층 구조를 가질 수 있다.
한편, 상기 제1 금속층(160)의 상기 제1 부분(142)은 상기 설명한 바와 같이 영역별로 서로 다른 두께를 가질 수 있다. 예를 들어, 상기 제1 금속층(160)의 상기 제1 부분(142)은 관통 홀의 가장자리 영역에서 가장 큰 두께를 가질 수 있고, 관통 홀의 중앙 영역에서 가장 작은 두께를 가질 수 있다.
이때, 실시 예에서는 상기 설명한 바와 같이, 상기 1차 도금 공정의 전류밀도를 조절하는 것에 의해, 상기 제1 금속층(160)의 상기 제1 부분(142)의 상면의 최하단의 위치를 조절할 수 있다. 즉, 제1 금속층(160)의 제1 부분(142)의 하면에서 상기 제1 금속층(160)의 상기 제1 부분(142)의 상면의 최하단 사이가 제1 두께(H1)를 가질 수 있다. 그리고 실시 예는 상기 전류 밀도를 조절하는 것에 의해 상기 제1 두께(H1)를 조절하고, 이를 통해 상기 얼룩을 제거하도록 한다. 상기 제1 두께(H1)는 상기 관통 전극(140)의 제2방향으로의 폭(W2)의 30% 내지 95% 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 두께(H1)는 상기 관통 전극(140)의 제2방향으로의 폭(W2)의 35% 내지 90% 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 두께(H1)는 상기 관통 전극(140)의 제2방향으로의 폭(W2)의 40% 내지 85% 사이의 범위를 가질 수 있다. 상기 제1 두께(H1)가 상기 관통 전극(140)의 제2 방향으로의 폭(W2)의 35%보다 작은 경우, 상기 제2 금속층(170)을 형성하기 위한 2차 도금 공정의 시간이 증가할 수 있다. 또한, 상기 제1 두께(H1)가 상기 관통 전극(140)의 상기 제2방향으로의 폭(W2)의 35%보다 작은 경우, 상기 제2 금속층(170)만으로 딤플 영역이 완전히 채워지지 않을 수 있다. 상기 제1 두께(H1)가 상기 관통 전극(140)의 제2방향으로의 폭(W2)의 95%보다 크면, 상기 1차 도금 공정에 의해 상기 제1 금속층(160)을 형성하는데 소요되는 시간이 증가하고, 이에 따른 수율이 감소할 수 있다. 또한, 상기 제1 두께(H1)가 상기 제2 방향으로의 폭(W2)의 95%보다 크면, 상기 제1 전극부(120)의 일부분은 상기 제1 금속층(160)의 제2 부분(122)만으로 구성될 수 있고, 이에 따른 얼룩이 발생할 수 있다.
한편, 상기 관통 전극(140)의 두께(H2)는 상기 절연층(110)의 두께에 대응할 수 있다. 상기 관통 전극(140)의 두께(H2)는 10㎛ 내지 200㎛의 범위를 가질 수 있다. 예를 들어, 상기 관통 전극(140)의 두께(H2)는 15㎛ 내지 150㎛의 범위를 가질 수 있다. 예를 들어, 상기 관통 전극(140)의 두께(H2)는 20㎛ 내지 120㎛의 범위를 가질 수 있다.
또한, 실시 예에서는 상기 설명한 바와 같이, 상기 1차 도금 공정의 전류밀도를 조절하는 것에 의해, 상기 제1 전극부(120)의 상기 제1 금속층(160)의 제2 부분(122)의 최상단의 높이를 조절할 수 있다. 상기 제1 금속층(160)의 상기 제2 부분(122)의 최상단의 높이(H3)는, 상기 시드층(150)의 제2 부분(121)의 하면에서 상기 제1 금속층(160)의 제2 부분(122)의 최상단까지의 두께(H3)를 의미할 수 있다. 그리고 상기 제1 금속층(160)의 상기 제2 부분(122)의 최상단의 높이(H3)는 상기 제1 전극부(120)의 두께에 의해 결정될 수 있다. 상기 제1 전극부(120)의 두께는 상기 절연층(110)의 제1면에서 상기 제2 금속층(170)의 제2 부분(123)의 상면 사이의 거리 또는 높이를 의미할 수 있다. 예를 들어, 상기 제1 금속층(160)의 상기 제2 부분(122)의 최상단의 높이(H3)는 상기 제1 전극부(120)의 두께의 50% 내지 85%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 금속층(160)의 상기 제2 부분(122)의 최상단의 높이(H3)는 상기 제1 전극부(120)의 두께의 52% 내지 80%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 금속층(160)의 상기 제2 부분(122)의 최상단의 높이(H3)는 상기 제1 전극부(120)의 두께의 55% 내지 78%의 범위를 만족할 수 있다. 상기 제1 금속층(160)의 상기 제2 부분(122)의 최상단의 높이(H3)가 상기 제1 전극부(120)의 두께의 50%보다 작으면, 상기 관통 전극(140)의 딤플 영역의 면적이 증가하고, 이에 따른 상기 딤플 영역이 제2 금속층에 의해 완전히 채워지지 않을 수 있다. 또한, 상기 제1 금속층(160)의 상기 제2 부분(122)의 최상단의 높이(H3)가 상기 제1 전극부(120)의 두께의 85%보다 크면, 상기 제1 전극부(120)의 상면에 얼룩이 발생할 수 있다.
상기와 같이 실시 예에서는, 1차 도금 및 2차 도금을 진행하여 상기 관통 전극(140) 및 제1 전극부(120)에 대응하는 제1 금속층(160) 및 제2 금속층(170)을 형성한다. 그리고, 상기 제1 금속층(160)의 도금 조건을 조절하여, 상기 관통 전극(140)에 포함될 수 있는 딤플 영역을 완전히 제거할 수 있다. 나아가, 상기 제1 전극부(120)의 표면에 형성될 수 있는 얼룩을 제거할 수 있도록 한다.
한편, 실시 예의 제1 전극부(120)는 제1 표면 처리층(125)을 포함한다.
상기 제1 표면 처리층(125)은 상기 제1 전극부(120)의 상기 제2 금속층(170)의 제2 부분(123) 위에 형성될 수 있다. 이때, 상기 제1 표면 처리층(125)은 상기 제1 전극부(120)의 상면에만 형성될 수 있다. 이와 다르게, 상기 제1 표면 처리층(125)은 상기 제1 전극부(120)의 상면뿐 아니라, 측면에도 형성될 수 있다.
상기 제1 표면 처리층(125)은 제1-1 표면 처리층(125-1), 제1-2 표면 처리층(125-2) 및 제1-3 표면 처리층(125-3)을 포함할 수 있다.
제1-1 표면 처리층(125-1)은 상기 제1 전극부(120) 위에 형성될 수 있다. 제1-2 표면 처리층(125-2)은 상기 제1-1 표면 처리층(125-1) 위에 형성될 수 있다. 또한, 상기 제1-3 표면 처리층(125-3)은 상기 제1-2 표면 처리층(125-2) 위에 형성될 수 있다.
상기 제1-1 표면 처리층(125-1)은 니켈(Ni)을 포함할 수 있다. 이에 따라, 상기 제1-1 표면 처리층(125-1)은 니켈 금속층이라고 할 수 있다. 상기 제1-1 표면 처리층(125-1)은 니켈만을 포함하거나, 니켈에 P(인), B(붕소), W(텅스텐) 또는 Co(코발트)이 포함된 합금으로 형성될 수 있다.
상기 제1-1 표면 처리층(125-1)은 2㎛ 내지 10㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1-1 표면 처리층(125-1)은 3㎛ 내지 8㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1-1 표면 처리층(125-1)은 4㎛ 내지 6㎛의 두께를 가질 수 있다.
상기 제1-2 표면 처리층(125-2)은 팔라듐(Pd)을 포함할 수 있다. 이에 따라, 상기 제1-2 표면 처리층(125-2)은 팔라듐 금속층이라고 할 수 있다. 상기 제1-2 표면 처리층(125-2)은 팔라듐만을 포함하거나, 팔라듐에 코발트(Co), 아연(Zn), 니켈(Ni) 및 무기물 중 적어도 하나의 금속이 더 포함될 수 있다. 상기 제1-2 표면 처리층(125-2)은 0.001㎛ 내지 0.5㎛의 두께를 가질 수 있다. 예를 들어, 제1-2 표면 처리층(125-2)은 0.005㎛ 내지 0.2㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1-2 표면 처리층(125-2)은 0.01㎛ 내지 0.1㎛의 두께를 가질 수 있다.
상기 제1-3 표면 처리층(125-3)은 금(Au)을 포함할 수 있다. 상기 제1-3 표면 처리층(125-3)은 0.001㎛ 내지 0.5㎛의 두께를 가질 수 있다. 예를 들어, 제1-3 표면 처리층(125-3)은 0.005㎛ 내지 0.2㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1-3 표면 처리층(125-3)은 0.01㎛ 내지 0.1㎛의 두께를 가질 수 있다.
상기와 같이, 실시 예에서는 회로 기판에서, 복수 회의 도금 공정을 진행하여 대면적의 관통 홀을 채우는 관통 전극을 형성한다. 이때, 실시 예에서는 상기 복수 회의 도금 공정의 도금 조건인 전류밀도의 제어를 통해, 관통 전극 및 제1 전극부를 형성하는 1차 도금 공정에 의한 제1 금속층과, 2차 도금 공정에 의한 제2 금속층을 형성한다. 이때, 실시 예에서의 상기 제1 금속층은 상대적으로 낮은 전류밀도에 의해 형성되고, 상기 제2 금속층은 상대적으로 높은 전류 밀도에 의해 형성될 수 있다. 이에 따라, 실시 예에서는 대면적의 관통 전극을 포함하는 회로 기판에서, 상기 관통 전극 또는 제1 전극부에 딤플 영역이 포함되는 것을 방지할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다. 또한, 실시 예에서는 상기와 같은 전류 밀도의 제어를 통해, 상기 제1 전극부의 상면이 상기 제2 금속층으로만 형성될 수 있도록 한다. 이에 따라, 실시 예에서는 상기 제1 전극부의 상면이 제1 및 제2 금속층을 모두 포함함에 따른 얼룩 문제를 해결할 수 있으며, 이에 따른 고객 만족도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 제1 전극부의 상면에 제1 금속층만을 포함함에 따른 도금 시간 증가를 해결할 수 있으며, 이에 따른 제품 수율을 향상시킬 수 있다.
한편, 실시 예의 회로기판은 복수의 층 구조를 가질 수 있다. 예를 들어, 실시 예의 회로기판은 다층 회로기판일 수 있다. 이하에서는, 실시 예의 회로기판의 다층 구조에 대해 설명하기로 한다.
도 7은 제2 실시 예에 따른 회로기판의 제1 단면도이고, 도 8은 제2 실시 예에 따른 회로기판의 제2 단면도이다.
예를 들어, 도 7은 도 3에서, A-A' 방향으로의 단면도일 수 있고, 도 8은 도 3에서 B-B' 방향으로의 단면도일 수 있다.
도 7 및 도 8을 참조하면, 회로기판은 복수의 절연층, 복수의 전극부 및 복수의 관통 전극을 포함한다.
예를 들어, 절연층(210)은 제1 내지 제4 절연층(211, 212, 213, 214)를 포함할 수 있다. 구체적으로, 절연층(110)은 제1 전극부(221)의 제1면 상에 배치되는 제1 절연층(211), 상기 제1 절연층(211)의 제1 면 상에 배치되는 제2 절연층(212), 상기 제1 전극부(221)의 제2면 또는 상기 제1 절연층(211)의 제2면 상에 배치되는 제3 절연층(213), 및 상기 제3 절연층(213)의 제2면 상에 배치되는 제4 절연층(214)을 포함할 수 있다.
이때, 실시 예에서는 절연층(210)이 4층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 절연층(210)은 4층보다 많은 층수를 가질 수 있을 것이다.
다만, 상기 실시 예의 제1 전극부(221)는 절연층(210)의 적층 구조에서, 기준이 되는 기준 절연층 상에 배치된다. 여기에서, 기준 절연층은 회로기판의 제조 공정에서, 최초 적층되는 절연층을 의미할 수 있다. 예를 들어, 실시 예의 회로기판은 제1 절연층(211)이 제일 먼저 적층되는 층일 수 있고, 이에 따라, 상기 제1 절연층(211)이 기준 절연층이 될 수 있다.
상기 제1 전극부(221)는 기준 전극부 또는 기준 전극부일 수 있다. 예를 들어, 상기 제1 전극부(221)는 기준 절연층의 제2면에 배치되는 기준 전극부 또는 기준 전극부일 수 있다. 여기에서, 기준 전극부는 회로기판의 적층 구조에서, 중앙에 배치된 전극부를 의미할 수 있다. 구체적으로, 회로 기판은, 기준 전극부를 중심으로, 상기 기준 전극부의 일측에서 절연층, 전극부 및 관통 전극을 형성하는 제1 공정을 진행하고, 상기 기준 전극부의 타측에서 절연층, 전극부 및 관통 전극을 형성하는 제2 공정을 진행한다. 그리고 상기 기준 전극부는 상기 제1 공정 및 제2 공정을 진행하기 위한 기준이 되는 패드 또는 전극부일 수 있다. 이때, 실시 예의 회로 기판은 기준 전극부를 중심으로, 이의 일측에 배치된 절연층의 층수와, 이의 타측에 배치된 절연층의 층수가 동일할 수 있다. 그리고, 상기 기준 전극부는 회로기판의 두께 방향으로의 적층 구조에서, 중앙에 배치될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 기준 전극부를 중심으로 이의 일측에 배치된 절연층의 층수와, 이의 타측에 배치된 절연층의 층수는 서로 다를 수 있을 것이다. 그리고, 이의 경우, 상기 기준 전극부는 회로 기판의 중앙에서 일측 또는 타측으로 치우쳐 배치될 수 있다. 다만, 이하에서는 상기 기준 전극부인 제1 전극부(221)가 회로기판의 중앙에 배치되는 것으로 하여 설명하기로 한다.
실시 예는, 제1 전극부(221)를 중심으로, 이의 일측에 배치되는 제1 기판층 및, 상기 제1 전극부(221)를 중심으로, 이의 타측에 배치되는 제2 기판층을 포함할 수 있다. 예를 들어, 상기 제1 기판층은, 제1 절연층(211), 제2 절연층(212), 제1 관통 전극(231), 제2 전극부(222), 제2 관통 전극(232), 제3 전극부(223) 및 제1 표면처리층(241)을 포함할 수 있다. 예를 들어, 상기 제2 기판층은, 제3 절연층(213), 제4 전극부(224), 제3 관통 전극(233), 제4 관통 전극(234), 제5 전극부(225) 및 제2 표면 처리층(242)을 포함할 수 있다.
이때, 상기 제1 기판층은 상기 제1 전극부(221)를 중심으로, 상기 제2 기판층과 대칭 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 기판층과 상기 제2 기판층은 서로 다른 절연층 층수를 가질 수 있고, 이에 따라 비대칭 구조를 가질 수도 있다. 다만, 이하에서는 상기 제1 전극부(221)를 중심으로, 상기 제1 기판층과 상기 제2 기판층이 상호 대칭 구조를 가지는 것으로 하여 설명하기로 한다. 그리고, 이와 같은 경우, 상기 제1 기판층과 제2 기판층은 실질적으로 동일한 층 구조를 가지며, 이에 따라 상기 제1 기판층을 중심으로 설명하기로 한다.
제1 전극부(221)는 제1 절연층(211)의 제2면에 배치된다. 제1 전극부(221)는 제1 두께(H4)를 가질 수 있다. 상기 제1 전극부(221)는 이하에서 설명되는 제2 전극부(222) 및 제3 전극부(223)와 다른 단면 형상 또는 층 구조를 가질 수 있다. 예를 들어, 상기 제1 전극부(221)는 제2 전극부(222) 및 제3 전극부(223)와 다른 단면 형상을 가질 수 있다. 예를 들어, 상기 제1 전극부(221)는 사각 형상을 가질 수 있다. 예를 들어, 상기 제1 전극부(221)는 제3 전극부(223)와는 다른 층 구조를 가질 수 있다. 예를 들어, 제1 전극부(221)는 제3 전극부(223)의 층수보다 작은 층수를 가질 수 있다.
제1 관통 전극(231)은 제1 절연층(211)을 관통한다. 상기 제1 관통 전극(231)은 대면적의 관통 전극일 수 있다.예를 들어, 상기 제1 관통 전극(231)은 제1 방향(예를 들어, 길이 방향)으로 길게 연장되는 바(bar) 형상을 가진 복수의 제1 관통 전극 파트들을 포함할 수 있다. 상기 복수의 제1 관통 전극 파트들은 상기 제1 절연층(211) 내에서 제2 방향(폭 방향)으로 상호 이격될 수 있다. 상기 제1 관통 전극(231)을 구성하는 복수의 제1 관통 전극 파트들은 제1 전극부(221) 및 제2 전극부(222)와 연결될 수 있다. 예를 들어, 상기 제1 관통 전극(231)을 구성하는 복수의 제1 관통 전극 파트들의 하면은 상기 제1 전극부(221)와 공통 연결되고, 상기 복수의 제1 관통 전극 파트들의 상면은 추후 설명할 제2 전극부(222)와 공통 연결될 수 있다.
제2 전극부(222)는 상기 제1 절연층(211)의 제1면에 배치될 수 있다. 상기 제2 전극부(222)는 내측 전극부라고도 할 수 있다. 예를 들어, 상기 제2 전극부(222)는 기준 전극부와, 최외측 전극부 사이에 배치될 수 있다. 상기 제2 전극부(222)는 상기 제1 전극부(221)와 다른 단면 형상을 가질 수 있다. 예를 들어, 상기 제2 전극부(222)는 상면이 곡면을 가질 수 있다. 예를 들어, 상기 제2 전극부(222)는 상기 제1 전극부(221)를 향하는 방향으로 오목한 오목 부분을 포함할 수 있다. 예를 들어, 상기 제2 전극부(222)는 딤플 영역을 포함할 수 있다. 상기 제2 전극부(222)는 제2 두께(H2)를 가질 수 있다. 이때, 제2 전극부(222)의 제2 두께(H2)는, 상기 제2 전극부(222)에서 가장 두꺼운 부분의 두께를 의미할 수 있다. 예를 들어, 상기 제2 전극부(222)는 상기와 같이 오목 부분을 포함하고, 이에 따라 영역별로 서로 다른 두께를 가질 수 있다. 이에 따라, 상기 제2 전극부(222)의 상기 제2 두께(H2)는 상기 제2 전극부(222)의 최하단에서 최상단까지의 직선거리를 의미할 수 있다. 상기 제2 전극부(222)의 상기 제2 두께(H2)는 상기 제1 전극부(221)의 상기 제1 두께(H1)보다 작을 수 있다. 이에 대해서는 하기에서 상세히 설명하기로 한다.
제2 절연층(212)은 제2 전극부(222) 및 상기 제1 절연층(211) 상에 배치된다.
제2 관통 전극(232)은 제2 절연층(212)을 관통하며 배치될 수 있다.
상기 제2 관통 전극(232)은 대면적의 관통 전극이다. 예를 들어, 상기 제2 관통 전극(232)은 제1 방향(예를 들어, 길이 방향)으로 길게 연장되는 바(bar) 형상을 가진 복수의 제2 관통 전극 파트들을 포함할 수 있다. 상기 복수의 제2 관통 전극 파트들은 상기 제2 절연층(212) 내에서 제2 방향(폭 방향)으로 상호 이격될 수 있다. 상기 제2 관통 전극(232)을 구성하는 복수의 제2 관통 전극 파트들은 제2 전극부(222) 및 제3 전극부(223)와 연결될 수 있다. 예를 들어, 상기 제2 관통 전극(232)을 구성하는 복수의 제2 관통 전극 파트들의 하면은 상기 제2 전극부(222)와 공통 연결되고, 상기 복수의 제2 관통 전극 파트들의 상면은 추후 설명할 제3 전극부(223)와 공통 연결될 수 있다.
제2 절연층(212)의 제1면에는 제3 전극부(223)가 배치된다. 상기 제3 전극부(223)는 최외측 전극부일 수 있다. 상기 제3 전극부(223)는 상기 제1 전극부(221) 및 상기 제2 전극부(222)와 다른 층 구조를 가질 수 있다. 예를 들어, 상기 제3 전극부(223)의 층수는 상기 제1 전극부(221)의 층수 또는 상기 제2 전극부(222)의 층수보다 클 수 있다.
즉, 실시 예에서는 회로기판의 내측에 배치되는 관통 전극에 대해서는, 1회 도금 공정만을 진행하고, 이에 따라 딤플 영역을 포함하도록 한다. 그리고 실시 예에서는 회로기판의 최외측에 배치되는 관통 전극에 대해서는, 복수 회의 도금 공정을 진행한다. 이를 통해, 실시 예에서는 상기 최외측의 관통 전극의 도금 공정에서, 상기 내측의 관통 전극의 딤플 영역까지 모두 채울 수 있도록 한다. 이에 따라, 상기 최외측에 배치되는 제3 전극부(223)는 상기 제1 전극부(221) 및 상기 제2 전극부(222)의 각각의 층수보다 많은 층수를 가질 수 있다. 상기 제3 전극부(223)는 단면이 사각 형상을 가질 수 있다. 예를 들어, 상기 제3 전극부(223)의 상면은 평탄할 수 있다. 예를 들어, 상기 제3 전극부(223)의 단면 형상은 상기 제1 전극부(221)의 단면 형상에 대응할 수 있다. 예를 들어, 상기 제3 전극부(223)의 단면 형상은 상기 제2 전극부(222)의 단면 형상과 다를 수 있다.
상기 제3 전극부(223)는 제3 두께(H3)를 가질 수 있다. 예를 들어, 상기 제3 전극부(223)는 상기 제1 전극부(221)의 제1 두께(H1) 및 상기 제2 전극부(222)의 상기 제2 두께(H2)보다 큰 제3 두께(H3)를 가질 수 있다.
상기와 같이 실시 예에서는, 기준 전극부인 제1 전극부(221)를 중심으로, 이의 일측에 배치되는 복수의 전극부들이 서로 다른 두께를 가질 수 있다. 또한, 실시 예에서는 기준 전극부인 제1 전극부(221)를 중심으로, 이의 일측에 배치된 내측 전극부는 딤플 영역을 포함하고, 상기 내측 전극부의 딤플 영역은, 이의 일측에 배치된 다른 관통 전극에 의해 채워질 수 있도록 한다. 이하에서는 이의 구조에 대해 상세히 설명하기로 한다.
도 9는 도 7 및 도 8의 제1 기판층을 구체적으로 나타낸 도면이다.
도 9를 참조하면, 회로 기판은 제1 전극부(221), 제1 절연층(211), 제1 관통 전극(231), 제2 전극부(222), 제2 절연층(212), 제2 관통 전극(232) 및 제3 전극부(223)를 포함한다.
상기 제1 전극부(221)는 제1 두께(H4)를 가질 수 있다. 예를 들어, 상기 제1 전극부(221)의 제1 두께(H4)는 12㎛ 내지 22㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 전극부(221)의 제1 두께(H4)는 14㎛ 내지 20㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 전극부(221)의 제1 두께(H4)는 15㎛ 내지 19㎛의 범위를 만족할 수 있다. 상기 제1 전극부(221)는 1층 구조를 가질 수 있고, 이와 다르게 2층 구조를 가질 수 있다. 예를 들어, 상기 제1 전극부(221)는 상기 제1 두께(H4)에 대응하는 두께를 가진 동박층을 식각하여 형성될 수 있다. 이에 따라, 상기 제1 전극부(221)는 상기 동박층에 대응하는 1층 구조를 가질 수 있다. 이와 다르게, 상기 제1 전극부(221)는 시드층 및 상기 시드층을 중심으로 전해도금된 금속층을 포함할 수 있다. 이와 같은 경우, 상기 제1 전극부(221)의 상기 제1 두께(H4)는 상기 시드층의 두께 및 상기 금속층의 두께를 합한 두께일 수 있다.
제2 전극부(222)는 상기 제1 절연층(211)의 제1면에 배치된다. 상기 제2 전극부(222)는 상기 제1 절연층(211)을 관통하는 제1 관통 전극(231)과 연결될 수 있다. 바람직하게, 상기 제2 전극부(222)는 상기 제1 관통 전극(231)과 동일한 층 구조를 가질 수 있다. 예를 들어, 상기 제2 전극부(222)는 상기 제1 관통 전극(231)과 일체로 형성될 수 있다. 예를 들어, 상기 제1 관통 전극(231)과 제2 전극부(222)는 도금 공정을 통해 동시에 형성될 수 있다. 이에 따라, 실질적으로 상기 제1 관통 전극(231)과 상기 제2 전극부(222)는 하나의 구성이라고도 할 수 있다. 다만, 실시 예에서는 제1 관통 홀 내에 형성되는 부분을 제1 관통 전극(231)이라 하고, 상기 제1 절연층(211)의 제1면에 배치되는 부분을 제2 전극부(222)라고 한다.
상기 제2 전극부(222) 및 상기 제1 관통 전극(231)은 제1 시드층(250) 및 제1 금속층(260)을 포함할 수 있다.
상기 제1 시드층(250)은 상기 제1 금속층(260)을 전해 도금으로 형성하기 위한 시드층일 수 있다. 상기 제1 시드층(250)은 제1 절연층(211)의 제1면 및 상기 제1 관통 홀의 내벽에 형성될 수 있다. 즉, 상기 제1 시드층(250)은 상기 제1 관통 홀의 내벽에 형성되는 제1 부분(231-1)과, 상기 제1 절연층(211)의 제1면에 형성되는 제2 부분(222-1)을 포함할 수 있다. 그리고, 상기 제1 시드층(250)의 상기 제1 부분(231-1)은 상기 제1 관통 전극(231)을 구성할 수 있다. 또한, 상기 제1 시드층(250)의 상기 제2 부분(222-1)은 상기 제2 전극부(222)를 구성할 수 있다.
상기 제1 금속층(260)은 상기 제1 시드층(250)을 이용하여 전해 도금을 진행하여 형성할 수 있다. 상기 제1 금속층(260)은 상기 제1 시드층(250)의 제1 부분(231-1) 상에 형성되는 제1 부분(231-2)과, 상기 제1 시드층(250)의 제2 부분(222-1) 상에 형성되는 제2 부분(222-2)을 포함할 수 있다.
상기 제1 금속층(260)의 상기 제1 부분(231-2)은 상기 제1 관통 전극(231)을 구성할 수 있고, 상기 제1 금속층(260)의 상기 제2 부분(222-2)은 상기 제2 전극부(222)를 구성할 수 있다.
구체적으로, 상기 제1 관통 전극(231)은 상기 제1 시드층(250)의 제1 부분(231-1)과, 상기 제1 금속층(260)의 제1 부분(231-2)을 포함한다. 또한, 상기 제2 전극부(222)는 상기 제1 시드층(250)의 제2 부분(222-1)과, 상기 제1 금속층(260)의 제2 부분(222-2)을 포함한다.
이때, 상기 제1 절연층(211)에 형성된 제1 관통 홀, 구체적으로 상기 제1 관통 전극(231)을 구성하는 제1 관통 홀은 대면적의 관통 홀이다. 따라서, 상기 제1 금속층(260)만으로 상기 제1 관통 홀을 모두 채우기 어려울 수 있다. 이에 따라, 상기 제1 금속층(260)은 딤플 영역을 포함할 수 있다. 예를 들어, 상기 제1 금속층(260)의 상기 제2 부분(222-2)은 오목 부분을 포함할 수 있다. 예를 들어, 상기 제1 금속층(260)의 상기 제2 부분(222-2)의 상면은 곡면을 포함할 수 있다. 상기 제1 금속층(260)의 상기 제2 부분(222-2)의 상면은 상기 제2 전극부(222)의 상면에 대응한다. 이에 따라, 상기 제2 전극부(222)의 상면은 오목 부분 또는 곡면을 포함할 수 있다. 예를 들어, 상기 제2 전극부(222)는 딤플 영역을 포함할 수 있다. 이때, 일반적으로 상기 제2 전극부(222)에 딤플 영역이 포함되는 경우, 상기 딤플 영역을 채운 후에 다음 층의 적층 공정을 진행하게 된다. 그러나 이와 같은 경우, 층별 도금 진행 횟수가 증가하고, 이에 따른 수율이 감소할 수 있다. 이에 따라, 실시 예에서는 내측 관통 전극 및 내측 전극부에 대해서는 딤플 영역이 포함되도록 한다. 이에 따라 실시 예에서는 복수 회의 도금 공정에 의해 형성되는 최외측 관통 전극 및 최외측 전극부에서, 상기 내측 관통 전극 및 상기 내측 전극부의 딤플 영역을 채우면서, 자신의 딤플 영역도 제거 또는 매립할 수 있도록 한다.
상기 제2 전극부(222)는 제2 두께(H5)를 가질 수 있다. 예를 들어, 상기 제2 전극부(222)의 제2 두께(H5)는 상기 제1 전극부(221)의 제1 두께(H4)보다 작을 수 있다. 상기 제2 전극부(222)의 상기 제2 두께(H5)는 상기 제1 시드층(250)의 제2 부분(222-1)과 상기 제1 금속층(260)의 제2 부분(222-2)의 두께를 의미할 수 있다. 상기 제2 전극부(222)의 제2 두께(H5)는 8㎛ 내지 18㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 전극부(222)의 제2 두께(H5)는 10㎛ 내지 16㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 전극부(222)의 상기 제2 두께(H5)는 9㎛ 내지 15㎛의 범위를 만족할 수 있다. 상기 제2 전극부(222)의 제2 두께(H5)가 8㎛보다 작으면, 상기 제2 전극부(222)의 딤플 영역의 사이즈가 커지고, 이에 따라 추후 제2 관통 전극(232)의 신뢰성에 문제가 발생할 수 있다. 예를 들어, 상기 제2 전극부(222)의 딤플 영역은 상기 제2 관통 전극(232)에 의해 채워질 수 있다. 이때, 상기 제2 전극부(222)의 딤플 영역의 사이즈가 커질수록 상기 제2 관통 전극(232)에 형성되는 딤플 영역의 사이즈도 커진다. 이에 따라 상기 제2 관통 전극(232) 및 제3 전극부(223)에 딤플 영역이 포함되거나, 이를 제거하기 위한 도금 공정이 복잡해질 수 있다.
제3 전극부(223) 및 제2 관통 전극(232)은 복수 회의 도금 공정에 의해 형성된다. 예를 들어, 상기 제3 전극부(223) 및 제2 관통 전극(232)은 제2 시드층(270), 제2 금속층(280) 및 제3 금속층(290)을 포함한다.
상기 제2 시드층(270)은 상기 제2 금속층(280) 및 상기 제3 금속층(290)을 전해 도금으로 형성하기 위한 시드층일 수 있다. 상기 제2 시드층(270)은 제2 절연층(212)의 제1면 및 상기 제2 절연층(212)에 형성된 제2 관통 홀의 내벽에 형성될 수 있다.
즉, 상기 제2 시드층(270)은 상기 제2 관통 홀의 내벽에 형성되는 제1 부분(232-1)과, 상기 제2 절연층(212)의 제1면에 형성되는 제2 부분(223-1)을 포함할 수 있다. 그리고, 상기 제2 시드층(270)의 상기 제1 부분(232-1)은 제2 관통 전극(232)을 구성할 수 있다. 또한, 상기 제2 시드층(270)의 상기 제2 부분(223-1)은 상기 제3 전극부(223)를 구성할 수 있다.
제2 금속층(280)은 상기 제2 시드층(270)을 이용하여 1차 전해 도금을 진행하여 형성될 수 있다.
상기 제2 금속층(280)은 상기 제2 시드층(270)의 상기 제1 부분(232-1) 상에 형성되는 제1 부분(232-2)과, 상기 제2 시드층(270)의 상기 제2 부분(223-1) 상에 형성되는 제2 부분(223-2)을 포함할 수 있다.
상기 제2 금속층(280)의 상기 제1 부분(232-2)은 상기 제2 관통 전극(232)을 구성할 수 있다. 또한, 상기 제2 금속층(280)의 상기 제2 부분(223-2)은 상기 제3 전극부(223)를 구성할 수 있다. 예를 들어, 상기 제2 금속층(280)의 상기 제1 부분(232-2)은 상기 제2 관통 홀의 내부의 일부를 채울 수 있다. 또한, 상기 제2 금속층(280)의 상기 제2 부분(223-2)은 상기 제2 시드층(270)의 상기 제2 부분(223-1) 위에 일정 높이를 가지고 형성될 수 있다.
상기 제2 금속층(280)의 상기 제1 부분(232-2)은 오목한 부분을 포함할 수 있다. 예를 들어, 상기 제2 금속층(280)의 상기 제1 부분(232-2)의 상면은 하측 방향으로 함몰된 곡면을 가질 수 있다. 이때, 상기 제2 금속층(280)의 상기 제1 부분(232-2)의 상면 중 최하단은 상기 제2 절연층(212)의 제1면보다 낮게 위치할 수 있다. 예를 들어, 상기 제2 절연층(212)에 형성된 제2 관통 홀은, 상기 제2 금속층(280)의 제1 부분(232-2)에 의해 모두 채워지지 않는다. 예를 들어, 상기 제2 관통 홀의 적어도 일부(예를 들어, 상기 오목한 부분)는 상기 제2 금속층(280)의 상기 제1 부분(232-2)에 의해 채워지지 않을 수 있다.
상기 제2 금속층(280)의 상기 제1 부분(232-2)은 볼록한 부분을 포함할 수 있다. 예를 들어, 상기 제2 금속층(280)의 상기 제1 부분(232-2)의 하면은 하측 방향으로 볼록한 곡면을 가질 수 있다. 예를 들어, 상기 제2 금속층(280)의 상기 제1 부분(232-2)은 상기 제1 전극부(221)의 상면의 오목한 부분에 대응하는 상면을 포함할 수 있다. 상기 제2 금속층(280)의 상기 제1 부분(232-2)의 최하단(제2 관통 전극(232)의 최하단)은 상기 제1 전극부(221)의 최상단보다 낮게 위치할 수 있다.
한편, 상기 제2 금속층(280)의 상기 제2 부분(223-2)의 상면은 곡면을 가질 수 있다. 예를 들어, 상기 제2 금속층(280)의 상기 제2 부분(223-2)의 상면은 상기 제2 관통 전극(232)의 중앙부로부터 멀어질수록 높이가 점차 증가할 수 있다. 예를 들어, 상기 제2 금속층(280)의 상기 제2 부분(223-2)의 상면은 상기 제2 관통 전극(232)의 중앙부에서 가장 먼 위치에서 가장 높은 높이를 가질 수 있다.
제3 금속층(290)은 상기 제2 시드층(270)을 전해 도금하여 상기 제2 금속층(280) 위에 형성될 수 있다.
상기 제3 금속층(290)은 상기 제2 금속층(280)의 상기 제1 부분(232-2) 상에 형성되는 제1 부분(232-3)과, 상기 제2 금속층(280)의 상기 제2 부분(223-2) 상에 형성되는 제2 부분(223-3)을 포함할 수 있다.
상기 제3 금속층(290)의 상기 제1 부분(232-3)은 상기 제2 금속층(280)의 상기 제1 부분(232-2)의 상기 오목한 부분을 채울 수 있다. 예를 들어, 상기 제3 금속층(290)의 상기 제1 부분(232-3)의 하면은 볼록한 부분을 포함할 수 있다. 예를 들어, 상기 제3 금속층(290)의 상기 제1 부분(232-3)의 하면은 하측 방향으로 볼록한 곡면을 가질 수 있다. 이때, 상기 제3 금속층(290)의 상기 제1 부분(232-3)의 하면 중 최하단은 상기 제2 절연층(212)의 제1면보다 낮게 위치할 수 있다.
한편, 상기 제3 금속층(290)의 상기 제2 부분(223-3)의 상면은 평면을 가질 수 있다. 예를 들어, 제3 금속층(290)의 상기 제2 부분(223-3)의 하면은 특정 영역에서 곡면을 가지고, 다른 특정 영역에서 곡면을 가질 수 있다. 바람직하게, 상기 제3 금속층(290)의 상기 제2 부분(223-3)은 영역별로 서로 다른 두께를 가질 수 있다. 예를 들어, 상기 제2 부분(223-3) 중 제2 관통 전극(232)과 제3 방향으로 오버랩되는 영역의 두께가, 이 이외의 영역의 두께보다 클 수 있다.
상기와 같이, 제2 관통 전극(232)과 상기 제3 전극부(223)는 제2 시드층(270), 제2 금속층(280) 및 제3 금속층(290)으로 구성된다.
예를 들어, 상기 제2 관통 전극(232)은 제2 시드층(270)의 제1 부분(232-1), 제2 금속층(280)의 제1 부분(232-2) 및 제3 금속층(290)의 제1 부분(232-3)을 포함할 수 있다.
예를 들어, 상기 제3 전극부(223)는 상기 제2 시드층(270)의 제2 부분(223-1), 상기 제2 금속층(280)의 제2 부분(223-2) 및 상기 제3 금속층(290)의 제2 부분(223-3)를 포함할 수 있다. 이때, 상기 제3 전극부(223)는 영역별로 서로 다른 층 구조를 가질 수 있다. 예를 들어, 상기 제3 전극부(223)는 제2 관통 전극(232)과 제3 방향(예를 들어, 두께 방향)으로 오버랩되는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 포함할 수 있다. 그리고, 상기 제3 전극부(223)의 상기 제1 영역은 상기 제3 금속층(290)의 상기 제1 부분(232-3)만을 포함할 수 있다. 또한, 상기 제3 전극부(223)의 상기 제2 영역은 상기 제2 시드층(270)의 제2 부분(223-1), 상기 제2 금속층(280)의 제2 부분(223-2) 및 상기 제3 금속층(290)의 제2 부분(223-3)을 포함할 수 있다. 예를 들어, 상기 제3 전극부(223)의 제1 영역은 1층 구조를 가질 수 있고, 상기 제3 전극부(223)의 제2 영역은 3층 구조를 가질 수 있다.
한편, 상기 제2 금속층(280)의 상기 제1 부분(232-2)은 상기 설명한 바와 같이 영역별로 서로 다른 두께를 가질 수 있다. 예를 들어, 상기 제2 금속층(280)의 상기 제1 부분(232-2)은 제2 관통 홀의 가장자리 영역에서 가장 큰 두께를 가질 수 있고, 제2 관통 홀의 중앙 영역에서 가장 작은 두께를 가질 수 있다.
이때, 실시 예에서는 상기 설명한 바와 같이, 상기 1차 도금 공정의 전류밀도를 조절하는 것에 의해, 상기 제2 금속층(280)의 상기 제1 부분(232-2)의 상면의 최하단의 위치를 조절할 수 있다. 즉, 제2 금속층(280)의 제1 부분(232-2)의 하면에서 상기 제2 금속층(280)의 상기 제1 부분(232-2)의 상면의 최하단 사이가 제1 두께(H1)를 가질 수 있다. 그리고, 실시 예는 상기 전류 밀도를 조절하는 것에 의해 상기 제1 두께(H1)를 조절한다. 이를 통해, 상기 얼룩을 제거하도록 한다. 상기 제1 두께(H1)는 상기 제2 관통 전극(232)의 제2 방향으로의 폭(W2)의 30% 내지 95% 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 두께(H1)는 상기 제2 관통 전극(232)의 제2 방향으로의 폭(W2)의 35% 내지 90% 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 두께(H1)는 상기 제2 관통 전극(232)의 제2 방향으로의 폭(W2)의 40% 내지 85% 사이의 범위를 가질 수 있다. 상기 제1 두께(H1)가 상기 제2 관통 전극(232)의 제2 방향으로의 폭(W2)의 35%보다 작은 경우, 상기 제3 금속층(290)을 형성하기 위한 2차 도금 공정의 시간이 증가할 수 있다. 또한, 상기 제1 두께(H1)가 상기 제2 관통 전극(232)의 상기 제2 방향으로의 폭(W2)의 35%보다 작은 경우, 상기 제3 금속층(290)만으로 딤플 영역이 완전히 채워지지 않을 수 있다. 상기 제1 두께(H1)가 상기 제2 관통 전극(232)의 제2 방향으로의 폭(W2)의 95%보다 크면, 상기 1차 도금 공정에 의해 상기 제2 금속층(280)을 형성하는데 소요되는 시간이 증가하고, 이에 따른 수율이 감소할 수 있다. 또한, 상기 제1 두께(H1)가 상기 제2 방향으로의 폭(W2)의 95%보다 크면, 상기 제3 전극부(223)의 일부분은 상기 제2 금속층(280)의 제2 부분(223-2)만으로 구성될 수 있고, 이에 따른 얼룩이 발생할 수 있다.
한편, 상기 제2 관통 전극(232)의 두께(H2)는 상기 제2 절연층(212)의 두께에 대응할 수 있다. 상기 제2 관통 전극(232)의 두께(H2)는 10㎛ 내지 200㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2 관통 전극(232)의 두께(H2)는 15㎛ 내지 150㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2 관통 전극(232)의 두께(H2)는 20㎛ 내지 120㎛의 범위를 가질 수 있다.
또한, 실시 예에서는 상기 설명한 바와 같이, 상기 1차 도금 공정에 대한 전류밀도를 조절하는 것에 의해, 상기 제3 전극부(223)를 구성하는 상기 제2 금속층(280)의 제2 부분(223-2)의 최상단의 높이를 조절할 수 있다. 상기 제2 금속층(280)의 상기 제2 부분(223-2)의 최상단의 높이(H3)는, 상기 제2 시드층(270)의 제2 부분(223-1)의 하면에서 상기 제2 금속층(280)의 제2 부분(223-2)의 최상단까지의 두께(H3)를 의미할 수 있다. 그리고, 상기 제2 금속층(280)의 상기 제2 부분(223-2)의 최상단의 높이(H3)는 상기 제3 전극부(223)의 두께에 의해 결정될 수 있다. 상기 제3 전극부(223)의 두께는 상기 제2 절연층(212)의 제1면에서 상기 제3 금속층(290)의 제2 부분(223-3)의 상면 사이의 거리 또는 높이를 의미할 수 있다. 예를 들어, 상기 제2 금속층(280)의 상기 제2 부분(223-2)의 최상단의 높이(H3)는 상기 제3 전극부(223)의 두께의 50% 내지 85%의 범위를 만족할 수 있다. 예를 들어, 상기 제2 금속층(280)의 상기 제2 부분(223-2)의 최상단의 높이(H3)는 상기 제3 전극부(223)의 두께의 52% 내지 80%의 범위를 만족할 수 있다. 예를 들어, 상기 제2 금속층(280)의 상기 제2 부분(223-2)의 최상단의 높이(H3)는 상기 제3 전극부(223)의 두께의 55% 내지 78%의 범위를 만족할 수 있다. 상기 제2 금속층(280)의 상기 제2 부분(223-2)의 최상단의 높이(H3)가 상기 제3 전극부(223)의 두께의 50%보다 작으면, 상기 제2 관통 전극(232)의 딤플 영역의 면적이 증가하고, 이에 따른 상기 딤플 영역이 제2 금속층에 의해 완전히 채워지지 않을 수 있다. 또한, 상기 제2 금속층(280)의 상기 제2 부분(223-2)의 최상단의 높이(H3)가 상기 제3 전극부(223)의 두께의 85%보다 크면, 상기 제3 전극부(223)의 상면에 얼룩이 발생할 수 있다.
상기와 같이 실시 예에서는, 1차 도금 및 2차 도금을 진행하여 상기 제2 관통 전극(232) 및 제3 전극부(223)에 대응하는 제2 금속층(280) 및 제3 금속층(290)을 형성한다. 그리고 실시 예는 상기 제2 금속층(280)의 도금 조건을 조절하여, 상기 제2 관통 전극(232)에 포함될 수 있는 딤플 영역을 완전히 제거한다. 따라서, 실시 예는 상기 제3 전극부(223)의 표면에 형성될 수 있는 얼룩을 제거할 수 있도록 한다.
상기 제3 전극부(223)는 제3 두께(H6)를 가질 수 있다. 상기 제3 전극부(223)는 상기 제1 전극부(221) 및 상기 제2 전극부(222)의 두께보다 두꺼울 수 있다. 즉, 상기 제3 두께(H6)는 상기 제1 두께(H4) 및 상기 제2 두께(H5)보다 클 수 있다.
상기 제3 두께(H6)는 19㎛ 내지 29㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제3 두께(H6)는 21㎛ 내지 27㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제3 두께(H6)는 22㎛ 내지 26㎛의 범위를 만족할 수 있다.
한편, 실시 예의 제3 전극부(223)는 제1 표면 처리층(241)을 포함한다.
상기 제1 표면 처리층(241)은 상기 제3 전극부(223)의 상기 제3 금속층(290)의 제2 부분(223-3) 위에 형성될 수 있다. 이때, 상기 제1 표면 처리층(241)은 상기 제3 전극부(223)의 상면에만 형성될 수 있다. 이와 다르게, 상기 제1 표면 처리층(241)은 상기 제3 전극부(223)의 상면뿐 아니라, 측면에도 형성될 수 있다.
상기 제1 표면 처리층(241)은 제1-1 표면 처리층(241-1), 제1-2 표면 처리층(241-2) 및 제1-3 표면 처리층(241-3)을 포함할 수 있다.
제1-1 표면 처리층(241-1)은 상기 제3 전극부(223) 위에 형성될 수 있다. 제1-2 표면 처리층(241-2)은 상기 제1-1 표면 처리층(241-1) 위에 형성될 수 있다. 또한, 상기 제1-3 표면 처리층(241-3)은 상기 제1-2 표면 처리층(241-2) 위에 형성될 수 있다.
상기 제1-1 표면 처리층(241-1)은 니켈(Ni)을 포함할 수 있다. 이에 따라, 상기 제1-1 표면 처리층(241-1)은 니켈 금속층이라고 할 수 있다. 상기 제1-1 표면 처리층(241-1)은 니켈만을 포함하거나, 니켈에 P(인), B(붕소), W(텅스텐) 또는 Co(코발트)이 포함된 합금으로 형성될 수 있다.
상기 제1-1 표면 처리층(241-1)은 2㎛ 내지 10㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1-1 표면 처리층(241-1)은 3㎛ 내지 8㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1-1 표면 처리층(241-1)은 4㎛ 내지 6㎛의 두께를 가질 수 있다.
상기 제1-2 표면 처리층(241-2)은 팔라듐(Pd)을 포함할 수 있다. 이에 따라, 상기 제1-2 표면 처리층(241-2)은 팔라듐 금속층이라고 할 수 있다. 상기 제1-2 표면 처리층(241-2)은 팔라듐만을 포함하거나, 팔라듐에 코발트(Co), 아연(Zn), 니켈(Ni) 및 무기물 중 적어도 하나의 금속이 더 포함될 수 있다. 상기 제1-2 표면 처리층(241-2)은 0.001㎛ 내지 0.5㎛의 두께를 가질 수 있다. 예를 들어, 제1-2 표면 처리층(241-2)은 0.005㎛ 내지 0.2㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1-2 표면 처리층(241-2)은 0.01㎛ 내지 0.1㎛의 두께를 가질 수 있다.
상기 제1-3 표면 처리층(241-3)은 금(Au)을 포함할 수 있다. 상기 제1-3 표면 처리층(241-3)은 0.001㎛ 내지 0.5㎛의 두께를 가질 수 있다. 예를 들어, 제1-3 표면 처리층(241-3)은 0.005㎛ 내지 0.2㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1-3 표면 처리층(241-3)은 0.01㎛ 내지 0.1㎛의 두께를 가질 수 있다.
제2 실시 예에서는 상기와 같이 제1 전극부(221)의 일측에 배치되는 제1 관통 전극(231) 및 제2 전극부(222)를 포함한다. 또한, 상기 제2 전극부(222)의 일측에 배치되는 제2 관통 전극(232) 및 제3 전극부(223)를 포함한다. 이때, 내측에 배치되는 상기 제1 관통 전극(231) 또는 상기 제2 전극부(222)는 딤플 영역을 포함한다. 그리고, 외측에 배치되는 상기 제2 관통 전극(232)은 상기 제1 관통 전극(231) 또는 상기 제2 전극부(222)의 딤플 영역을 채우며 형성된다. 이에 따라, 실시 예에서는, 제3 전극부(223)가 상기 제1 전극부(221) 및 상기 제2 전극부(222) 대비 두꺼운 두께를 가지며, 상기 제2 전극부(222)가 상기 제1 전극부(221) 및 제3 전극부(223) 대비 얇은 두께를 가질 수 있다. 이에 따라, 실시 예에서는 대면적의 관통 전극을 형성하는 공정을 간소화할 수 있으며, 이에 따른 제품 수율을 향상시킬 수 있다.
도 10 내지 도 22는 제2 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 10을 참조하면, 실시 예에서는 회로 기판의 제조를 위한 기초 자재를 준비한다. 예를 들어, 실시 예에서는 캐리어 보드(300)를 준비할 수 있다. 캐리어 보드(300)는 캐리어 필름(310) 및 상기 캐리어 필름(310) 상에 형성된 동박(320)을 포함할 수 있다. 상기 동박(320)은 캐리어 필름(310) 상에 접합된 구리 foil일 수 있으나, 이에 한정되는 것은 아니다. 또한, 도면 상에는 상기 동박(320)이 캐리어 필름(310)의 일면에만 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 동박(320)은 캐리어 필름(310)의 타면에도 배치될 수 있다. 그리고, 이하에서 설명되는 도 11 내지 도 20의 공정들은 상기 캐리어 필름(310)의 일면 뿐 아니라, 타면에 대해서도 동일하게 진행될 수 있을 것이다.
도 11을 참조하면, 실시 예에서는 상기 동박(320)의 제1면 상에 제1 절연층(211)을 적층하는 공정을 진행할 수 있다. 그리고, 실시 예에서는 상기 제1 절연층(211)이 적층되면, 상기 제1 절연층(211)에 복수의 제1 관통 홀(VH1)을 형성하는 공정을 진행할 수 있다. 상기 복수의 제1 관통 홀(VH1) 각각은, 제1 방향(예를 들어, 길이 방향)으로 길게 연장되는 바(bar) 형상을 가질 수 있다.
도 12를 참조하면, 실시 예에서는 상기 제1 절연층(211)의 제1면과, 상기 제1 관통 홀(VH1)의 내벽에 제1 시드층(250)을 형성하는 공정을 진행할 수 있다. 상기 제1 시드층(250)은 화학동도금에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 시드층(250)은 상기 제1 관통 홀(VH1)의 내벽에 형성된 제1 부분(231-1)과, 상기 제1 절연층(211)의 제1면에 형성된 제2 부분(222-1)을 포함할 수 있다.
다음으로, 실시 예에서는 상기 제1 시드층(250) 위에 제1 마스크(M1)를 형성하는 공정을 진행할 수 있다. 상기 제1 마스크(M1)는 상기 제1 관통 홀(VH1)과 두께 방향으로 오버랩되는 영역을 노출하는 개구부(미도시)를 포함할 수 있다.
도 13을 참조하면, 실시 예에서는 상기 제1 마스크(M1)의 개구부를 통해 노출된 영역에 도금을 진행하여 제1 금속층(260)을 형성하는 공정을 진행하여, 제2 전극부(222) 및 제1 관통 전극(231)을 형성하는 공정을 진행할 수 있다.
상기 제1 금속층(260)은 상기 제1 관통 홀(VH1) 내에 형성되는 제1 부분(231-2)과, 상기 제1 시드층(250)의 상기 제2 부분(222-1) 상에 형성되는 제2 부분(222-2)을 포함할 수 있다.
이에 따라, 상기 제1 관통 전극(231)은 상기 제1 시드층(250)의 제1 부분(231-1)과, 상기 제1 금속층(260)의 제1 부분(231-2)을 포함한다. 또한, 상기 제2 전극부(222)는 상기 제1 시드층(250)의 제2 부분(222-1)과, 상기 제1 금속층(260)의 제2 부분(222-2)을 포함한다. 이때, 상기 제1 금속층(260)의 상기 제2 부분(222-2)은 오목 부분을 포함할 수 있다. 예를 들어, 상기 제1 금속층(260)의 상기 제2 부분(222-2)의 상면은 곡면을 포함할 수 있다. 상기 제1 금속층(260)의 상기 제2 부분(222-2)의 상면은 상기 제2 전극부(222)의 상면에 대응한다. 이에 따라, 상기 제2 전극부(222)의 상면은 오목 부분 또는 곡면을 포함할 수 있다.
다음으로, 도 14를 참조하면, 상기 제1 마스크(M1)를 제거하는 공정을 진행할 수 있다.
그리고, 상기 제1 마스크(M1)가 제거되면, 상기 제1 시드층(250)을 제거하는 공정을 진행할 수 있다. 구체적으로, 실시 예에서는 상기 제1 시드층(250)에서, 상기 제1 금속층(260)과 두께 방향으로 오버랩되지 않는 부분을 제거할 수 있다.
그리고, 상기 제1 시드층(250)이 제거되면, 실시 예에서는 상기 제1 절연층(211)의 제1면 상에 제2 절연층(212)을 적층하는 공정을 진행할 수 있다.
다음으로, 도 15를 참조하면, 실시 예에서는 상기 제2 절연층(212)에 복수의 제2 관통 홀(VH2)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 관통 홀(VH2)은 상기 제1 관통 전극(231) 또는 상기 제2 전극부(222)의 상면을 노출할 수 있다. 이후, 실시 예에서는 상기 제2 관통 홀(VH2)이 형성되면, 상기 제2 관통 홀(VH2)의 내벽 및 상기 제2 절연층(212)의 제1면에 제2 시드층(270)을 형성하는 공정을 진행할 수 있다.
상기 제2 시드층(270)은 제2 관통 전극(232) 및 제3 전극부(223)를 구성하는 상기 제2 금속층(280) 및 상기 제3 금속층(290)을 전해 도금으로 형성하기 위한 시드층일 수 있다. 상기 제2 시드층(270)은 제2 절연층(212)의 제1면 및 상기 제2 절연층(212)에 형성된 제2 관통 홀(VH2)의 내벽에 형성될 수 있다.
상기 제2 시드층(270)은 상기 제2 관통 홀(VH2)의 내벽에 형성되는 제1 부분(232-1)과, 상기 제2 절연층(212)의 제1면에 형성되는 제2 부분(223-1)을 포함할 수 있다.
다음으로, 도 16을 참조하면, 실시 예에서는 상기 제2 시드층(270) 상에 제2 마스크(M2)를 형성하는 공정을 진행할 수 있다.
상기 제2 마스크(M2)는 상기 제2 관통 홀(VH2)과 두께 방향으로 오버랩되는 영역에 형성된 개구부(미도시)를 포함할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 상기 제2 시드층(270)을 이용하여 1차 전해 도금을 진행하여 제2 금속층(280)을 형성하는 공정을 진행할 수 있다.
상기 제2 금속층(280)은 상기 제2 시드층(270)의 상기 제1 부분(232-1) 상에 형성되는 제1 부분(232-2)과, 상기 제2 시드층(270)의 상기 제2 부분(223-1) 상에 형성되는 제2 부분(223-2)을 포함할 수 있다.
상기 제2 금속층(280)의 상기 제1 부분(232-2)은 상기 제2 관통 전극(232)을 구성할 수 있다. 또한, 상기 제2 금속층(280)의 상기 제2 부분(223-2)은 상기 제3 전극부(223)를 구성할 수 있다. 예를 들어, 상기 제2 금속층(280)의 상기 제1 부분(232-2)은 상기 제2 관통 홀의 내부의 일부를 채울 수 있다. 또한, 상기 제2 금속층(280)의 상기 제2 부분(223-2)은 상기 제2 시드층(270)의 상기 제2 부분(223-1) 위에 일정 높이를 가지고 형성될 수 있다. 이때, 상기 제2 금속층(280)의 상기 제1 부분(232-2)은 볼록한 부분을 포함할 수 있다. 예를 들어, 상기 제2 금속층(280)의 상기 제1 부분(232-2)의 하면은 하측 방향으로 볼록한 곡면을 가질 수 있다. 예를 들어, 상기 제2 금속층(280)의 상기 제1 부분(232-2)은 상기 제1 전극부(221)의 상면의 오목한 부분에 대응하는 상면을 포함할 수 있다. 상기 제2 금속층(280)의 상기 제1 부분(232-2)의 최하단(제2 관통 전극(232)의 최하단)은 상기 제1 전극부(221)의 최상단보다 낮게 위치할 수 있다.
다음으로, 도 18을 참조하면, 실시 예에서는 상기 제2 금속층(280) 상에 제3 금속층(290)을 형성하는 공정을 진행할 수 있다. 제3 금속층(290)은 상기 제2 시드층(270)을 전해 도금하여 상기 제2 금속층(280) 위에 형성될 수 있다. 이때, 상기 제3 금속층(290)은 실시 예의 제3 전극부(223)보다 큰 두께를 가지며, 이에 따라 도 19에 도시된 바와 같이, 그라인더(G)를 이용하여 그라인딩을 진행하여, 상기 제3 금속층(290)의 상면을 평탄화하는 공정을 진행할 수 있다.
이에 따라, 상기 제3 금속층(290)은 상기 제2 금속층(280)의 상기 제1 부분(232-2) 상에 형성되는 제1 부분(232-3)과, 상기 제2 금속층(280)의 상기 제2 부분(223-2) 상에 형성되는 제2 부분(223-3)을 포함할 수 있다.
상기 제3 금속층(290)의 상기 제1 부분(232-3)은 상기 제2 금속층(280)의 상기 제1 부분(232-2)의 상기 오목한 부분을 채울 수 있다. 예를 들어, 상기 제3 금속층(290)의 상기 제1 부분(232-3)의 하면은 볼록한 부분을 포함할 수 있다. 예를 들어, 상기 제3 금속층(290)의 상기 제1 부분(232-3)의 하면은 하측 방향으로 볼록한 곡면을 가질 수 있다. 이때, 상기 제3 금속층(290)의 상기 제1 부분(232-3)의 하면 중 최하단은 상기 제2 절연층(212)의 제1면보다 낮게 위치할 수 있다.
이에 따라, 실시 예에서는 상기 제2 시드층(270), 제2 금속층(280) 및 제3 금속층(290)을 형성하여, 제2 관통 전극(232) 및 제3 전극부(223)를 형성하는 공정을 진행할 수 있다. 예를 들어, 상기 제2 관통 전극(232)은 제2 시드층(270)의 제1 부분(232-1), 제2 금속층(280)의 제1 부분(232-2) 및 제3 금속층(290)의 제1 부분(232-3)을 포함할 수 있다. 예를 들어, 상기 제3 전극부(223)는 상기 제2 시드층(270)의 제2 부분(223-1), 상기 제2 금속층(280)의 제2 부분(223-2) 및 상기 제3 금속층(290)의 제2 부분(223-3)를 포함할 수 있다.
다음으로, 도 20에 도시된 바와 같이, 실시 예에서는 제3 전극부(223) 상에 제1 표면 처리층(241)을 형성하는 공정을 진행할 수 있다.
상기 제1 표면 처리층(241)은 상기 제3 전극부(223)의 상기 제3 금속층(290)의 제2 부분(223-3) 위에 형성될 수 있다. 이때, 상기 제1 표면 처리층(241)은 상기 제3 전극부(223)의 상면에만 형성될 수 있다. 이와 다르게, 상기 제1 표면 처리층(241)은 상기 제3 전극부(223)의 상면뿐 아니라, 측면에도 형성될 수 있다.
구체적으로, 실시 예에서는 상기 제3 전극부(223) 상에 제1-1 표면 처리층(241-1), 제1-2 표면 처리층(241-2) 및 제1-3 표면 처리층(241-3)을 순차적으로 형성하는 공정을 진행할 수 있다.
다음으로, 도 21을 참조하면, 실시 예에서는 상기 캐리어 보드(300)를 제거하고, 그에 따라 상기 제1 절연층(211)의 제2면에 제1 전극부(221)를 형성하는 공정을 진행할 수 있다. 상기 제1 전극부(221)는 상기 캐리어 보드(300)를 구성한 동박(320)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 한편, 실시 예에서는 도 11의 제1 절연층(211)을 형성하기 전에, 상기 캐리어 보드(300) 상에 제1 전극부(221)를 형성하는 공정을 먼저 진행할 수도 있을 것이다.
다음으로, 도 22를 참조하면, 실시 예에서는 상기 제1 전극부(221)의 일측에 대해 형성된 제1 기판층에 대응하게, 상기 제1 전극부(221)의 타측에 대해서도 제2 기판층을 형성하는 공정을 진행할 수 있다.
도 23은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 23을 참조하면, 반도체 패키지는 도 4 또는 도 7에 도시된 회로 기판을 포함할 수 있다.
한편, 회로기판은 보호층을 포함할 수 있다. 예를 들어, 회로기판은 제2 절연층(212)의 제1면 상에 형성되고, 제1 표면 처리층(241)을 노출하는 개구부(미도시)를 포함하는 제1 보호층(310)을 포함할 수 있다. 예를 들어, 회로기판은 제4 절연층(214)의 제2면 상에 형성되고, 제2 표면 처리층(242)을 노출하는 개구부(미도시)를 포함하는 제2 보호층(315)을 포함할 수 있다.
구체적으로, 반도체 패키지는 상기 회로 기판의 상기 제1 보호층(310)의 개구부를 통해 노출된 제1 표면 처리층(241) 상에 배치되는 제1 접착부재(320)를 포함할 수 있다. 또한, 반도체 패키지는 상기 회로 기판의 상기 제2 표면 처리층(242) 상에 배치되는 제2 접착부재(350)를 포함할 수 있다.
상기 제1 접착부재(320) 및 상기 제2 접착부재(350)는 서로 다른 형상을 가질 수 있다. 예를 들어, 상기 제1 접착부재(320)는 육면체 형상일 수 있다. 예를 들어, 상기 제1 접착부재(320)의 단면은 사각형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접착부재(320)의 단면은 직사각형 또는 정사각형 형상을 포함할 수 있다. 상기 제2 접착부재(320)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제2 접착부재(350)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제2 접착부재(350)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일 예로, 상기 제2 접착부재(350)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면일 것을 포함할 수 있다. 한편, 상기 제2 접착부재(350)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 접착부재(320) 상에는 칩(330)이 실장될 수 있다. 예를 들어, 상기 칩(330)은 구동 IC 칩(Drive IC chip)을 포함할 수 있다. 예를 들어, 상기 칩(330)은 구동 IC 칩(Drive IC chip) 이외의 소켓 또는 소자를 포함하는 다양한 칩을 의미할 수 있다. 예를 들어, 상기 칩(330)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 칩(330)은 전력관리 집적회로(PMIC: Power Management IC)일 수 있다. 예를 들어, 상기 칩(330)은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수 있다. 예를 들어, 상기 칩(330)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP) 칩이나, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩일 수 있다. 여기에서, 도면 상에는 반도체 패키지에 1개의 칩만이 실장되는 것으로 도시하였으나, 이에 한정되지는 않는다. 반도체 패키지는 복수의 칩을 포함할 수 있고, 상기 복수의 칩은 센트랄 프로세서(CPU)에 대응하는 제1 AP 칩과, 그래픽 프로세서(GPU)에 대응하는 제2 AP 칩을 포함할 수 있다.
상기 회로 기판 상에는 몰딩층(340)이 형성될 수 있다. 상기 몰딩층(340)은 상기 실장된 칩(330)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(340)은 상기 실장된 칩(330)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
실시 예에서는 절연층을 관통하는 관통 전극을 포함한다. 이때, 실시 예는 절연층을 관통하는 관통 홀을 채우는 도금 공정을 복수 회 진행한다. 이를 통해, 실시 예는 대면적의 관통 홀을 채우는 관통 전극을 형성한다.
이때, 실시 예에서는 상기 복수 회의 도금 공정의 도금 조건인 전류밀도를 조절한다. 이를 통해, 실시 예는 관통 전극 및 제1 전극부의 각각의 일부를 구성하는 1차 도금 공정의 제1 금속층과, 2차 도금 공정의 제2 금속층을 형성한다. 이때, 실시 예에서의 상기 제1 금속층은 상대적으로 낮은 전류밀도에 의해 형성되고, 상기 제2 금속층은 상대적으로 높은 전류 밀도에 의해 형성될 수 있다. 이에 따라, 실시 예에서는 대면적의 관통 전극을 포함하는 회로 기판에서, 상기 관통 전극 또는 제1 전극부에 딤플 영역이 포함되는 것을 방지할 수 있다. 이를 통해, 실시 예에서는 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기와 같은 전류 밀도의 제어를 통해, 상기 제1 패드의 상면이 상기 제2 금속층으로만 형성될 수 있도록 한다. 이에 따라, 실시 예에서는 상기 제1 전극부의 상면이 제1 및 제2 금속층을 모두 포함함에 따른 얼룩 문제를 해결할 수 있으며, 이에 따른 고객 만족도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 제1 전극부의 상면에 제1 금속층만을 포함함에 따른 도금 시간 증가를 해결할 수 있으며, 이에 따른 제품 수율을 향상시킬 수 있다.
또한, 다른 실시 예에서는 제1 전극부의 일측에 배치되는 제1 관통 전극 및 제2 전극부를 포함한다. 또한, 실시 예는 상기 제2 전극부의 일측에 배치되는 제2 관통 전극 및 제3 전극부를 포함한다. 이때, 내측에 배치되는 상기 제1 관통 전극 또는 상기 제2 전극부는 딤플 영역을 포함한다. 그리고, 외측에 배치되는 상기 제2 관통 전극은 상기 제1 관통 전극 또는 상기 제2 전극부의 딤플 영역을 채우며 형성된다. 이에 따라, 실시 예에서는, 제3 전극부가 상기 제1 전극부 및 상기 제2 전극부 대비 두꺼운 두께를 가지며, 상기 제2 전극부가 상기 제1 전극부 및 제3 전극부 대비 얇은 두께를 가질 수 있다. 이에 따라, 실시 예에서는 대면적의 관통 전극을 형성하는 공정을 간소화할 수 있으며, 이에 따른 제품 수율을 향상시킬 수 있다.
상술한 실시 예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 절연층;
    상기 절연층의 상면 및 하면을 관통하는 제1 금속층; 및
    상기 제1 금속층 상에 배치된 제2 금속층을 포함하고,
    상기 제1 금속층은 오목한 상면과 하면을 포함하고,
    상기 제2 금속층은 상기 제1 금속층의 오목한 상면에 대응하는 볼록한 하면을 포함하고,
    상기 제2 금속층의 볼록한 하면과 상기 절연층의 하면 사이의 제1 높이는 상기 절연층의 상면과 상기 절연층의 하면 사이의 제2 높이보다 작은,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 금속층은, 상기 절연층을 관통하는 관통 홀에 배치된 제1 부분과, 상기 절연층의 상면에 배치된 제2 부분을 포함하고,
    상기 제2 금속층은 상기 관통 홀 내의 상기 제1 금속층의 제1 부분 상에 배치되는 제3 부분과, 상기 제2 금속층의 상기 제3 부분 및 상기 제1 금속층의 상기 제2 부분 상에 배치되는 제4 부분을 포함하고,
    상기 제1 금속층의 제1 부분 및 상기 제2 금속층의 제3 부분은 관통 전극을 포함하고,
    상기 제1 금속층의 제2 부분 및 상기 제2 금속층의 제4 부분은 제1 전극부를 포함하는,
    반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 금속층의 제2 부분의 상면의 최상단은, ,
    상기 제2 금속층의 제4 부분의 상면보다 낮게 위치하는,
    반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 금속층의 상기 제1 부분의 상면의 최하단은 상기 절연층의 상면보다 낮게 위치하고,
    상기 제2 금속층의 상기 제3 부분의 하면의 최하단은 상기 절연층의 상기 상면보다 낮게 위치하는,
    반도체 패키지.
  5. 제3항에 있어서,
    상기 제1 전극부는
    상기 관통 전극과 두께 방향으로 오버랩되는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 포함하고,
    상기 제1 영역의 층수는 상기 제2 영역의 층수와 다른,
    반도체 패키지.
  6. 제4항에 있어서,
    상기 관통 전극은 길이 방향으로 길게 연장되는 형상을 가지고,
    상기 관통 전극의 길이 방향의 제1폭은 상기 관통 전극의 폭 방향의 제2폭보다 크고,
    상기 제1 금속층의 상기 제1 부분의 하면에서, 상기 제1 금속층의 상기 제1 부분의 상면의 최하단까지의 높이는, 상기 제2폭의 30% 내지 95%의 범위를 만족하는,
    반도체 패키지.
  7. 제3항에 있어서,
    상기 관통 전극 및 상기 제1 전극부는 시드층을 포함하고,
    상기 시드층은,
    상기 제1 금속층의 제1 부분과 상기 관통 홀의 내벽 사이에 배치된 제5 부분과,
    상기 절연층의 상면과 상기 제1 금속층의 제2 부분 사이에 배치된 제6 부분을 포함하는,
    반도체 패키지.
  8. 제7항에 있어서,
    상기 시드층의 상기 제6 부분의 하면에서, 상기 제1 금속층의 상기 제2 부분의 최상단까지의 높이는, 상기 제1 전극부의 두께의 50% 내지 85%의 범위를 만족하는,
    반도체 패키지.
  9. 제1 전극부;
    상기 제1 전극부의 제1면에 배치되는 제1 절연층;
    상기 제1 절연층의 제1면에 배치되는 제2 전극부;
    상기 제1 절연층을 관통하는 제1 관통 전극;
    상기 제1 절연층의 상기 제1면에 배치되는 제2 절연층;
    상기 제2 절연층의 제1면에 배치되는 제3 전극부; 및
    상기 제2 절연층을 관통하는 제2 관통 전극을 포함하고,
    상기 제1 전극부의 두께는, 상기 제2 전극부의 두께보다 두껍고,
    상기 제3 전극부의 두께는, 상기 제1 전극부 및 상기 제2 전극부의 각각의 두께보다 두꺼운,
    회로 기판.
  10. 제9항에 있어서,
    상기 제2 전극부는,
    상기 제1 절연층의 상기 제1면과 반대되는 제2면을 향하여 오목한 오목부를 포함하고,
    상기 제2 관통 전극은,
    상기 제2 전극부의 상기 오목부를 매립하는 볼록부를 포함하는,
    회로 기판.
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