WO2022169330A1 - 반도체 패키지 - Google Patents

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WO2022169330A1
WO2022169330A1 PCT/KR2022/001849 KR2022001849W WO2022169330A1 WO 2022169330 A1 WO2022169330 A1 WO 2022169330A1 KR 2022001849 W KR2022001849 W KR 2022001849W WO 2022169330 A1 WO2022169330 A1 WO 2022169330A1
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electrode
insulating layer
pad
disposed
circuit board
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PCT/KR2022/001849
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이진학
성대현
신가희
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엘지이노텍 주식회사
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Definitions

  • the embodiment relates to a semiconductor package.
  • the line width of circuits is becoming smaller.
  • the circuit line width of a package board or a printed circuit board on which a semiconductor chip is mounted is reduced to several micrometers or less.
  • SAP semi-additive process
  • MSAP modified semi-additive process
  • 'ETS' Embedded Trace Substrate
  • the ETS method is advantageous in reducing the circuit pitch because there is no circuit loss due to etching because the copper foil circuit is manufactured by embedding it in the insulating layer instead of forming it on the surface of the insulating layer.
  • the 5G communication system uses ultra-high frequency (mmWave) bands (sub 6 gigabytes (6GHz), 28 gigabytes 28GHz, 38 gigabytes 38GHz or higher frequencies) to achieve high data rates.
  • mmWave ultra-high frequency bands
  • the 5G communication system in order to alleviate the path loss of radio waves in the ultra-high frequency band and increase the propagation distance of radio waves, in the 5G communication system, integration of beamforming, massive MIMO, array antenna, etc. Technologies are being developed.
  • Various chips constituting the AP module are mounted on the circuit board applied to the 5G or higher (6G, 7G ⁇ etc.) communication system, and a pad for mounting these chips is included.
  • the performance of the 5G or higher communication system may be determined according to the characteristics of the chip mounted on the circuit board.
  • the performance improvement of the final product may be determined by the performance of the mounted chip.
  • the performance of the mounted chip has a close relationship with the heat dissipation performance of the circuit board.
  • the performance of the chip may be determined by the heat dissipation performance of the circuit board, and the performance improvement of the final product may be determined according to the performance of the chip.
  • An embodiment is to provide a circuit board having a new structure and a semiconductor package including the same.
  • embodiments provide a circuit board capable of improving heat dissipation performance by diffusing heat generated from a chip in a substrate or package, and a semiconductor package including the same.
  • Another object of the present invention is to provide a circuit board capable of improving heat dissipation performance by dispersing heat generated from a chip in a plurality of directions, and a semiconductor package including the same.
  • a semiconductor package includes a first insulating layer; a first pad disposed on a first surface of the first insulating layer; a second pad disposed on a second surface of the first insulating layer opposite to the first surface; and a first through portion penetrating the first insulating layer, wherein the first through portion includes a 1-1 through electrode disposed in a first region of the first insulating layer and a second through electrode of the first insulating layer a 1-2 through electrode disposed in the region, wherein the second region is adjacent to an outer surface of the first insulating layer, and an outer surface of the 1-2 through electrode is an outer surface of the first insulating layer is positioned on the same plane as , and the first pad extends from the first region of the first insulating layer to the second region to connect the 1-1 through-electrode and the 1-2-th through-electrode .
  • the width of the first-second through-electrode is in a range of 0.3 times to twice the width of the first-first through-electrode.
  • one first pad connects an upper surface of the 1-1 through-electrode and an upper surface of the 1-2-th through-electrode, and the second pad is disposed in the first region of the first insulating layer.
  • a 2-1 pad connected to a lower surface of the 1-1 through-electrode; and a 2-2 pad disposed in the second region of the first insulating layer and connected to a lower surface of the 1-2 through electrode.
  • an outer surface of the first pad, an outer surface of the 2-2 pad, an outer surface of the 1-2 through electrode, and an outer surface of the first insulating layer are located on the same plane.
  • the first-first through-electrode has a shape different from that of the first-second through-electrode.
  • an outer surface of the first-second through-electrode is perpendicular to the first surface of the first insulating layer.
  • an inner surface of the first-second through electrode has an inclination with respect to the first surface of the first insulating layer.
  • At least one of the first-first through-electrode and the first-second through-electrode has a bar shape extending in a longitudinal direction.
  • first-second through-electrodes include a plurality of sub-through electrodes each having an outer surface positioned on the same plane as an outer surface of the first insulating layer and spaced apart from each other.
  • first-second through-electrode includes a connection through-electrode connecting the plurality of sub-through electrodes, and the planar shape of the first-second through-electrode has a U-shape.
  • the embodiment includes an outer through-electrode exposed to the outer surface of the circuit board. Accordingly, in the embodiment, heat generated through the chip may be transferred to the side surface of the circuit board through the outer through-electrode, and thus the heat dissipation performance of the circuit board may be improved.
  • the outer through electrode may not be formed on at least one insulating layer among the plurality of insulating layers.
  • the outer through-electrodes included in the circuit board may be divided into a plurality of groups, and thus may radiate heat through separate paths.
  • at least one insulating layer on which the outer through electrode is not disposed is configured so that heat generated in the chip is branched and transmitted through the outer through electrodes separated from each other. Accordingly, in the embodiment, the heat dissipation performance may be further improved.
  • the inner through electrode disposed adjacent to the chip has a large area having a bar shape elongated in the longitudinal direction. Accordingly, in the embodiment, heat generated from the chip may be efficiently transferred to the outer through-electrode, and thus heat dissipation performance may be further improved.
  • each of the outer through electrodes includes a plurality of sub through electrodes (or through electrode parts) spaced apart from each other in the second direction, so that heat can be radiated through a plurality of paths branched from one outer through electrode.
  • each of the outer through-electrodes has a 'C' shape or a ' ⁇ ' shape. Accordingly, in the embodiment, when heat is emitted from each of the outer through-electrodes through the separation line through the plurality of sub-through electrodes, it is possible to effectively prevent the heat from being concentrated to a specific sub-through electrode. Heat dissipation characteristics can be further improved.
  • each of the outer through-electrodes is exposed to different sides of the circuit board.
  • the first outer through electrode of the embodiment may be exposed through a first side surface of the circuit board
  • the second outer through electrode may be exposed through a second side opposite to the first side surface of the circuit board. Accordingly, in the embodiment, heat dissipation performance can be further improved compared to dissipating heat in only one direction, and thus product reliability can be improved.
  • FIG. 1 is a diagram illustrating a circuit board according to a first embodiment.
  • FIG. 2 is a side view of the circuit board of FIG. 1 ;
  • FIG. 3 is a modified example of the outer through-electrode shown in FIG. 1 .
  • FIG. 4 is a plan view of the outer through-electrode of FIG. 3 .
  • FIG. 5 is a plan view schematically illustrating a circuit board panel according to an embodiment.
  • 6 and 7 are diagrams for explaining a circuit board manufactured in units of strips.
  • FIG. 8 is a diagram illustrating a circuit board according to a second embodiment.
  • FIG. 9 is a diagram illustrating a semiconductor package according to an embodiment.
  • FIG. 1 is a view showing a circuit board according to a first embodiment
  • FIG. 2 is a side view of the circuit board of FIG. 1
  • FIG. 3 is a modified example of the outer through electrode shown in FIG. 1
  • FIG. 4 is a diagram of FIG. A plan view of the outer through-electrode.
  • the circuit board 100 includes an insulating layer, a circuit pattern layer, a penetrating portion, and a protective layer. Such a circuit board 100 may have a plurality of layer structures based on the insulating layer.
  • the circuit board 100 of the embodiment may be a multilayer board.
  • the insulating layer 110 may have a plurality of layer structures.
  • the insulating layer 110 may have an 8-layer structure.
  • the insulating layer 110 includes the first insulating layer 111 , the second insulating layer 112 , the third insulating layer 113 , the fourth insulating layer 114 , the fifth insulating layer 115 , and the second insulating layer 111 . It may include a sixth insulating layer 116 , a seventh insulating layer 117 , and an eighth insulating layer 118 .
  • the circuit board 100 is illustrated as having an eight-layer structure based on the number of insulating layers in the drawings, the present invention is not limited thereto.
  • the circuit board 100 may have a number of layers less than 8 layers based on the number of layers of the insulating layer 110 , or alternatively, may have a number of layers more than 8 layers.
  • the insulating layer 110 of the embodiment may be divided into a plurality of groups.
  • the insulating layer 110 may be divided into an inner insulating group, a first outer insulating group, and a second outer insulating group according to a location.
  • the first insulating layer 111 , the second insulating layer 112 , the third insulating layer 113 , and the sixth insulating layer 116 may belong to the inner insulating group.
  • the fourth insulating layer 114 and the fifth insulating layer 115 may belong to the first outer insulating group.
  • the seventh insulating layer 117 and the eighth insulating layer 118 may belong to the second outer insulating group.
  • the insulating layer 110 having such a plurality of layer structures is a substrate on which an electric circuit capable of changing wiring is formed, and includes all printed circuit boards, wiring boards and insulating substrates made of an insulating material capable of forming circuit patterns on the surface. can do.
  • At least one of the plurality of insulating layers 110 may be rigid or flexible.
  • at least one of the plurality of insulating layers 110 may include glass or plastic.
  • at least one of the plurality of insulating layers 110 includes chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, or polyimide (PI), polyethylene terephthalate. Reinforced or soft plastic such as phthalate (polyethylene terephthalate, PET), propylene glycol (PPG), polycarbonate (PC), or the like, or sapphire may be included.
  • At least one of the plurality of insulating layers 110 may include an optical isotropic film.
  • at least one of the insulating layer 110 includes cyclic olefin copolymer (COC), cyclic olefin polymer (COP), optical isotropic polycarbonate (PC), or optical isotropic polymethyl methacrylate (PMMA). can do.
  • At least one of the plurality of insulating layers 110 may be formed of a material including an inorganic filler and an insulating resin.
  • a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, and a resin containing a reinforcing material such as an inorganic filler such as silica or alumina, specifically As ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), PID (Photo Imagable Dielectric resin), BT, etc.
  • ABF Alignomoto Build-up Film
  • FR-4 BT
  • BT Bismaleimide Triazine
  • PID Photo Imagable Dielectric resin
  • At least one of the plurality of insulating layers 110 may be bent while having a partially curved surface. That is, at least one of the plurality of insulating layers 110 may be bent while having a partially flat surface and a partially curved surface. In detail, at least one of the plurality of insulating layers 110 may have a curved end with a curved end, or may have a surface including a random curvature and may be bent or bent.
  • the first insulating layer 111 may be disposed in the center of the circuit board 100 .
  • the second insulating layer 112 may be disposed on the first surface of the first insulating layer 111 .
  • the third insulating layer 113 may be disposed on the first surface of the second insulating layer 112 .
  • the fourth insulating layer 114 may be disposed on the first surface of the third insulating layer 113 .
  • the fifth insulating layer 115 may be disposed on the first surface of the fourth insulating layer 114 .
  • the sixth insulating layer 116 may be disposed on the second surface of the first insulating layer 111 .
  • the seventh insulating layer 117 may be disposed on the second surface of the sixth insulating layer 116 .
  • the eighth insulating layer 118 may be disposed on the second surface of the seventh refining layer 117 .
  • the naming of each layer constituting the insulating layer 110 is only to distinguish each layer, and is not limited thereto.
  • the fifth insulating layer 115 may be the first insulating layer.
  • a circuit pattern layer may be disposed on each of the surfaces of the plurality of insulating layers 110 .
  • a first circuit pattern layer may be disposed on the first surface of the first insulating layer 111 .
  • a second circuit pattern layer may be disposed on the second surface of the first insulating layer 111 .
  • a third circuit pattern layer may be disposed on the first surface of the second insulating layer 112 .
  • a fourth circuit pattern layer may be disposed on the first surface of the third insulating layer 114 .
  • a fifth circuit pattern layer may be disposed on the first surface of the fourth insulating layer 114 .
  • a sixth circuit pattern layer may be disposed on the first surface of the fifth insulating layer 115 .
  • a seventh circuit pattern layer may be disposed on the second surface of the sixth insulating layer 116 .
  • an eighth circuit pattern layer may be disposed on the second surface of the seventh insulating layer 117 .
  • a ninth circuit pattern layer may be disposed on the second surface of the eighth insulating layer 118 .
  • the circuit pattern layer disposed on the first surface or the second surface of each insulating layer as described above may be divided into a plurality of parts according to functions.
  • the circuit pattern layer may be divided into traces and pads according to functions.
  • the trace refers to a wiring in the form of a long line that transmits an electrical signal.
  • the trace may have a relatively narrow line width and a narrow pitch compared to the pad.
  • the trace may be a microcircuit pattern.
  • the pad may mean a through electrode pad connected to the through portion, a mounting pad on which a component such as a chip is mounted, or a core pad or a BGA pad for connection with an external board.
  • the through portion and the pad connected to the through portion have characteristics thereof, and accordingly, the pad of the circuit pattern layer disposed on the first surface or the second surface of each insulating layer will be mainly described. . Accordingly, only the pad is illustrated for each circuit pattern layer on the drawing.
  • the circuit pattern layer as described above is made of at least one metal material selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). can be formed.
  • the circuit pattern layer as described above is at least selected from among gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn) having excellent bonding strength. It may be formed of a paste including a single metal material or a solder paste.
  • the circuit pattern layer as described above may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the circuit pattern layer can be formed by an additive process, a subtractive process, a Modified Semi Additive Process (MSAP), and a Semi Additive Process (SAP) process, which are typical printed circuit board manufacturing processes, and the like. A detailed description is omitted here.
  • MSAP Modified Semi Additive Process
  • SAP Semi Additive Process
  • the circuit pattern layer will be described in detail as follows.
  • a first pad 121 may be disposed on the first surface of the first insulating layer 111 .
  • the first pad 121 may be a common pad.
  • the common pad may mean a pad to which the inner through electrode and the outer through electrode described below are commonly connected.
  • One side of the first pad 121 may be located on the same plane as the outer side of the first insulating layer 111 .
  • the outer surface of the first pad 121 may be disposed on the same line as the outer surface of the first insulating layer 111 and further the outer surface of the circuit board 100 to be exposed to the outside.
  • a second pad 122 may be disposed on the second surface of the first insulating layer 111 .
  • the second pad 122 may be divided into a plurality of sub pads according to an arrangement position.
  • the second pad 122 may include a second-first pad 122-1 disposed inside the second surface of the first insulating layer 111 and the second surface of the first insulating layer 111 . It may include a 2-2nd pad 122-2 disposed on the outside of the .
  • at least one side surface of the 2-2 pad 122 - 2 may be located on the same plane as the outer surface of the first insulating layer 111 .
  • the 2-2 pad 122 - 2 may be disposed on the same line as the outer surface of the first insulating layer 111 and further the outer surface of the circuit board 100 to be exposed to the outside.
  • a third pad 123 may be disposed on the first surface of the second insulating layer 112 .
  • the third pad 123 may be divided into a plurality of sub pads according to an arrangement position.
  • the third pad 123 may include a 3-1 pad 123 - 1 disposed inside the first surface of the second insulating layer 112 and the first surface of the second insulating layer 112 .
  • at least one side surface of the 3-2 pad 123 - 2 may be located on the same plane as the outer surface of the second insulating layer 112 .
  • the 3-2 pad 123 - 2 may be disposed on the same line as the outer surface of the second insulating layer 112 and further the outer surface of the circuit board 100 to be exposed to the outside.
  • a fourth pad 124 may be disposed on the first surface of the fourth insulating layer 114 .
  • the fourth pad 124 may be a common pad.
  • the common pad may mean a pad to which the inner through electrode and the outer through electrode described below are commonly connected.
  • One side of the fourth pad 124 may be located on the same plane as the outer side of the fourth insulating layer 114 .
  • the fourth pad 124 may be disposed on the same line as the outer surface of the fourth insulating layer 114 , furthermore the outer surface of the circuit board 100 , and may be exposed to the outside.
  • a fifth pad 125 may be disposed on the first surface of the third insulating layer 113 or the second surface of the fourth insulating layer 114 .
  • the fifth pad 125 may be divided into a plurality of sub pads according to an arrangement position.
  • the fifth pad 125 may include a 5-1 pad 125 - 1 disposed inside the first surface of the third insulating layer 113 or the second surface of the fourth insulating layer 114 , and , a 5-2 th pad 125 - 2 disposed outside the first surface of the third insulating layer 113 or the second surface of the fourth insulating layer 114 .
  • At least one side of the 5-2 th pad 125 - 2 may be positioned on the same plane as the outer surfaces of the third insulating layer 113 and the fourth insulating layer 114 .
  • the 5-2 th pad 125 - 2 is positioned on the same line as the outer surfaces of the third insulating layer 113 and the fourth insulating layer 114 , and furthermore the outer surface of the circuit board 100 . Thus, it can be exposed to the outside.
  • a sixth pad 126 may be disposed on the first surface of the fifth insulating layer 115 .
  • the sixth pad 126 may be divided into a plurality of sub pads according to an arrangement position.
  • the sixth pad 126 may include a 6-1 th pad 126 - 1 disposed inside the first surface of the fifth insulating layer 115 and the first surface of the fifth insulating layer 115 .
  • It may include a 6-2th pad 126-2 disposed on the outside of the .
  • at least one side surface of the 6-2th pad 126 - 2 may be located on the same plane as the outer surface of the fifth insulating layer 115 .
  • the 6-2th pad 126 - 2 may be positioned on the same line as the outer surface of the fifth insulating layer 115 and further the outer surface of the circuit board 100 to be exposed to the outside. .
  • a seventh pad 127 may be disposed on the second surface of the seventh insulating layer 117 .
  • the seventh pad 127 may be a common pad.
  • the common pad may mean a pad to which the inner through electrode and the outer through electrode described below are commonly connected.
  • One side of the seventh pad 127 may be located on the same plane as the outer surface of the seventh insulating layer 117 .
  • the seventh pad 127 may be disposed on the same line as the outer surface of the seventh insulating layer 117 and further the outer surface of the circuit board 100 to be exposed to the outside.
  • the eighth pad 128 may be disposed on the second surface of the sixth insulating layer 116 or the first surface of the seventh insulating layer 117 .
  • the eighth pad 128 may be divided into a plurality of sub pads according to an arrangement position.
  • the eighth pad 128 may include an 8-1 pad 128 - 1 disposed inside the second surface of the sixth insulating layer 116 or the first surface of the seventh insulating layer 117 , and
  • the 8-2 th pad 128 - 2 may be disposed outside the second surface of the sixth insulating layer 116 or the first surface of the seventh insulating layer 117 .
  • At this time, at least one side of the 8-2th pad 128 - 2 may be located on the same plane as the outer surface of the sixth insulating layer 116 or the seventh insulating layer 117 .
  • the 8-2 th pad 128 - 2 is positioned on the same line as the outer surface of the sixth insulating layer 116 or the seventh insulating layer 117 , and furthermore the outer surface of the circuit board 100 . Thus, it can be exposed to the outside.
  • a ninth pad 129 may be disposed on the second surface of the eighth insulating layer 118 .
  • the ninth pad 129 may be divided into a plurality of sub pads according to an arrangement position.
  • the ninth pad 129 may include a 9-1 th pad 129 - 1 disposed inside the second surface of the eighth insulating layer 118 and the second surface of the eighth insulating layer 118 .
  • It may include a 9-2 th pad 129 - 2 disposed on the outside of the .
  • at least one side surface of the 9-2 th pad 129 - 2 may be located on the same plane as the outer surface of the eighth insulating layer 118 .
  • the 9-2 th pad 129 - 2 may be positioned on the same line as the outer surface of the eighth insulating layer 118 and further the outer surface of the circuit board 100 and exposed to the outside. .
  • the first to ninth pads 121, 122, 123, 124, 125, 126, 127, 128, and 129 of the embodiment may be divided into a plurality of groups based on an outer through-electrode (or a heat-dissipating through-electrode) to be described later.
  • the first pad 121 , the second pad 122 , and the third pad 123 may be grouped into a first group based on the outer through-electrode.
  • the fourth pad 124 , the fifth pad 125 , and the sixth pad 126 may be grouped into a second group based on the outer through-electrode.
  • the seventh pad 127 , the eighth pad 128 , and the ninth pad 129 may be grouped into a third group based on the outer through-electrode.
  • the pads respectively grouped into the first group, the second group, and the third group may have structures corresponding to each other.
  • the first pad 121 of the first group, the fourth pad 124 of the second group, and the seventh pad 127 of the third group may correspond to each other.
  • the second pad 122 of the first group, the fifth pad 125 of the second group, and the eighth pad 128 of the third group may correspond to each other.
  • the third pad 123 of the first group, the sixth pad 126 of the second group, and the ninth pad 129 of the third group may correspond to each other.
  • the circuit board 100 includes a penetrating portion penetrating the insulating layer 110 .
  • the first through portion 131 may be disposed on the first insulating layer 111 .
  • the second through portion 132 may be disposed on the second insulating layer 112 .
  • the third through portion 133 may be disposed on the third insulating layer 113 .
  • the fourth through portion 134 may be disposed on the fourth insulating layer 114 .
  • the fifth through portion 135 may be disposed on the fifth insulating layer 115 .
  • a sixth through portion 136 may be disposed on the sixth insulating layer 116 .
  • a seventh through portion 137 may be disposed on the seventh insulating layer 117 .
  • the eighth through portion 138 may be disposed on the eighth insulating layer 118 .
  • the first through portion 131 may include a 1-1 through electrode 131-1 and a 1-2 through electrode 131-2 according to an arrangement position.
  • the 1-1 through electrode 131-1 may be disposed inside the first insulating layer 111 .
  • the 1-1 through-electrode 131-1 may be plural.
  • a plurality of 1-1 through electrodes 131-1 may be disposed inside the first insulating layer 111 and spaced apart from each other in a first direction (or in a longitudinal direction or a transverse direction). .
  • Each of the first surfaces of the plurality of 1-1 through electrodes 131-1 may be commonly connected to the first pad 121 .
  • each of the second surfaces of the plurality of 1-1 through electrodes 131-1 may be individually connected to the 2-1 th pad 122-1.
  • a plurality of second-first pads 122-1 may be disposed on the second surface of the first insulating layer 111 to be spaced apart from each other in the first direction.
  • each second surface of the plurality of 1-1 through electrodes 131-1 may be respectively connected to the plurality of 2-1 pads 122-1.
  • the 1-2 first through electrode 131 - 2 may be disposed outside the first insulating layer 111 .
  • being disposed on the outside may mean that the outer surface of the 1-2 th through electrode 131 - 2 is exposed through the outer surface of the first insulating layer 111 .
  • An outer surface of the 1-2 through electrode 131 - 2 may be positioned on the same line as an outer surface of the first insulating layer 111 .
  • the first and second through electrodes 131 - 2 are located on the same plane as the outer surface of the first insulating layer 111 and further the outer surface of the circuit board 100 , and thus are exposed to the outside. may be exposed.
  • a first surface of the 1-2 th through electrode 131 - 2 may be connected to the first pad 121 . Also, a second surface of the 1-2 th through electrode 131 - 2 may be connected to the 2-2 th pad 122 - 2 .
  • the 1-2 th through electrode 131 - 2 may have a width different from that of the 1-1 th through electrode 131 - 1 .
  • the first-first through electrode 131-1 may have a first width.
  • the 1-2 th through electrode 131 - 2 may have a second width different from the first width of the 1-1 th through electrode 131 - 1 .
  • the second width of the 1-2 th through electrode 131 - 2 may be in a range of 0.3 times to 2 times the first width of the 1-1 through electrode 131 - 1 . .
  • the second width of the 1-2 th through electrode 131 - 2 may be in a range of 0.5 to 2 times the first width of the 1-1 th through electrode 131 - 1 .
  • the second width of the 1-2 th through electrode 131 - 2 may have a range of 0.7 times to 2 times the first width of the 1-1 through electrode 131 - 1 . .
  • the second width of the 1-2 th through electrode 131 - 2 is less than 0.3 times the first width of the 1-1 th through electrode 131 - 1
  • the 1-2 th through electrode 131 - 1 The improvement of heat dissipation performance by the electrode 131 - 2 may be insufficient.
  • the Heat dissipation performance may be reduced, and thus product performance may be reduced.
  • the sawing ( sawing) strength is increased, so that the through-electrode filling material constituting the first-second through-electrode 131 - 2 may be separated from the insulating layer, thereby causing a circuit break.
  • the 1-2 th through electrode 131 - 2 is exposed through the outer surface of the first insulating layer 111 and further through the outer surface of the circuit board 100 , and through this, a chip to be described later of heat dissipation, thereby improving the heat dissipation performance of the circuit board.
  • the first-first through-electrode 131-1 may have a shape different from that of the 1-2-th through-electrode 131-2.
  • the 1-1 through electrode 131-1 may include an inclined surface whose widths change in the downward or upward direction of the first side and the second side.
  • a first side of the 1-2 through electrode 131-2 may include an inclined surface and a second side of the second through electrode 131-2 may include a vertical surface.
  • a second side surface of the 1-2 first through electrode 131 - 2 may be perpendicular to a first surface or a second surface of the first insulating layer 111 .
  • the first-first through-electrode 131-1 may be referred to as a first inner through-electrode disposed inside the first insulating layer 111
  • the 1-2 through-electrode 131-2 is It may also be referred to as a first outer through-electrode disposed outside the first insulating layer 111 .
  • the second through portion 132 may include a 2-1 through-electrode 132-1 and a 2-2 through-electrode 132-2 according to an arrangement position.
  • the 2-1 through electrode 132-1 may be disposed inside the first insulating layer 112 .
  • the 2-1 th through-electrode 132-1 may be plural.
  • a plurality of 2-1 through electrodes 132-1 may be disposed inside the second insulating layer 112, spaced apart from each other in a first direction (or in a longitudinal direction or a transverse direction). .
  • Each second surface of the plurality of 2-1 through-electrodes 132-1 may be commonly connected to the first pad 121 .
  • each second surface of the plurality of 2-1 th through-electrodes 132-1 may be individually connected to the 3-1 th pad 123-1.
  • a plurality of the 3-1 th pads 123 - 1 may be disposed on the first surface of the second insulating layer 112 to be spaced apart from each other in the first direction.
  • each of the second surfaces of the plurality of 2-1 through-electrodes 132-1 may be connected to the plurality of 3-1 th pads 123-1, respectively.
  • the 2-2 through electrode 132 - 2 may be disposed outside the second insulating layer 112 .
  • being disposed on the outside may mean that the outer surface of the 2-2 through-electrode 132 - 2 is exposed through the outer surface of the second insulating layer 112 .
  • An outer surface of the 2-2 second through electrode 132 - 2 may be positioned on the same line as an outer surface of the second insulating layer 112 .
  • the 2-2 through electrode 132 - 2 is positioned on the same line as the outer surface of the second insulating layer 112 and further the outer surface of the circuit board 100 and thus exposed to the outside. can be
  • a second surface of the 2-2 second through electrode 132 - 2 may be connected to the first pad 121 . Also, a first surface of the 2-2nd through electrode 132-2 may be connected to the 3-2nd pad 123-2.
  • the 2-2nd through electrode 132-2 may have a width different from that of the 2-1th through electrode 132-1.
  • the 2-1 th through electrode 132-1 may have a first width.
  • the 2-2nd through electrode 132 - 2 may have a second width different from the first width of the 2-1 th through electrode 132-1 .
  • the second width of the 2-2nd through electrode 132-2 may be 0.3 times or more of the first width of the 2-1th through electrode 132-1.
  • the second width of the 2-2nd through electrode 132-2 may be 0.5 times or more of the first width of the 2-1th through electrode 132-1.
  • the second width of the 2-2nd through electrode 132 - 2 may be 0.7 times or more of the first width of the 2-1 th through electrode 132-1 .
  • the second width of the 2-2nd through electrode 132-2 may be less than twice the first width of the 2-1th through electrode 132-1.
  • the second width of the 2-2nd through electrode 132-2 is smaller than 0.3 times the first width of the 2-1th through electrode 132-1, the 2-2 through electrode 132-2
  • the improvement of heat dissipation performance by the electrode 132 - 2 may be insufficient.
  • the second width of the 2-2 th through electrode 132 - 2 is less than 0.3 times the first width of the 2-1 th through electrode 132-1, the Heat dissipation performance may be reduced, and thus product performance may be reduced.
  • the sawing ( sawing) strength is increased, so that the through-electrode filling material constituting the second-second through-electrode 132-2 may be separated from the insulating layer, thereby causing a circuit break.
  • the second-first through-electrode 132-1 may have a shape different from that of the second-second through-electrode 132-2.
  • the 2-1 th through-electrode 132-1 may include a first side surface and an inclined surface on the second side surface.
  • a first side of the 2-2 through electrode 132-2 may include an inclined surface and a second side of the second through electrode 132-2 may include a vertical surface.
  • a second side surface of the 2-2 second through electrode 132 - 2 may be perpendicular to a first surface or a second surface of the second insulating layer 112 .
  • the 2-1 th through electrode 132-1 may be referred to as a second inner through electrode disposed inside the second insulating layer 112
  • the 2-2 th through electrode 132 - 2 may be It may also be referred to as a second outer through-electrode disposed outside the first insulating layer 112 .
  • the 2-2nd through electrode 132-2 may overlap the 1-2th through electrode 131-2 in the thickness direction.
  • the third through portion 133 may be disposed only inside the third insulating layer 113 .
  • the third through part 133 may not be exposed through the outer surface of the third insulating layer 113 .
  • the third through portion 133 has a thickness of the 1-1 through electrode 131-1 and the 2-1 through electrode 132-1. It may be selectively disposed only in regions overlapping in the direction.
  • the third The through part 133 may not be disposed.
  • the outer through-electrodes disposed on the outer surface of the insulating layer in the embodiment may have a two-layer structure.
  • the outer through-electrode is formed on the first insulating layer 111 and the second insulating layer 112 , respectively. Accordingly, the outer through-electrode is not formed in the sixth insulating layer 116 adjacent to the first insulating layer 111 and the third insulating layer 113 adjacent to the second insulating layer 112 . .
  • the outer through electrodes are formed in all layers constituting the insulating layer 110 , a plating process of the outer through electrodes may be difficult, and thus a problem in reliability of the outer through electrodes may occur. Furthermore, when the outer through-electrodes are formed in all layers constituting the insulating layer 110 , heat generated from the chip is transferred to the entire insulating layer, thereby causing a problem in heat dissipation performance. Accordingly, in the embodiment, as described above, at least one insulating layer on which the outer through electrode is not disposed is configured so that the heat generated in the chip is branched and transmitted through the outer through electrodes separated from each other. Accordingly, in the embodiment, the heat dissipation performance can be further improved.
  • a plurality of third through portions 133 may be disposed inside the third insulating layer 113 .
  • a first surface of the third through portion 133 is connected to the 5-1 th pad 125-1, and a second surface of the third through portion 133 is connected to the 3-1 th pad ( 123-1) can be connected.
  • the first insulating layer 111 and the second insulating layer 112 may form a single layer group, and accordingly, the first insulating layer 111 and the second insulating layer 112 are The 1-2-th through-electrodes 131 - 2 and the 2-2 th through-electrodes 132 - 2 respectively disposed may form a first outer through-electrode group. Accordingly, the first outer through-electrode group may provide a first heat transfer path for dissipating heat generated in the chip.
  • the fourth through portion 134 may include a 4-1 th through electrode 134 - 1 and a 4-2 th through electrode 134 - 2 according to an arrangement position.
  • the 4-1 th through electrode 134 - 1 may be disposed inside the fourth insulating layer 114 .
  • the number of the 4-1 th through electrode 134 - 1 may be plural.
  • a plurality of 4-1 th through electrodes 134 - 1 may be disposed inside the fourth insulating layer 114 and spaced apart from each other in a first direction (or a longitudinal direction or a transverse direction). .
  • a first surface of each of the plurality of 4-1 through-electrodes 134 - 1 may be commonly connected to the fourth pad 124 .
  • each of the second surfaces of the plurality of 4-1 th through electrodes 134 - 1 may be individually connected to the 5-1 th pad 125 - 1 .
  • a plurality of 5-1 th pads 125 - 1 may be disposed on the first surface of the third insulating layer 113 to be spaced apart from each other in the first direction.
  • each second surface of the plurality of 4-1 th through electrodes 134 - 1 may be respectively connected to the plurality of 5-1 th pads 125 - 1 .
  • the 4-2 th through electrode 134 - 2 may be disposed outside the fourth insulating layer 114 .
  • being disposed on the outside may mean that the outer surface of the 4-2 th through electrode 134 - 2 is exposed through the outer surface of the fourth insulating layer 114 .
  • An outer surface of the 4-2 th through electrode 134 - 2 may be disposed on the same line as an outer surface of the fourth insulating layer 114 .
  • the 4-2 th through electrode 134 - 2 is positioned on the same line as the outer surface of the fourth insulating layer 114 , furthermore the outer surface of the circuit board 100 , and thus exposed to the outside. can be
  • a first surface of the 4-2 th through electrode 134 - 2 may be connected to the fourth pad 124 .
  • a second surface of the 4-2 th through electrode 134 - 2 may be connected to the 5-2 th pad 125 - 2 .
  • the 4-2 th through electrode 134 - 2 may have a different width from that of the 4-1 th through electrode 134 - 1 .
  • the 4-1 th through electrode 134 - 1 may have a first width.
  • the 4-2 th through electrode 134 - 2 may have a second width different from the first width of the 4-1 th through electrode 134 - 1 .
  • the second width of the 4-2 th through electrode 134 - 2 may be 0.3 times or more of the first width of the 4-1 th through electrode 134 - 1 .
  • the second width of the 4-2 th through electrode 134 - 2 may be 0.5 times or more of the first width of the 4-1 th through electrode 134 - 1 .
  • the second width of the 4-2 th through electrode 134 - 2 may be 0.7 times or more of the first width of the 4-1 th through electrode 134 - 1 .
  • the second width of the 4-2 th through electrode 134 - 2 may be less than twice the first width of the 4-1 th through electrode 134 - 1 .
  • the 4-2 th through electrode 134 - 1 when the second width of the 4-2 th through electrode 134 - 2 is less than 0.3 times the first width of the 4-1 th through electrode 134 - 1 , the 4-2 th through electrode 134 - 1 The improvement of heat dissipation performance by the electrode 134 - 2 may be insufficient. For example, when the second width of the 4-2 th through electrode 134 - 2 is less than 0.3 times the first width of the 4-1 th through electrode 134 - 1 , the Heat dissipation performance may be reduced, and thus product performance may be reduced.
  • the sawing is greater than the adhesive force between the through electrode and the insulating layer.
  • the through-electrode filling material constituting the 4-2th through-electrode 134-2 may be separated from the insulating layer, thereby causing a circuit break.
  • the 4-2 th through electrode 134 - 2 is exposed through the outer surface of the fourth insulating layer 114 and further through the outer surface of the circuit board 100 , and through this, a chip to be described later of heat dissipation, thereby improving the heat dissipation performance of the circuit board.
  • the 4-1 th through electrode 134 - 1 may have a shape different from that of the 4-2 th through electrode 134 - 2 .
  • the 4-1 th through electrode 134 - 1 may include an inclined surface on a first side surface and a second side surface thereof.
  • the 4-2 th through electrode 134 - 2 may have a first side surface including an inclined surface and a second side surface including a vertical surface.
  • a second side surface of the 4-2 th through electrode 134 - 2 may be perpendicular to a first surface or a second surface of the fourth insulating layer 114 .
  • the 4-1 th through electrode 134 - 1 may be referred to as a fourth inner through electrode disposed inside the fourth insulating layer 114
  • the 4-2 th through electrode 134 - 2 is the It may also be referred to as a fourth outer through-electrode disposed outside the fourth insulating layer 114 .
  • the fifth through part 135 may include a 5-1 th through electrode 135 - 1 and a 5-2 th through electrode 135 - 2 according to an arrangement position.
  • the 5-1 th through electrode 135 - 1 may be disposed inside the fifth insulating layer 115 .
  • the 5-1 th through electrode 135 - 1 may be plural. It may be an outermost insulating layer disposed on the outermost side among the plurality of insulating layers 110 . Accordingly, the 5-1 th through electrode 135 - 1 may be located closest to the chip later. Accordingly, in the embodiment, the 5-1 th through electrode 135 - 1 is configured as a through electrode having a large area unlike other inner through electrodes.
  • the 5-1 th through electrode 135-1 includes the 1-1 through electrode 131-1, the 2-1 through electrode 132-1, and the 4-1 through electrode 134. It can have a width greater than -1).
  • the 5-1 th through electrode 135 - 1 may have a bar shape elongated in the first direction.
  • the widths of the 5-1 th through electrode 135 - 1 are the 1-1 th through electrode 131-1, the 2-1 th through electrode 132-1, and the 4-1 th through electrode 134-1. ) may be more than twice the width of the
  • the 5-1 th through electrode 135 - 1 includes the 1-1 th through electrode 131-1, the 2-1 th through electrode 132-1, and the 4-1 th through electrode 134-1.
  • the widths of the 5-1th through electrode 135-1 are the 1-1 through electrode 131-1, the 2-1 through electrode 132-1, and the 4-1 through electrode 134-1. ) may be more than 5 times the width of the The widths of the 5-1th through electrode 135-1 are the 1-1 through electrode 131-1, the 2-1 through electrode 132-1, and the 4-1 through electrode 134-1. ) may be more than 10 times the width of the
  • the 5-1 through electrode 135 - 1 which is the inner through electrode of the fifth through portion 135 , is illustrated as a bar via as described above, but is not limited thereto. does not For example, at least one of the 1-1 th through electrode 131-1, the 2-1 th through electrode 132-1, and the 4-1 th through electrode 134-1 described above may include the Corresponding to the 5-1 through-electrode 135-1, it may be formed as a bar-through electrode.
  • a first surface of the 5-1 th through electrode 135 - 1 is connected to the 6-1 th pad 126 - 1 , and a second surface of the 5-1 th through electrode 135 - 1 is connected to the It may be connected to the fourth pad 124 .
  • the 5-2 th through electrode 135 - 2 may be disposed outside the fifth insulating layer 115 .
  • being disposed on the outside may mean that the outer surface of the 5-2 th through electrode 135 - 2 is exposed through the outer surface of the fifth insulating layer 115 .
  • An outer surface of the 5-2 th through electrode 135 - 2 may be positioned on the same plane as an outer surface of the fifth insulating layer 115 .
  • the 5-2 th through electrode 135 - 2 is located on the same plane as the outer surface of the fifth insulating layer 115 , and furthermore the outer surface of the circuit board 100 , so that it is exposed to the outside. may be exposed.
  • a second surface of the 5-2 th through electrode 135 - 2 may be connected to the fourth pad 124 . Also, a first surface of the 5-2 th through electrode 135 - 2 may be connected to the 6 - 2 th pad 126 - 2 .
  • the 5-1 th through electrode 135 - 1 may have a shape different from that of the 5-2 th through electrode 135 - 2 .
  • the 5-1 th through electrode 135 - 1 may include a first side surface and an inclined surface on the second side surface.
  • the 5-2 th through electrode 135 - 2 may have a first side surface including an inclined surface and a second side surface including a vertical surface.
  • the second side surface of the 5-2 th through electrode 135 - 2 may be perpendicular to the first surface or the second surface of the fifth insulating layer 115 .
  • the 5-1 th through electrode 135 - 1 may be referred to as a fifth inner through electrode disposed inside the fifth insulating layer 115
  • the 5-2 th through electrode 135 - 2 is the It may also be referred to as a fifth outer through-electrode disposed outside the fifth insulating layer 115 .
  • the 5-2 th through electrode 135 - 2 may overlap the 4-2 th through electrode 134 - 2 in the thickness direction.
  • the fourth insulating layer 114 and the fifth insulating layer 115 may form a single layer group, and thus, the fourth insulating layer 114 and the fifth insulating layer 115 may be
  • the 4-2 th through electrode 134 - 2 and the 5-2 th through electrode 135 - 2 respectively disposed may form a second outer through electrode group.
  • the second outer through electrode group may provide a second heat transfer path for dissipating heat generated in the chip.
  • the second heat transfer path formed by the second outer through electrode group may not directly contact the first transfer path and may be spaced apart from each other in the thickness direction.
  • the sixth through portion 136 may be disposed only inside the sixth insulating layer 116 .
  • the sixth through portion 136 may not be exposed through the outer surface of the sixth insulating layer 116 .
  • the sixth through portion 136 has a thickness of the 1-1 through electrode 131-1 and the 2-1 through electrode 132-1. It may be selectively disposed only in regions overlapping in the direction.
  • the sixth insulating layer 116 in a region overlapping the 2-2 th through electrode 132 - 2 and the 1-2 th through electrode 131 - 2 in the thickness direction, the sixth insulating layer 116 .
  • the through part 136 may not be disposed.
  • the outer through-electrodes disposed on the outer surface of the insulating layer in the embodiment may have a two-layer structure.
  • an outer through-electrode is formed on the first insulating layer 111 and the second insulating layer 112 , respectively. Accordingly, the outer through electrode is not formed in the sixth insulating layer 116 adjacent to the first insulating layer 111 .
  • the outer through electrodes are formed in all layers constituting the insulating layer 110 , a plating process of the outer through electrodes may be difficult, and thus a problem in reliability of the outer through electrodes may occur. Furthermore, when the outer through-electrodes are formed in all layers constituting the insulating layer 110 , heat generated from the chip is transferred to the entire insulating layer, thereby causing a problem in heat dissipation performance. Accordingly, in the embodiment, as described above, at least one insulating layer on which the outer through electrode is not disposed is configured so that the heat generated in the chip is branched and transmitted through the outer through electrodes separated from each other. Accordingly, in the embodiment, the heat dissipation performance can be further improved.
  • a plurality of the sixth through parts 136 may be disposed inside the sixth insulating layer 116 .
  • the first surface of the sixth through portion 136 is connected to the 2-1 pad 122-1, and the second surface of the sixth through portion 136 is connected to the 7-1 pad ( 127-1).
  • the seventh through part 137 may include a 7-1 th through electrode 137 - 1 and a 7-2 th through electrode 137 - 2 according to an arrangement position.
  • the 7-1 th through electrode 137 - 1 may be disposed inside the seventh insulating layer 117 .
  • the 7-1 th through electrode 137 - 1 may be plural.
  • a plurality of 7-1 th through electrodes 137 - 1 may be disposed inside the seventh insulating layer 117 and spaced apart from each other in a first direction (or a longitudinal direction or a horizontal direction).
  • Each of the second surfaces of the plurality of 7-1 th through electrodes 137 - 1 may be commonly connected to the seventh pad 127 .
  • each first surface of the plurality of 7-1 th through electrodes 137 - 1 may be individually connected to the 8-1 th pad 128 - 1 .
  • a plurality of 8-1 th pads 128 - 1 may be disposed on the second surface of the sixth insulating layer 116 to be spaced apart from each other in the first direction.
  • the second surfaces of each of the plurality of 7-1 th through electrodes 137 - 1 may be respectively connected to the plurality of 8-1 th pads 128 - 1 .
  • the 7-2 th through electrode 137 - 2 may be disposed outside the seventh insulating layer 117 .
  • being disposed on the outside may mean that the outer surface of the 7-2 th through electrode 137 - 2 is exposed through the outer surface of the seventh insulating layer 117 .
  • An outer surface of the 7-2 th through electrode 137 - 2 may be positioned on the same plane as an outer surface of the seventh insulating layer 117 .
  • the 7-2 th through electrode 137 - 2 is positioned on the same line as the outer surface of the seventh insulating layer 117 and further the outer surface of the circuit board 100 and thus exposed to the outside. can be
  • a first surface of the 7-2 th through electrode 137 - 2 may be connected to the 8-2 th pad 128 - 2 .
  • a second surface of the 7-2 th through electrode 137 - 2 may be connected to the seventh pad 127 .
  • the 7-2 th through electrode 137 - 2 may have a width different from that of the 7-1 th through electrode 137 - 1 .
  • the 7-1 th through electrode 137 - 1 may have a first width.
  • the 7-2 th through electrode 137 - 2 may have a second width different from the first width of the 7-1 th through electrode 137 - 1 .
  • the second width of the 7-2 th through electrode 137 - 2 may be 0.3 times or more of the first width of the 7-1 th through electrode 137 - 1 .
  • the second width of the 7-2 th through electrode 137 - 2 may be 0.5 times or more of the first width of the 7-1 th through electrode 137 - 1 .
  • the second width of the 7-2 th through electrode 137 - 2 may be 0.7 times or more of the first width of the 7-1 th through electrode 137 - 1 .
  • a second width of the 7-2 th through electrode 137 - 2 may be less than twice the first width of the 7-1 th through electrode 137 - 1 .
  • the second width of the 7-2 th through electrode 137 - 2 is less than 0.3 times the first width of the 7-1 th through electrode 137 - 1
  • the 7-2 th through electrode 137 - 1 The improvement of heat dissipation performance by the electrode 137 - 2 may be insufficient.
  • the Heat dissipation performance may be reduced, and thus product performance may be reduced.
  • the sawing is greater than the adhesive force between the through electrode and the insulating layer.
  • the through-electrode filling material constituting the 7-2 th through-electrode 137 - 2 may be separated from the insulating layer, thereby causing a circuit break.
  • the 7-2 th through electrode 137 - 2 is exposed through the outer surface of the seventh insulating layer 117 and further through the outer surface of the circuit board 100 , and through this, a chip to be described later of heat dissipation, thereby improving the heat dissipation performance of the circuit board.
  • the 7-1 th through electrode 137 - 1 may have a shape different from that of the 7-2 th through electrode 137 - 2 .
  • the 7-1 th through electrode 137 - 1 may include an inclined surface on the first side and the second side.
  • the 7-2 th through electrode 137 - 2 may have a first side surface including an inclined surface and a second side surface including a vertical surface.
  • the second side surface of the 7-2th through electrode 137 - 2 may be perpendicular to the first surface or the second surface of the seventh insulating layer 117 .
  • the 7-1 th through electrode 137 - 1 may be referred to as a seventh inner through electrode disposed inside the seventh insulating layer 117
  • the 7-2 th through electrode 137 - 2 is the It may also be referred to as a seventh outer through-electrode disposed outside the seventh insulating layer 117 .
  • the eighth through portion 138 may include an 8-1 th through electrode 138 - 1 and an 8-2 th through electrode 138 - 2 according to an arrangement position.
  • the 8-1 th through electrode 138 - 1 may be disposed inside the eighth insulating layer 118 .
  • the 8-1 th through electrode 138 - 1 may be plural.
  • a plurality of 8-1 th through electrodes 138 - 1 may be disposed inside the eighth insulating layer 118, spaced apart from each other in a first direction (or a longitudinal direction or a horizontal direction). .
  • a first surface of each of the plurality of 8-1 th through electrodes 138 - 1 may be commonly connected to the seventh pad 127 .
  • each second surface of the plurality of 8-1 th through electrodes 138 - 1 may be individually connected to the 9-1 th pad 129 - 1 .
  • a plurality of 9-1 th pads 129 - 1 may be disposed on the second surface of the eighth insulating layer 118 to be spaced apart from each other in the first direction.
  • the second surfaces of each of the plurality of 8-1 th through electrodes 138 - 1 may be respectively connected to the plurality of 9-1 th pads 129 - 1 .
  • the 8-2 th through electrode 138 - 2 may be disposed outside the eighth insulating layer 118 .
  • being disposed on the outside may mean that the outer surface of the 8-2 th through electrode 138 - 2 is exposed through the outer surface of the eighth insulating layer 118 .
  • An outer surface of the 8-2 th through electrode 138 - 2 may be disposed on the same plane as an outer surface of the eighth insulating layer 118 .
  • the 8-2 th through electrode 138 - 2 is positioned on the same line as the outer surface of the eighth insulating layer 118 and further the outer surface of the circuit board 100 and thus exposed to the outside. can be
  • a first surface of the 8-2 th through electrode 138 - 2 may be connected to the seventh pad 127 .
  • a second surface of the 8-2 th through electrode 138 - 2 may be connected to the 9-2 th pad 129 - 2 .
  • the 8-2 th through electrode 138 - 2 may have a width different from that of the 8-1 th through electrode 138 - 1 .
  • the 8-1 th through electrode 138 - 1 may have a first width.
  • the 8-2th through electrode 138 - 2 may have a second width different from the first width of the 8-1 th through electrode 138 - 1 .
  • the second width of the 8-2 th through electrode 138 - 2 may be 0.3 times or more of the first width of the 8-1 th through electrode 138 - 1 .
  • the second width of the 8-2 th through electrode 138 - 2 may be 0.5 times or more of the first width of the 8-1 th through electrode 138 - 1 .
  • the second width of the 8-2 th through electrode 138 - 2 may be 0.7 times or more of the first width of the 8-1 th through electrode 138 - 1 .
  • the second width of the 8-2 th through electrode 138 - 2 may be less than twice the first width of the 8-1 th through electrode 138 - 1 .
  • the 8-2th through electrode 138-1 when the second width of the 8-2th through electrode 138-2 is smaller than 0.3 times the first width of the 8-1th through electrode 138-1, the 8-2th through electrode 138-1 The improvement of heat dissipation performance by the electrode 138 - 2 may be insufficient.
  • the second width of the 8-2 th through electrode 138 - 2 is less than 0.3 times the first width of the 8-1 th through electrode 138 - 1 , the Heat dissipation performance may be reduced, and thus product performance may be reduced.
  • the sawing is greater than the adhesive force between the through electrode and the insulating layer.
  • the through-electrode filling material constituting the first-second through-electrode 131 - 2 may be separated from the insulating layer, thereby causing a circuit break.
  • the 8-2 th through electrode 138 - 2 is exposed through the outer surface of the eighth insulating layer 118 and further through the outer surface of the circuit board 100 , and through this, a chip to be described later of heat dissipation, thereby improving the heat dissipation performance of the circuit board.
  • the 8-1 th through electrode 138 - 1 may have a shape different from that of the 8-2 th through electrode 138 - 2 .
  • the 8-1 th through electrode 138 - 1 may include an inclined surface on a first side surface and a second side surface thereof.
  • the 8-2 th through electrode 138 - 2 may have a first side surface including an inclined surface and a second side surface including a vertical surface.
  • a second side surface of the 8-2 th through electrode 138 - 2 may be perpendicular to a first surface or a second surface of the eighth insulating layer 118 .
  • the 8-1 th through electrode 138 - 1 may be referred to as an eighth inner through electrode disposed inside the eighth insulating layer 118
  • the 8-2 th through electrode 138 - 2 is the It may also be referred to as an eighth outer through-electrode disposed outside the eighth insulating layer 118 .
  • the 8-1 th through electrode 138 - 1 may overlap the 8-2 th through electrode 138 - 2 in the thickness direction.
  • the seventh insulating layer 117 and the eighth insulating layer 118 may form one layer group, and thus, the seventh insulating layer 117 and the eighth insulating layer 118 may be
  • the 7-2 th through electrode 137 - 2 and the 8-2 th through electrode 138 - 2 respectively disposed may form a third outer through electrode group.
  • the third outer through-electrode group may provide a third heat transfer path for dissipating heat generated in the chip.
  • the third heat transfer paths formed by the third outer through-electrode group may not directly contact the first and second transfer paths, respectively, but may be spaced apart from each other in the thickness direction.
  • the inner through electrode and the outer through electrode connected thereto are formed on each insulating layer as described above, and the outer through electrode is exposed to the outside through the outer surface of each insulating layer. Accordingly, in the embodiment, a heat transfer path generated in the chip is formed through the outer through-electrode, and heat dissipation performance can be improved based on this. Furthermore, in the embodiment, a plurality of heat transfer paths spaced apart in the thickness direction are formed on the circuit board, and thus the heat generated in the chip is branched and released through the plurality of heat transfer paths, thereby further improving heat dissipation performance. can be improved
  • the outer through-electrodes of the embodiment include a 1-2-th through-electrode 131-2, a 2-2 through-electrode 132-2, a 4-2 through-electrode 134-2, and a 5-2 through-electrode. 135 - 2 , a 7-2 th through electrode 137 - 2 and an 8 - 2 th through electrode 138 - 2 are included.
  • the 7-2 th through electrode 137 - 2 and the 8 - 2 th through electrode 138 - 2 are spaced apart from each other in the second direction, and the outer surface of each insulating layer, furthermore, the outer surface of the circuit board 100 . It may include a plurality of sub through-electrodes (or through-electrode parts) respectively exposed through the .
  • the 1-2 first through electrodes 131 - 2 are spaced apart from each other in the second direction, and the plurality of 1-2 sub through electrodes 131 - each of which is exposed through the outer surface of the circuit board. 2a, 131-2b).
  • the 2-2 second through electrodes 132 - 2 are spaced apart from each other in the second direction, and the plurality of 2-2 sub through electrodes 132 - each of which outer surfaces are exposed through the outer surface of the circuit board. 2a, 132-2b).
  • the 4-2 th through electrodes 134 - 2 are spaced apart from each other in the second direction, and the plurality of 4 - 2 th sub through electrodes 134 - each of which is exposed through the outer surface of the circuit board. 2a, 134-2b).
  • the 5-2 th through electrodes 135 - 2 are spaced apart from each other in the second direction, and a plurality of 5 - 2 th sub through electrodes 135 - each of which is exposed through the outer surface of the circuit board. 2a, 135-2b).
  • the 7-2 th through electrodes 137 - 2 are spaced apart from each other in the second direction, and a plurality of 7 - 2 th sub through electrodes 137 - each of which outer surfaces are exposed through the outer surface of the circuit board. 2a, 137-2b).
  • the 8-2 th through electrodes 138 - 2 are spaced apart from each other in the second direction, and the plurality of 8 - 2 th sub through electrodes 137 - each of which is exposed through the outer surface of the circuit board. 2a, 137-2b).
  • each of the outer through-electrodes includes a plurality of sub-through electrodes spaced apart from each other in the second direction, so that heat dissipation performance of heat generated from the chip can be further improved, thereby improving product reliability. can do it
  • the outer through-electrodes according to the embodiment may each have a 'C' shape.
  • the 1-2 th through electrode 131 - 2 and the 2 - 2 th through electrode 132 - 2 may have a 'C' shape.
  • the 1-2 first through electrodes 131 - 2 are spaced apart from each other in the second direction, and the plurality of 1-2 sub through electrodes 131 - each of which is exposed through the outer surface of the circuit board. 2a, 131-2b).
  • the 1-2-th through-electrodes 131-2 are disposed on the first insulating layer 111 in the second direction, and the plurality of 1-2-th sub-through electrodes 131-2a and 131-2b. It may include a first connection through-electrode 131-2c for connecting the .
  • the 2-2 second through electrodes 132 - 2 are spaced apart from each other in the second direction, and the plurality of 2-2 sub through electrodes 132 - each of which outer surfaces are exposed through the outer surface of the circuit board. 2a, 132-2b).
  • the 2-2 second through electrodes 132 - 2 are disposed on the second insulating layer 112 in the second direction, and the plurality of 2-2 sub through electrodes 132 - 2a and 132 - 2b are disposed on the second insulating layer 112 . It may include a second connection through-electrode 132-2c for connecting the .
  • first surface of the first pad 121 is commonly connected to a second connection through electrode 132-2c connecting the plurality of 2-2 sub through electrodes 132-2a and 132-2b, and , the second surface of the first pad 121 may be commonly connected to a first connection through electrode 131-2c connecting the plurality of 1-2 sub through electrodes 131-2a and 131-2b.
  • first connection through electrode 131-2c connecting the plurality of 1-2 sub through electrodes 131-2a and 131-2b.
  • the 4-2 th through-electrode 134-2 may further include a plurality of 4-2 th sub-through electrodes 134-2a and 134-2b and a fourth connection through-electrode (not shown) connecting them.
  • the 5-2 th through electrode 135 - 2 may further include a plurality of 5-2 th sub through electrodes 135 - 2a and 135 - 2b and a fifth connection through electrode (not shown) connecting them.
  • the 7-2 th through electrode 137 - 2 may further include a plurality of 7 - 2 th sub through electrodes 137 - 2a and 137 - 2b and a seventh connection through electrode connecting them.
  • the 8-2 th through electrode 138 - 2 may further include a plurality of 8-2 th sub through electrodes 137 - 2a and 137 - 2b and an eighth connection through electrode connecting them.
  • the embodiment is not limited thereto, and the external through-electrodes as described above may have a “ ⁇ ” shape, thereby further maximizing the heat dissipation performance.
  • the through-holes as described above may be formed by forming a through-hole (not shown) penetrating through each insulating layer 110 , and filling the formed through-hole with a conductive material.
  • the through hole may be formed by any one of machining methods, including mechanical, laser, and chemical machining.
  • machining methods including mechanical, laser, and chemical machining.
  • methods such as milling, drilling, and routing can be used, and when formed by laser processing, UV or CO 2 laser method is used.
  • UV or CO 2 laser method is used.
  • at least one insulating layer among the plurality of insulating layers may be opened by using a chemical containing aminosilane, ketones, or the like.
  • the processing by the laser is a cutting method that melts and evaporates a part of the material by concentrating optical energy on the surface to take a desired shape, and complex formation by a computer program can be easily processed. Even difficult composite materials can be machined.
  • the processing by the laser can have a cutting diameter of at least 0.005 mm, and there is an advantage in a wide range of thicknesses that can be processed.
  • the laser processing drill it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser.
  • the YAG laser is a laser that can process both the copper foil layer and the insulating layer
  • the CO 2 laser is a laser that can process only the insulating layer.
  • each of the through-holes may be formed by filling the inside of the through-hole with a conductive material.
  • the metal material forming the through portions may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd), and
  • the conductive material filling any one or a combination of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting, and dispensing may be used.
  • the circuit board 100 may further include a protective layer 140 .
  • the protective layer 140 may be selectively formed on the lowermost side of the circuit board 100 .
  • the protective layer 140 may include a solder resist.
  • the protective layer 140 may include at least one opening exposing the surface of the pad.
  • the protective layer 140 may be formed only on the lowermost side of the circuit board 100 . Specifically, the protective layer may not be formed on the uppermost surface of the circuit board 100 .
  • a solder resist may not be disposed on the first surface of the fifth insulating layer 115 which is the first outermost insulating layer of the embodiment.
  • the protective layer 140 corresponding to the solder resist may be formed only on the second surface of the eighth insulating layer 118 which is the second outermost insulating layer of the embodiment.
  • the embodiment includes an outer through-electrode exposed to the outer surface of the circuit board. Accordingly, in the embodiment, heat generated through the chip may be transferred to the side surface of the circuit board through the outer through-electrode, thereby improving the heat dissipation performance of the circuit board.
  • the outer through electrode may not be formed on at least one insulating layer among the plurality of insulating layers.
  • the outer through-electrodes included in the circuit board may be divided into a plurality of groups, and thus may radiate heat through separate paths.
  • at least one insulating layer in which the outer through electrodes are not disposed is configured so that heat generated in the chip is branched and transmitted through the outer through electrodes separated from each other. Accordingly, in the embodiment, the heat dissipation performance may be further improved.
  • the inner through-electrode disposed adjacent to the chip is constituted by large-area through-electrodes having a bar shape elongated in the longitudinal direction. Accordingly, in the embodiment, heat generated from the chip may be efficiently transferred to the outer through-electrodes, and thus heat dissipation performance may be further improved.
  • each of the outer through electrodes includes a plurality of sub through electrodes spaced apart in the second direction, so that heat can be radiated through a plurality of paths branched from one outer through electrode, and thus heat dissipation performance can further improve product reliability.
  • each of the outer through-electrodes has a 'C' shape or a ' ⁇ ' shape. Accordingly, in the embodiment, when heat is emitted from each of the outer through-electrodes through the separation line through the plurality of sub-through electrodes as described above, it is possible to effectively prevent the heat from being concentrated to a specific sub-through electrode, and accordingly Heat dissipation characteristics can be further improved.
  • each of the outer through-electrodes is exposed to different sides of the circuit board.
  • the first outer through electrode of the embodiment may be exposed through a first side surface of the circuit board
  • the second outer through electrode may be exposed through a second side opposite to the first side surface of the circuit board. Accordingly, in the embodiment, compared to dissipating heat in only one direction, heat dissipation performance may be further improved, and thus product reliability may be improved.
  • the circuit board may be manufactured in strip units.
  • FIG. 5 is a plan view schematically showing a circuit board panel according to an embodiment
  • FIGS. 6 and 7 are views for explaining a circuit board manufactured in strip units.
  • the circuit board panel 200 may be a panel of a copper clad laminate (CCL), but is not limited thereto.
  • the circuit board panel 200 may have a predetermined size.
  • the width of the circuit board panel 200 in the first direction may be in the range of 415 mm to 430 mm, and the width in the second direction may be in the range of 510 mm to 550 mm, but is not limited thereto.
  • the first direction may mean a horizontal direction of the circuit board panel 200 .
  • the first direction may mean a short axis direction of the circuit board panel 200 .
  • the second direction may mean a vertical direction of the circuit board panel 200 .
  • the second direction may mean a long axis direction of the circuit board panel 200 .
  • the circuit board panel 200 may be divided into a plurality of strips 210 .
  • the plurality of strips 210 may be disposed to be spaced apart from each other in the first direction and the second direction in the circuit board panel 200 .
  • the circuit board panel 200 may be divided into regions corresponding to the plurality of strips 210 .
  • the circuit board panel 200 may be divided into a plurality of regions in the first direction and the second direction, respectively.
  • strips 210 may be respectively located in the partitioned areas.
  • the circuit board panel 200 may be divided into eight regions, and a strip 210 may be positioned in each of the eight divided regions. That is, the circuit board panel 200 in the embodiment may be composed of eight strips 210 . However, the number of strips 210 included in the circuit board panel 200 is not limited thereto.
  • the circuit board panel 200 when the circuit board panel 200 includes eight strips 210 , the circuit board panel 200 is divided into two regions in the first direction and into four regions in the second direction.
  • the strip 210 may include a plurality of units 220 .
  • one strip 210 may include 1,275 units 220 , but is not limited thereto.
  • the circuit board panel 200 in the embodiment includes a plurality of strips 210 , and each of the plurality of strips 210 includes a plurality of units 220 .
  • each of the plurality of units 220 may constitute one circuit board.
  • each of the plurality of units 220 included in the strip 210 may have a width of 3 mm in the first direction and a width of 2 mm in the second direction, but is not limited thereto.
  • the strip 210 may include a plurality of units 220 spaced apart from each other in the first direction and the second direction.
  • the number of units 220 arranged in the first direction in the strip 210 may be greater than the number of units 220 arranged in the second direction.
  • the width of the unit 220 in the first direction in the strip 210 may be greater than the width of the unit 220 in the second direction.
  • the circuit board panel 200 as described above may include an effective area R1 in which the strips 210 and units 220 are located and a dummy area R2 other than the effective area R1.
  • the dummy region R2 may be an outer region of the effective region R1 .
  • the dummy region R2 may be an edge region of the circuit board panel 200 .
  • the strip 210 and the unit 220 may be positioned in the effective area R1 of the circuit board panel 200 .
  • a circuit board may be positioned in the effective area R1 of the circuit board panel 200 . That is, the circuit board shown in FIG. 1 may be formed in the effective region R1 .
  • the strip 210 formed in the effective region R1 and furthermore, during the manufacturing process of the unit 220, increase reliability or secure lot traceability, etc. Configurations for can be located.
  • the occurrence of bending of the circuit board corresponding to the unit 220 in the effective region R1 is suppressed, or the thickness uniformity of the circuit pattern is applied.
  • a dummy pattern (not shown) for improvement may be formed.
  • the circuit board panel 200 as described above may be manufactured in strip units.
  • a plurality of units 210 for example, a circuit board may be positioned on the strip 210 .
  • the strip 210 may include a first unit area 220A, a second unit area 220B, and a third unit area 220C.
  • a sawing region may be positioned between each unit region. The sawing area may be a working position of the separating member 300 for separating the respective unit areas from each other.
  • a sawing through portion corresponding to the outer through electrode of the embodiment may be formed in the sawing region SR.
  • the sawing region may be aligned with the sawing through portion in a thickness direction. Accordingly, the separation member 300 performs sawing at a position corresponding to the sawing through portion, and accordingly, as shown in FIG. 7 , the outer through electrodes included in the circuit board according to the embodiment cut the side of the circuit board. can be exposed through
  • FIG. 8 is a diagram illustrating a circuit board according to a second embodiment.
  • the circuit board 300 illustrated in FIG. 8 is substantially similar to the circuit board 100 illustrated in FIG. 1 , and positions at which the outer through-electrodes are formed may be different.
  • the circuit board 300 includes a first through portion 331 and a second through portion 332 .
  • the first through portion 331 may include a 1-1 through electrode 331-1 and a 1-2 through electrode 331 - 2 according to an arrangement position.
  • the first-first through electrode 331-1 may be disposed inside the first insulating layer 111 .
  • a plurality of 1-1 through electrodes 331-1 may be disposed to be spaced apart from each other in a first direction (or a longitudinal direction or a transverse direction). .
  • a first surface of each of the plurality of 1-1 through electrodes 331-1 may be commonly connected to the first pad 321 .
  • each second surface of the plurality of 1-1 through electrodes 331-1 may be individually connected to the 2-1 th pad 122-1.
  • a plurality of second-first pads 122-1 may be disposed on the second surface of the first insulating layer 111 to be spaced apart from each other in the first direction.
  • the second surfaces of each of the plurality of 1-1 through electrodes 331-1 may be respectively connected to the plurality of 2-1 pads 122-1.
  • the 1-2-th through electrode 331 - 2 may be disposed outside the first insulating layer 111 .
  • being disposed on the outside may mean that the outer surface of the 1-2 through electrode 331 - 2 is exposed through the outer surface of the first insulating layer 111 .
  • An outer surface of the 1-2 through electrode 331 - 2 may be positioned on the same plane as an outer surface of the first insulating layer 111 .
  • the first and second through electrodes 331 - 2 are positioned on the same line as the outer surface of the first insulating layer 111 and further the outer surface of the circuit board 300 and thus exposed to the outside. can be
  • a first surface of the 1-2-th through electrode 331 - 2 may be connected to the first pad 321 .
  • the first-first through-electrode 331-1 may have a shape different from that of the 1-2-th through-electrode 331-2.
  • the first-first through-electrode 331-1 may include an inclined surface on a first side surface and a second side surface thereof.
  • a first side of the 1-2 through electrode 331 - 2 may include an inclined surface and a second side of the second through electrode 331 - 2 may include a vertical surface.
  • a second side surface of the 1-2 th through electrode 331 - 2 may be perpendicular to a first surface or a second surface of the first insulating layer 311 .
  • the second through part 332 may include a 2-1 th through electrode 332-1 and a 2-2 th through electrode 332 - 2 according to an arrangement position.
  • the 2-1 through electrode 332-1 may be disposed inside the second insulating layer 112 .
  • the 2-1 th through-electrode 332-1 may be plural.
  • a plurality of 2-1 through-electrodes 332-1 may be disposed inside the second insulating layer 112, spaced apart from each other in a first direction (or a longitudinal direction or a transverse direction). .
  • Each second surface of the plurality of 2-1 through-electrodes 332-1 may be commonly connected to the first pad 321 .
  • the 2-2 second through electrode 332 - 2 may be disposed outside the second insulating layer 112 .
  • being disposed on the outside may mean that the outer surface of the 2-2 through-electrode 332 - 2 is exposed through the outer surface of the second insulating layer 112 .
  • An outer surface of the 2-2 through electrode 332 - 2 may be disposed on the same plane as an outer surface of the second insulating layer 112 .
  • the 2-2 second through electrode 332 - 2 is located on the same line as the outer surface of the second insulating layer 112 and further the outer surface of the circuit board 300 and thus exposed to the outside.
  • one side of the 1-2 th through electrode 331 - 2 and the 2 - 2 th through electrode 332 - 2 may be exposed through the first outer side of the circuit board.
  • the first outer surface may be a left surface of the circuit board.
  • the 1-2-th through-electrodes 331 - 2 and the 2-2 th through-electrodes 332 - 2 may form the first outer through-electrode group. Accordingly, the first outer through-electrode group may provide a first heat transfer path for dissipating heat generated in the chip. In this case, the first heat transfer path may be formed on the left side of the circuit board.
  • a second outer through electrode group or a third outer through electrode group spaced apart from the first outer through electrode group that is, the 4-2 th through electrode 134 - 2 and the 5 - 2 th through electrode 135 -
  • the second outer through electrode group including 2) or the third outer through electrode group including the 7-2th through electrode 137-2 and the 8-2th through electrode 138-2 includes the first outer through electrode It can radiate heat in a direction different from the group.
  • the second outer through electrode group or the third outer through electrode group may be exposed through the second side surface of the circuit board.
  • the second outer through electrode group or the third outer through electrode group may be exposed on a right side opposite to the left side surface of the circuit board.
  • FIG. 9 is a view showing a package substrate according to an embodiment.
  • the package substrate includes the circuit board shown in at least one of FIGS. 1 and 8 .
  • a package substrate including the circuit board shown in FIG. 1 will be described.
  • the embodiment is not limited thereto, and the package substrate described below may include the circuit board shown in FIG. 8 .
  • the package substrate includes an adhesive member disposed on the pad of the circuit board.
  • the package substrate may include the first adhesive member 410 disposed on the 6-1 th pad 126 - 1 disposed on the uppermost side.
  • the package substrate may include a second adhesive member 450 disposed on the 9-1 th pad 129 - 1 disposed on the lowermost side of the circuit board.
  • the first adhesive member 410 and the second adhesive member 450 may have different shapes.
  • the first adhesive member 410 may have a hexahedral shape.
  • the cross-section of the first adhesive member 410 may include a rectangular shape.
  • the cross-section of the first adhesive member 410 may have a rectangular or square shape.
  • the second adhesive member 450 may have a spherical shape.
  • a cross-section of the second adhesive member 450 may have a circular shape or a semi-circular shape.
  • the cross-section of the second adhesive member 450 may include a partially or entirely rounded shape.
  • the cross-sectional shape of the second adhesive member 450 may include a flat surface on one side and a curved surface on the other side opposite to the one side.
  • the second adhesive member 450 may be a solder ball, but is not limited thereto.
  • a chip 420 may be mounted on the first adhesive member 410 .
  • the chip 420 may include a drive IC chip.
  • the chip 420 may refer to various chips including sockets or devices other than a drive IC chip.
  • the chip 420 may include at least one of a diode chip, a power supply IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, and a chip capacitor.
  • the chip 420 may be a power management integrated circuit (PMIC).
  • the chip 420 may be a memory chip such as a volatile memory (eg, DRAM), a non-volatile memory (eg, ROM), a flash memory, or the like.
  • the chip 420 is an application processor (AP) chip such as a central processor (eg, CPU), a graphic processor (eg, GPU), a digital signal processor, an encryption processor, a microprocessor, a microcontroller, or an analog - It may be a logic chip such as a digital converter or an ASIC (application-specific IC).
  • AP application processor
  • CPU central processor
  • GPU graphic processor
  • ASIC application-specific IC
  • the present invention is not limited thereto.
  • a plurality of pads spaced apart from each other may be disposed on the uppermost side of the circuit board, and different chips may be mounted thereon.
  • the plurality of chips may include a first AP chip corresponding to a central processor (CPU) and a second AP chip corresponding to a graphics processor (GPU).
  • the package substrate includes a fillet layer 430 .
  • the fillet layer 430 may be formed to surround a portion of the pad disposed on the uppermost side of the circuit board, the first adhesive member 410 , and the chip 420 .
  • the fillet layer 430 may be selectively formed to improve mounting performance of the chip 420 while preventing foreign substances from entering the chip 420 .
  • a molding layer 440 may be formed on the circuit board.
  • the molding layer 440 may be disposed to cover the mounted chip 420 .
  • the molding layer 440 may be an epoxy mold compound (EMC) formed to protect the mounted chip 420 , but is not limited thereto.
  • EMC epoxy mold compound
  • the molding layer 440 may directly contact the first surface of the fifth insulating layer 115 disposed on the uppermost one of the insulating layers 110 of the circuit board.
  • the first surface of the fifth insulating layer 115 may be a top surface of the fifth insulating layer 115 .
  • a solder resist is not disposed on the upper surface of the fifth insulating layer 115 , and accordingly, the upper surface of the fifth insulating layer 115 may directly contact the molding layer 440 . .
  • the molding layer 440 may be formed to surround the side surface of the circuit board 100 . Accordingly, the molding layer 440 may be formed to cover the outer through-electrodes exposed to the side surface of the circuit board 100 . For example, the outer through-electrodes exposed through the side surface of the circuit board 100 may directly contact the molding layer 440 .
  • the molding layer 440 is disposed not only on the top of the circuit board 100 , but also on the side thereof. Accordingly, in the case of a structure in which the molding layer 440 surrounds the side of the circuit board, the heat dissipation property of the chip 420 is greatly reduced. At this time, in the embodiment, as described above, the outer through-electrodes of the circuit board are exposed through the side surface of the circuit board, and thus heat can be radiated to the molding layer 440, thereby improving heat dissipation. do.
  • the molding layer 440 may have a low dielectric constant in order to increase heat dissipation characteristics.
  • the dielectric constant Dk of the molding layer 440 may be 0.2 to 10.
  • the dielectric constant Dk of the molding layer 440 may be 0.5 to 8.
  • the dielectric constant Dk of the molding layer 440 may be 0.8 to 5. Accordingly, in the embodiment, the molding layer 440 has a low dielectric constant, so that heat dissipation characteristics can be further improved through a combination with the outer through-electrodes.
  • the package substrate of the embodiment may have a structure including the first insulating layer and the second insulating layer among the circuit boards.
  • the first adhesive member 410 may be disposed on the 3-1 pad
  • the second adhesive member 450 may be disposed on the 2-1 pad.
  • the protective layer of the circuit board may be disposed on the second surface of the first insulating layer
  • the molding layer 440 may be disposed on the first surface of the second insulating layer without the protective layer. .

Landscapes

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Abstract

실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층의 제1면에 배치된 제1 패드; 상기 제1 절연층의 상기 제1면과 반대되는 제2면에 배치된 제2 패드; 및 상기 제1 절연층을 관통하는 제1 관통부를 포함하고, 상기 제1 관통부는, 상기 제1 절연층의 제1 영역에 배치된 제1-1 관통 전극과, 상기 제1 절연층의 제2 영역에 배치된 제1-2 관통 전극을 포함하고, 상기 제2 영역은 상기 제1 절연층의 외측면에 인접하고, 상기 제1-2 관통 전극의 외측면은 상기 제1 절연층의 외측면과 동일 평면 상에 위치하고, 상기 제1 패드는, 상기 제1 절연층의 제1 영역에서 상기 제2 영역으로 연장되어, 상기 제1-1 관통 전극 및 상기 제1-2 관통 전극 사이를 연결한다.

Description

반도체 패키지
실시 예는 반도체 패키지에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 인쇄회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
인쇄회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰셉(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파수 대역에서의 전파의 경로 손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 출력(massive MIMO), 어레이 안테나(array antenna) 등의 집적화 기술들이 개발되고 있다. 이러한 5G 이상(6G, 7G ~ etc.)의 통신 시스템에 적용되는 회로 기판에는 AP 모듈을 구성하는 다양한 칩들이 실장되며, 이러한 칩들의 실장을 위한 패드를 포함하고 있다. 그리고, 상기 회로 기판에 실장된 칩의 특성에 따라 상기 5G 이상의 통신 시스템의 성능이 결정될 수 있다. 또한, 상기 실장된 칩의 성능에 의해 최종 제품의 성능 향상이 결정될 수 있다. 이때, 상기 실장된 칩의 성능은 상기 회로 기판이 가지는 방열 성능과 밀접한 관계를 가진다. 예를 들어, 상기 회로 기판의 방열 성능에 의해, 상기 칩의 성능이 결정되고, 상기 칩의 성능에 따라 최종 제품의 성능 향상이 결정될 수 있다.
한편, 상기와 같이 회로기판의 방열 성능 및 나아가, 상기 회로기판에 칩이 실장된 패키지 기판의 방열 성능을 향상시킬 수 있는 구조의 회로기판이 요구되고 있는 실정이다.
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.
구체적으로, 실시 예에서는 칩에서 발생하는 열을 기판 또는 패키지에서 확산되도록 하여 방열 성능을 향상시킬 수 있도록 한 회로 기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.
또한, 실시 예에서는 칩에서 발생하는 열을 복수의 방향으로 분산시키도록 하여 방열 성능을 향상시킬 수 있도록 한 회로 기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층의 제1면에 배치된 제1 패드; 상기 제1 절연층의 상기 제1면과 반대되는 제2면에 배치된 제2 패드; 및 상기 제1 절연층을 관통하는 제1 관통부를 포함하고, 상기 제1 관통부는, 상기 제1 절연층의 제1 영역에 배치된 제1-1 관통 전극과, 상기 제1 절연층의 제2 영역에 배치된 제1-2 관통 전극을 포함하고, 상기 제2 영역은 상기 제1 절연층의 외측면에 인접하고, 상기 제1-2 관통 전극의 외측면은 상기 제1 절연층의 외측면과 동일 평면 상에 위치하고, 상기 제1 패드는, 상기 제1 절연층의 제1 영역에서 상기 제2 영역으로 연장되어, 상기 제1-1 관통 전극 및 상기 제1-2 관통 전극 사이를 연결한다.
상기 제1-2 관통 전극의 폭은, 상기 제1-1 관통 전극의 폭의 0.3배 내지 2배 사이의 범위를 가진다.
또한, 하나의 제1 패드는 상기 제1-1 관통 전극의 상면 및 상기 제1-2 관통 전극의 상면 사이를 연결하고, 상기 제2 패드는, 상기 제1 절연층의 상기 제1 영역에 배치되고, 상기 제1-1 관통 전극의 하면과 연결된 제2-1 패드; 및 상기 제1 절연층의 상기 제2 영역에 배치되고, 상기 제1-2 관통 전극의 하면과 연결된 제2-2 패드를 포함한다.
또한, 상기 제1 패드의 외측면, 상기 제2-2 패드의 외측면, 상기 제1-2 관통 전극의 외측면 및 상기 제1 절연층의 외측면은 상호 동일 평면 상에 위치한다.
또한, 상기 제1-1 관통 전극은 상기 제1-2 관통 전극의 형상과 다른 형상을 가진다.
또한, 상기 제1-2 관통 전극의 외측면은 상기 제1 절연층의 상기 제1 면에 대해 수직하다.
또한, 상기 제1-2 관통 전극의 내측면은 상기 제1 절연층의 상기 제1면에 대해 경사를 가진다.
또한, 상기 제1-1 관통 전극 및 상기 제1-2 관통 전극 중 적어도 하나는, 길이 방향으로 연장되는 바 형상을 가진다.
또한, 상기 제1-2 관통 전극은, 외측면이 상기 제1 절연층의 외측면과 동일 평면 상에 각각 위치하며, 상호 이격되는 복수의 서브 관통 전극을 포함한다.
또한, 상기 제1-2 관통 전극은, 상기 복수의 서브 관통 전극을 연결하는 연결 관통 전극을 포함하고, 상기 제1-2 관통 전극의 평면 형상은 ㄷ자 형상을 가진다.
실시 예에서는 회로 기판의 외측면으로 노출된 외측 관통 전극을 포함한다. 이에 따라, 실시 예에서는 상기 외측 관통 전극을 통해 회로 기판의 측면으로 칩을 통해 발생한 열을 전달할 수 있으며, 이에 따른 회로 기판의 방열 성능을 향상시킬 수 있다.
또한, 실시 예에서는 복수의 절연층 중 적어도 하나의 절연층에는 외측 관통 전극이 형성되지 않을 수 있다. 예를 들어, 회로 기판에 포함되는 외측 관통 전극들은 복수의 그룹으로 나뉘고, 이에 따라 서로 분리된 경로로 열을 방출할 수 있다. 상기와 같이 실시 예에서는 외측 관통 전극이 배치되지 않는 절연층을 적어도 1층 이상 구성하도록 하여, 서로 분리된 외측 관통 전극들을 통해 칩에서 발생한 열이 분기되어 전달되도록 한다. 이에 따라, 실시 예에서는 방열 성능을 더욱 향상시킬 수 있다.
또한, 실시 예에서는 칩에 인접하게 배치되는 내측 관통 전극이 길이 방향으로 길게 연장된 바(bar) 형상을 가지는 대면적을 가지도록 한다. 이에 따라, 실시 예에서는 상기 칩에서 발생한 열을 상기 외측 관통 전극으로 효율적으로 전달할 수 있고, 이에 따른 방열 성능을 더욱 향상시킬 수 있다.
또한, 실시 예에서는 각각의 외측 관통 전극이 제2 방향으로 이격되는 복수의 서브 관통 전극(또는 관통 전극 파트)들을 포함하도록 하여, 하나의 외측 관통 전극에서 분기된 복수의 경로로 열을 방출할 수 있으며, 이에 따른 방열 성능을 더욱 향상시켜 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 각각의 외측 관통 전극이 'ㄷ'자 형상 또는 'ㅁ'자 형상을 가지도록 한다. 이에 따라, 실시 예에서는 상기와 같이 복수의 서브 관통 전극들를 통한 분리 라인으로 각각의 외측 관통 전극에서 열을 방출할 때, 특정 서브 관통 전극으로 열이 집중 방출되는 것을 효과적으로 방지할 수 있고, 이에 따른 방열 특성을 더욱 향상시킬 수 있다.
또한, 실시 예에서는 각각의 외측 관통 전극이 회로 기판의 서로 다른 측면으로 노출되도록 한다. 예를 들어, 실시 예의 제1 외측 관통 전극은 회로 기판의 제1측면으로 노출될 수 있고, 제2 외측 관통 전극은 회로 기판의 상기 제1측면과 반대되는 제2측면으로 노출될 수 있다. 이에 따라, 실시 예에서는 일측 방향으로만 열을 방출시키는 것 대비 방열 성능을 더욱 향상시킬 수 있고, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 2는 도 1의 회로 기판의 측면도이다.
도 3은 도 1에 도시된 외측 관통 전극의 변형 예이다.
도 4는 도 3의 외측 관통 전극의 평면도이다.
도 5는 실시 예에 따른 회로기판 판넬을 개략적으로 나타낸 평면도이다.
도 6 및 도 7은 스트립 단위로 제조되는 회로 기판을 설명하기 위한 도면이다.
도 8은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 9는 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 2는 도 1의 회로 기판의 측면도이고, 도 3은 도 1에 도시된 외측 관통 전극의 변형 예이고, 도 4는 도 3의 외측 관통 전극의 평면도이다.
이하에서는 도 1 및 2를 참조하여 실시 예에 따른 방열 성능이 향상된 회로 기판에 대해 구체적으로 설명하기로 한다.
회로 기판(100)은 절연층, 회로 패턴층, 관통부 및 보호층을 포함한다. 이와 같은 회로 기판(100)은 절연층을 기준으로 복수의 층 구조를 가질 수 있다. 예를 들어, 실시 예의 회로 기판(100)은 다층 기판일 수 있다.
절연층(110)은, 복수의 층 구조를 가질 수 있다. 예를 들어, 절연층(110)은 8층 구조를 가질 수 있다. 이에 따라, 절연층(110)은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114), 제5 절연층(115), 제6 절연층(116), 제7 절연층(117) 및 제8 절연층(118)을 포함할 수 있다. 여기에서, 도면 상에는 회로 기판(100)이 절연층의 층수를 기준으로 8층 구조를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 회로 기판(100)은 절연층(110)의 층수를 기준으로 8층보다 적은 층수를 가질 수 있고, 이와 다르게 8층보다 많은 층수를 가질 수도 있을 것이다.
실시 예의 절연층(110)은 복수의 군으로 구분될 수 있다. 예를 들어, 절연층(110)은 위치에 따라 내측 절연군, 제1 외측 절연군, 및 제2 외측 절연군으로 구분될 수 있다.
예를 들어, 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제6 절연층(116)은 내측 절연군에 속할 수 있다. 예를 들어, 제4 절연층(114) 및 제5 절연층(115)은 제1 외측 절연군에 속할 수 있다. 예를 들어, 제7 절연층(117) 및 제8 절연층(118)은 제2 외측 절연군에 속할 수 있다.
이와 같은 복수의 층 구조를 가지는 절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
예를 들어, 복수의 절연층(110) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 복수의 절연층(110) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 복수의 절연층(110) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 복수의 절연층(110) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 복수의 절연층(110) 중 적어도 하나는, 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 복수의 절연층(110) 중 적어도 하나를 구성하는 재료로, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.
또한, 상기 복수의 절연층(110) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 복수의 절연층(110) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 복수의 절연층(110) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
제1 절연층(111)은 회로 기판(100)의 중앙에 배치될 수 있다. 제2 절연층(112)은 상기 제1 절연층(111)의 제1면에 배치될 수 있다. 제3 절연층(113)은 제2 절연층(112)의 제1면에 배치될 수 있다. 제4 절연층(114)은 제3 절연층(113)의 제1면에 배치될 수 있다. 제5 절연층(115)은 제4 절연층(114)의 제1면에 배치될 수 있다. 제6 절연층(116)은 제1 절연층(111)의 제2면에 배치될 수 있다. 제7 절연층(117)은 제6 절연층(116)의 제2면에 배치될 수 있다. 제8 절연층(118)은 제7 정련층(117)의 제2면에 배치될 수 있다. 한편, 상기 절연층(110)을 구성하는 각각의 층의 네이밍은 각각의 층을 단지 구분하기 위한 것으로, 이에 한정되지 않는다. 예를 들어, 회로 기판(100)의 최상측에서부터 네이밍을 하는 경우, 제5 절연층(115)이 제1 절연층이 될 수 있다.
복수의 절연층(110)의 표면에는 각각 회로 패턴층이 배치될 수 있다. 예를 들어, 제1 절연층(111)의 제1면에는 제1 회로 패턴층이 배치될 수 있다. 예를 들어, 제1 절연층(111)의 제2면에는 제2 회로 패턴층이 배치될 수 있다. 예를 들어, 제2 절연층(112)의 제1면에는 제3 회로 패턴층이 배치될 수 있다. 예를 들어, 제3 절연층(114)의 제1면에는 제4 회로 패턴층이 배치될 수 있다. 예를 들어, 제4 절연층(114)의 제1면에는 제5 회로 패턴층이 배치될 수 있다. 예를 들어, 제5 절연층(115)의 제1면에는 제6 회로 패턴층이 배치될 수 있다. 예를 들어, 제6 절연층(116)의 제2면에는 제7 회로 패턴층이 배치될 수 있다. 예를 들어, 제7 절연층(117)의 제2면에는 제8 회로 패턴층이 배치될 수 있다. 예를 들어, 제8 절연층(118)의 제2면에는 제9 회로 패턴층이 배치될 수 있다.
상기와 같은 각각의 절연층의 제1면 또는 제2면에 배치된 회로 패턴층은, 기능에 따라 복수의 파트로 구분될 수 있다. 예를 들어, 회로 패턴층은 기능에 따라 트레이스 및 패드로 구분될 수 있다. 상기 트레이스는 전기적 신호를 전달하는 기다란 라인 형태의 배선을 의미한다. 상기 트레이스는 패드 대비 상대적으로 좁은 선폭 및 좁은 피치를 가질 수 있다. 상기 트레이스는 미세 회로 패턴일 수 있다. 상기 패드는 관통부와 연결되는 관통 전극 패드이거나, 칩과 같은 부품이 실장되는 실장 패드이거나, 외부 보드와의 연결을 위한 코어 패드 또는 BGA 패드를 의미할 수 있다. 이때, 실시 예에서는 관통부 및 상기 관통부와 연결되는 패드에 그 특징이 있으며, 이에 따라 각각의 절연층의 제1면 또는 제2면에 배치된 회로 패턴층의 패드를 중심으로 설명하기로 한다. 이에 따라, 도면 상에는 각각의 회로 패턴층에 대해서, 패드만을 도시하였다.
상기와 같은 회로 패턴층은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기와 같은 회로 패턴층은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기와 같은 회로 패턴층은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 회로 패턴층은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 회로 패턴층에 대해 구체적으로 설명하면 다음과 같다.
제1 절연층(111)의 제1면에는 제1 패드(121)가 배치될 수 있다. 상기 제1 패드(121)는 공용 패드일 수 있다. 여기에서, 공용 패드는 이하에서 설명되는 내측 관통 전극 및 외측 관통 전극이 공통 연결되는 패드를 의미할 수 있다. 상기 제1 패드(121)의 일측면은 제1 절연층(111)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제1 패드(121)의 외측면은 상기 제1 절연층(111)의 외측면, 나아가 회로 기판(100)의 외측면과 동일 선상에 배치되어 외부로 노출될 수 있다.
제1 절연층(111)의 제2면에는 제2 패드(122)가 배치될 수 있다. 이때, 상기 제2 패드(122)는 배치 위치에 따라, 복수의 서브 패드로 구분될 수 있다. 예를 들어, 제2 패드(122)는 제1 절연층(111)의 제2면의 내측에 배치되는 제2-1 패드(122-1) 및 상기 제1 절연층(111)의 제2면의 외측에 배치되는 제2-2 패드(122-2)를 포함할 수 있다. 이때, 상기 제2-2 패드(122-2)는 적어도 일 측면이 상기 제1 절연층(111)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제2-2 패드(122-2)는 상기 제1 절연층(111)의 외측면, 나아가 회로 기판(100)의 외측면과 동일 선상에 배치되어 외부로 노출될 수 있다.
제2 절연층(112)의 제1면에는 제3 패드(123)가 배치될 수 있다. 이때, 상기 제3 패드(123)는 배치 위치에 따라, 복수의 서브 패드로 구분될 수 있다. 예를 들어, 제3 패드(123)는 제2 절연층(112)의 제1면의 내측에 배치되는 제3-1 패드(123-1) 및 상기 제2 절연층(112)의 제1면의 외측에 배치되는 제3-2 패드(123-2)를 포함할 수 있다. 이때, 상기 제3-2 패드(123-2)는 적어도 일 측면이 상기 제2 절연층(112)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제3-2 패드(123-2)는 상기 제2 절연층(112)의 외측면, 나아가 회로 기판(100)의 외측면과 동일 선상에 배치되어 외부로 노출될 수 있다.
제4 절연층(114)의 제1면에는 제4 패드(124)가 배치될 수 있다. 상기 제4 패드(124)는 공용 패드일 수 있다. 여기에서, 공용 패드는 이하에서 설명되는 내측 관통 전극 및 외측 관통 전극이 공통 연결되는 패드를 의미할 수 있다. 상기 제4 패드(124)의 일측면은 제4 절연층(114)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제4 패드(124)는 상기 제4 절연층(114)의 외측면, 나아가 회로 기판(100)의 외측면과 동일 선상에 위치하여, 외부로 노출될 수 있다.
제3 절연층(113)의 제1면 또는 제4 절연층(114)의 제2면에는 제5 패드(125)가 배치될 수 있다. 이때, 상기 제5 패드(125)는 배치 위치에 따라, 복수의 서브 패드로 구분될 수 있다. 예를 들어, 제5 패드(125)는 제3 절연층(113)의 제1면 또는 제4 절연층(114)의 제2면의 내측에 배치되는 제5-1 패드(125-1)와, 상기 제3 절연층(113)의 제1면 또는 제4 절연층(114)의 제2면의 외측에 배치되는 제5-2 패드(125-2)를 포함할 수 있다. 이때, 상기 제5-2 패드(125-2)는 적어도 일 측면이 상기 제3 절연층(113) 및 상기 제4 절연층(114)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제5-2 패드(125-2)는 상기 제3 절연층(113) 및 제4 절연층(114)의 외측면, 나아가 회로 기판(100)의 외측면과 동일 선상에 위치하여, 외부로 노출될 수 있다.
제5 절연층(115)의 제1면에는 제6 패드(126)가 배치될 수 있다. 이때, 상기 제6 패드(126)는 배치 위치에 따라, 복수의 서브 패드로 구분될 수 있다. 예를 들어, 제6 패드(126)는 제5 절연층(115)의 제1면의 내측에 배치되는 제6-1 패드(126-1) 및 상기 제5 절연층(115)의 제1면의 외측에 배치되는 제6-2 패드(126-2)를 포함할 수 있다. 이때, 상기 제6-2 패드(126-2)는 적어도 일 측면이 상기 제5 절연층(115)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제6-2 패드(126-2)는 상기 제5 절연층(115)의 외측면, 나아가 회로 기판(100)의 외측면과 동일 선상에 위치하여, 외부로 노출될 수 있다.
제7 절연층(117)의 제2면에는 제7 패드(127)가 배치될 수 있다. 상기 제7 패드(127)는 공용 패드일 수 있다. 여기에서, 공용 패드는 이하에서 설명되는 내측 관통 전극 및 외측 관통 전극이 공통 연결되는 패드를 의미할 수 있다. 상기 제7 패드(127)의 일측면은 제7 절연층(117)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제7 패드(127)는 상기 제7 절연층(117)의 외측면, 나아가 회로 기판(100)의 외측면과 동일 선상에 위치하여, 외부로 노출될 수 있다.
제6 절연층(116)의 제2면 또는 제7 절연층(117)의 제1면에는 제8 패드(128)가 배치될 수 있다. 이때, 상기 제8 패드(128)는 배치 위치에 따라, 복수의 서브 패드로 구분될 수 있다. 예를 들어, 제8 패드(128)는 제6 절연층(116)의 제2면 또는 제7 절연층(117)의 제1면의 내측에 배치되는 제8-1 패드(128-1) 및 제6 절연층(116)의 제2면 또는 제7 절연층(117)의 제1면의 외측에 배치되는 제8-2 패드(128-2)를 포함할 수 있다. 이때, 상기 제8-2 패드(128-2)는 적어도 일 측면이 상기 제6 절연층(116) 또는 제7 절연층(117)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제8-2 패드(128-2)는 상기 제6 절연층(116) 또는 제7 절연층(117)의 외측면, 나아가 회로 기판(100)의 외측면과 동일 선상에 위치하여, 외부로 노출될 수 있다.
제8 절연층(118)의 제2면에는 제9 패드(129)가 배치될 수 있다. 이때, 상기 제9 패드(129)는 배치 위치에 따라, 복수의 서브 패드로 구분될 수 있다. 예를 들어, 제9 패드(129)는 제8 절연층(118)의 제2면의 내측에 배치되는 제9-1 패드(129-1) 및 상기 제8 절연층(118)의 제2면의 외측에 배치되는 제9-2 패드(129-2)를 포함할 수 있다. 이때, 상기 제9-2 패드(129-2)는 적어도 일 측면이 상기 제8 절연층(118)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제9-2 패드(129-2)는 상기 제8 절연층(118)의 외측면, 나아가 회로 기판(100)의 외측면과 동일 선상에 위치하여, 외부로 노출될 수 있다.
실시 예의 제1 내지 제9 패드(121, 122, 123, 124, 125, 126, 127, 128, 129)는 추후 설명되는 외측 관통 전극(또는 방열 관통 전극)을 기준으로 복수의 군으로 나눌 수 있다. 예를 들어, 제1 패드(121), 제2 패드(122) 및 제3 패드(123)는 외측 관통 전극을 기준으로 제1군으로 그룹지을 수 있다. 예를 들어, 제4 패드(124), 제5 패드(125) 및 제6 패드(126)는 외측 관통 전극을 기준으로, 제2군으로 그룹지을 수 있다. 예를 들어, 제7 패드(127), 제8 패드(128) 및 제9 패드(129)는 외측 관통 전극을 기준으로, 제3군으로 그룹지을 수 있다. 이때, 제1 군, 제2 군 및 제3 군으로 각각 그룹지어진 패드들은 상호 대응하는 구조를 가질 수 있다. 예를 들어, 상기 제1군의 제1 패드(121), 제2군의 제4 패드(124) 및 제3군의 제7 패드(127)는 상호 대응될 수 있다. 예를 들어, 제1군의 제2 패드(122), 제2군의 제5 패드(125) 및 제3군의 제8 패드(128)는 상호 대응될 수 있다. 예를 들어, 제1군의 제3 패드(123), 제2군의 제6 패드(126) 및 제3군의 제9 패드(129)는 상호 대응될 수 있다.
한편, 실시 예에 따른 회로 기판(100)은 절연층(110)을 관통하는 관통부를 포함한다.
예를 들어, 제1 절연층(111)에는 제1 관통부(131)가 배치될 수 있다. 예를 들어, 제2 절연층(112)에는 제2 관통부(132)가 배치될 수 있다. 예를 들어, 제3 절연층(113)에는 제3 관통부(133)가 배치될 수 있다. 예를 들어, 제4 절연층(114)에는 제4 관통부(134)가 배치될 수 있다. 예를 들어, 제5 절연층(115)에는 제5 관통부(135)가 배치될 수 있다. 예를 들어, 제6 절연층(116)에는 제6 관통부(136)가 배치될 수 있다. 예를 들어, 제7 절연층(117)에는 제7 관통부(137)가 배치될 수 있다. 예를 들어, 제8 절연층(118)에는 제8 관통부(138)가 배치될 수 있다.
제1 관통부(131)는 배치 위치에 따라, 제1-1 관통 전극(131-1) 및 제1-2 관통 전극(131-2)을 포함할 수 있다. 상기 제1-1 관통 전극(131-1)은 상기 제1 절연층(111)의 내측에 배치될 수 있다. 상기 제1-1 관통 전극(131-1)은 복수 개일 수 있다. 예를 들어, 상기 제1 절연층(111)의 내측에는, 제1 방향(또는 길이 방향 또는 가로 방향)으로 상호 이격되며, 복수 개의 제1-1 관통 전극(131-1)이 배치될 수 있다. 상기 복수 개의 제1-1 관통 전극(131-1)의 각각의 제1면은 상기 제1 패드(121)에 공통 연결될 수 있다.
또한, 상기 복수 개의 제1-1 관통 전극(131-1)의 각각의 제2면은 제2-1 패드(122-1)에 개별 연결될 수 있다. 예를 들어, 상기 제2-1 패드(122-1)는 상기 제1 절연층(111)의 제2면에 상기 제1 방향으로 상호 이격되며 복수 개 배치될 수 있다. 그리고, 상기 복수 개의 제1-1 관통 전극(131-1)의 각각의 제2면은 상기 복수 개의 제2-1 패드(122-1)에 각각 연결될 수 있다. 상기 제1-2 관통 전극(131-2)은 상기 제1 절연층(111)의 외측에 배치될 수 있다. 여기에서, 상기 외측에 배치된다는 것은, 상기 제1-2 관통 전극(131-2)의 외측면이 상기 제1 절연층(111)의 외측면을 통해 노출되는 것을 의미할 수 있다.
상기 제1-2 관통 전극(131-2)은 외측면이 상기 제1 절연층(111)의 외측면과 동일 선상에 위치할 수 있다. 예를 들어, 상기 제1-2 관통 전극(131-2)은 상기 제1 절연층(111)의 외측면, 나아가 상기 회로 기판(100)의 외측면과 동일 평면상에 위치하여 이에 따라 외부로 노출될 수 있다.
상기 제1-2 관통 전극(131-2)의 제1면은 상기 제1 패드(121)에 연결될 수 있다. 또한, 상기 제1-2 관통 전극(131-2)의 제2면은 상기 제2-2 패드(122-2)에 연결될 수 있다.
상기 제1-2 관통 전극(131-2)은 상기 제1-1 관통 전극(131-1)과 다른 폭을 가질 수 있다. 예를 들어, 상기 제1-1 관통 전극(131-1)은 제1 폭을 가질 수 있다. 그리고, 상기 제1-2 관통 전극(131-2)은 상기 제1-1 관통 전극(131-1)의 상기 제1 폭과 다른 제2폭을 가질 수 있다. 예를 들어, 상기 제1-2 관통 전극(131-2)의 제2 폭은 상기 제1-1 관통 전극(131-1)의 제1 폭의 0.3배 내지 2배 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1-2 관통 전극(131-2)의 제2 폭은 상기 제1-1 관통 전극(131-1)의 제1 폭의 0.5배 내지 2배 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1-2 관통 전극(131-2)의 제2 폭은 상기 제1-1 관통 전극(131-1)의 제1 폭의 0.7배 내지 2배 사이의 범위를 가질 수 있다.
예를 들어, 상기 제1-2 관통 전극(131-2)의 제2 폭이 상기 제1-1 관통 전극(131-1)의 제1 폭의 0.3배보다 작으면, 상기 제1-2 관통 전극(131-2)에 의한 방열 성능 향상이 미비할 수 있다. 예를 들어, 상기 제1-2 관통 전극(131-2)의 제2 폭이 상기 제1-1 관통 전극(131-1)의 제1 폭의 0.3배보다 작으면, 회로 기판(100)의 방열 성능이 감소하고, 이에 따른 제품 성능이 감소할 수 있다. 상기 제1-2 관통 전극(131-2)의 제2 폭이 상기 제1-1 관통 전극(131-1)의 제1 폭의 0.3배보다 작으면, 관통 전극와 절연층 사이의 접착력보다 소잉(sawing) 강도가 높아져, 상기 제1-2 관통 전극(131-2)을 구성하는 관통 전극 필링 재료가 절연층으로부터 분리될 수 있으며, 이로 인해 회로 단선이 이루어질 수 있다. 실시 예에서는 상기 제1-2 관통 전극(131-2)이 상기 제1 절연층(111)의 외측면, 나아가 상기 회로 기판(100)의 외측면을 통해 노출되도록 하고, 이를 통해 추후 설명할 칩의 방열이 이루어질 수 있도록 하며, 이에 따른 회로 기판의 방열 성능을 향상시킬 수 있도록 한다.
한편, 상기 제1-1 관통 전극(131-1)은 상기 제1-2 관통 전극(131-2)과 다른 형상을 가질 수 있다. 예를 들어, 상기 제1-1 관통 전극(131-1)은 제1측면 및 제2측면이 하측 방향 또는 상측 방향으로 갈수록 폭이 변화하는 경사면을 포함할 수 있다. 예를 들어, 상기 제1-2 관통 전극(131-2)은 제1측면이 경사면을 포함하고, 제2 측면이 수직면을 포함할 수 있다. 예를 들어, 상기 제1-2 관통 전극(131-2)의 제2측면은 상기 제1 절연층(111)의 제1면 또는 제2면에 대해 수직할 수 있다.
상기 제1-1 관통 전극(131-1)은 상기 제1 절연층(111)의 내측에 배치되는 제1 내측 관통 전극이라고 할 수 있고, 상기 제1-2 관통 전극(131-2)은 상기 제1 절연층(111)의 외측에 배치되는 제1 외측 관통 전극이라고도 할 수 있다.
제2 관통부(132)는 배치 위치에 따라, 제2-1 관통 전극(132-1) 및 제2-2 관통 전극(132-2)을 포함할 수 있다. 상기 제2-1 관통 전극(132-1)은 상기 제1 절연층(112)의 내측에 배치될 수 있다. 상기 제2-1 관통 전극(132-1)은 복수 개일 수 있다. 예를 들어, 상기 제2 절연층(112)의 내측에는, 제1 방향(또는 길이 방향 또는 가로 방향)으로 상호 이격되며, 복수 개의 제2-1 관통 전극(132-1)이 배치될 수 있다. 상기 복수 개의 제2-1 관통 전극(132-1)의 각각의 제2면은 상기 제1 패드(121)에 공통 연결될 수 있다.
또한, 상기 복수 개의 제2-1 관통 전극(132-1)의 각각의 제2면은 제3-1 패드(123-1)에 개별 연결될 수 있다. 예를 들어, 상기 제3-1 패드(123-1)는 상기 제2 절연층(112)의 제1면에 상기 제1 방향으로 상호 이격되며 복수 개 배치될 수 있다. 그리고, 상기 복수 개의 제2-1 관통 전극(132-1)의 각각의 제2면은 상기 복수 개의 제3-1 패드(123-1)에 각각 연결될 수 있다.
상기 제2-2 관통 전극(132-2)은 상기 제2 절연층(112)의 외측에 배치될 수 있다. 여기에서, 상기 외측에 배치된다는 것은, 상기 제2-2 관통 전극(132-2)의 외측면이 상기 제2 절연층(112)의 외측면을 통해 노출되는 것을 의미할 수 있다.
상기 제2-2 관통 전극(132-2)은 외측면이 상기 제2 절연층(112)의 외측면과 동일 선상에 위치할 수 있다. 예를 들어, 상기 제2-2 관통 전극(132-2)은 상기 제2 절연층(112)의 외측면, 나아가 상기 회로 기판(100)의 외측면과 동일 선상에 위치하여 이에 따라 외부로 노출될 수 있다.
상기 제2-2 관통 전극(132-2)의 제2면은 상기 제1 패드(121)에 연결될 수 있다. 또한, 상기 제2-2 관통 전극(132-2)의 제1면은 상기 제3-2 패드(123-2)에 연결될 수 있다.
상기 제2-2 관통 전극(132-2)은 상기 제2-1 관통 전극(132-1)과 다른 폭을 가질 수 있다. 예를 들어, 상기 제2-1 관통 전극(132-1)은 제1 폭을 가질 수 있다. 그리고, 상기 제2-2 관통 전극(132-2)은 상기 제2-1 관통 전극(132-1)의 상기 제1 폭과 다른 제2 폭을 가질 수 있다. 예를 들어, 상기 제2-2 관통 전극(132-2)의 제2 폭은 상기 제2-1 관통 전극(132-1)의 제1 폭의 0.3배 이상일 수 있다. 예를 들어, 상기 제2-2 관통 전극(132-2)의 제2 폭은 상기 제2-1 관통 전극(132-1)의 제1 폭의 0.5배 이상일 수 있다. 예를 들어, 제2-2 관통 전극(132-2)의 제2 폭은 상기 제2-1 관통 전극(132-1)의 제1 폭의 0.7배 이상일 수 있다. 예를 들어, 제2-2 관통 전극(132-2)의 제2 폭은 상기 제2-1 관통 전극(132-1)의 제1 폭의 2배 미만일 수 있다.
예를 들어, 상기 제2-2 관통 전극(132-2)의 제2 폭이 상기 제2-1 관통 전극(132-1)의 제1 폭의 0.3배보다 작으면, 상기 제2-2 관통 전극(132-2)에 의한 방열 성능 향상이 미비할 수 있다. 예를 들어, 상기 제2-2 관통 전극(132-2)의 제2 폭이 상기 제2-1 관통 전극(132-1)의 제1 폭의 0.3배보다 작으면, 회로 기판(100)의 방열 성능이 감소하고, 이에 따른 제품 성능이 감소할 수 있다. 상기 제2-2 관통 전극(132-2)의 제2 폭이 상기 제2-1 관통 전극(132-1)의 제1 폭의 0.3배보다 작으면, 관통 전극와 절연층 사이의 접착력보다 소잉(sawing) 강도가 높아져, 상기 제2-2 관통 전극(132-2)를 구성하는 관통 전극 필링 재료가 절연층으로부터 분리될 수 있으며, 이로 인해 회로 단선이 이루어질 수 있다.
한편, 상기 제2-1 관통 전극(132-1)은 상기 제2-2 관통 전극(132-2)와 다른 형상을 가질 수 있다. 예를 들어, 상기 제2-1 관통 전극(132-1)은 제1측면 및 제2측면이 경사면을 포함할 수 있다. 예를 들어, 상기 제2-2 관통 전극(132-2)은 제1측면이 경사면을 포함하고, 제2 측면이 수직면을 포함할 수 있다. 예를 들어, 상기 제2-2 관통 전극(132-2)의 제2측면은 상기 제2 절연층(112)의 제1면 또는 제2면에 대해 수직할 수 있다.
상기 제2-1 관통 전극(132-1)은 상기 제2 절연층(112)의 내측에 배치되는 제2 내측 관통 전극이라고 할 수 있고, 상기 제2-2 관통 전극(132-2)은 상기 제1 절연층(112)의 외측에 배치되는 제2 외측 관통 전극이라고도 할 수 있다.
또한, 상기 제2-2 관통 전극(132-2)은 상기 제1-2 관통 전극(131-2)과 두께 방향으로 오버랩될 수 있다.
제3 관통부(133)는 제3 절연층(113)의 내측에만 배치될 수 있다. 예를 들어, 상기 제3 관통부(133)는 상기 제3 절연층(113)의 외측면을 통해 노출되지 않을 수 있다. 예를 들어, 상기 제3 관통부(133)는 상기 제3 절연층(133)에서, 상기 제1-1 관통 전극(131-1) 및 상기 제2-1 관통 전극(132-1)과 두께 방향으로 오버랩되는 영역에만 선택적으로 배치될 수 있다. 예를 들어, 상기 제3 절연층(113)에서, 상기 제2-2 관통 전극(132-2) 및 상기 제1-2 관통 전극(131-2)과 두께 방향으로 오버랩되는 영역에는 상기 제3 관통부(133)가 배치되지 않을 수 있다.
즉, 실시 예에서는 절연층(110)을 구성하는 다층의 절연층 중에서, 적어도 하나의 절연층에는 이의 외측면에 관통부가 배치되지 않도록 한다. 즉, 실시 예에서의 절연층의 외측면에 배치되는 외측 관통 전극들은 2층 구조를 가질 수 있다. 예를 들어, 실시 예에서는 제1 절연층(111)과 제2 절연층(112)에 각각 외측 관통 전극이 형성된다. 이에 따라, 상기 제1 절연층(111)과 이웃하는 제6 절연층(116)과, 상기 제2 절연층(112)과 이웃하는 제3 절연층(113)에는 외측 관통 전극이 형성되지 않도록 한다. 이는, 상기 외측 관통 전극들이 절연층(110)을 구성하는 모든 층 내에 형성되는 경우, 상기 외측 관통 전극들의 도금 공정이 어려울 수 있고, 이에 따른 외측 관통 전극들의 신뢰성에 문제가 발생할 수 있다. 나아가, 상기 외측 관통 전극들이 절연층(110)을 구성하는 모든 층 내에 형성되는 경우, 칩에서 발생한 열이 절연층의 전체 층으로 전달됨에 따라 방열 성능에 문제가 발생할 수 있다. 따라서, 실시 예에서는 상기와 같이 외측 관통 전극이 배치되지 않는 절연층을 적어도 1층 이상 구성하도록 하여, 서로 분리된 외측 관통 전극들을 통해 상기 칩에서 발생한 열이 분기되어 전달되도록 한다. 이에 따라, 실시 예에서는 방열 성능을 더욱 향상시킬 수 있도록 한다.
한편, 상기 제3 관통부(133)는 상기 제3 절연층(113)의 내측에 복수 개 배치될 수 있다. 또한, 상기 제3 관통부(133)의 제1면은 상기 제5-1 패드(125-1)에 연결되고, 상기 제3 관통부(133)의 제2면은 상기 제3-1 패드(123-1)에 연결될 수 있다.
실시 예에서는, 상기 제1 절연층(111) 및 제2 절연층(112)이 하나의 층 그룹을 이룰 수 있고, 이에 따라, 상기 제1 절연층(111) 및 제2 절연층(112)에 각각 배치된 제1-2 관통 전극(131-2)과 제2-2 관통 전극(132-2)이 제1 외측 관통 전극 그룹을 이룰 수 있다. 이에 따라, 상기 제1 외측 관통 전극 그룹은 칩에서 발생한 열을 방출시키는 제1 열 전달 경로를 제공할 수 있다.
제4 관통부(134)는 배치 위치에 따라, 제4-1 관통 전극(134-1) 및 제4-2 관통 전극(134-2)을 포함할 수 있다. 상기 제4-1 관통 전극(134-1)은 상기 제4 절연층(114)의 내측에 배치될 수 있다. 상기 제4-1 관통 전극(134-1)은 복수 개일 수 있다. 예를 들어, 상기 제4 절연층(114)의 내측에는, 제1 방향(또는 길이 방향 또는 가로 방향)으로 상호 이격되며, 복수 개의 제4-1 관통 전극(134-1)이 배치될 수 있다. 상기 복수 개의 제4-1 관통 전극(134-1)의 각각의 제1면은 상기 제4 패드(124)에 공통 연결될 수 있다.
또한, 상기 복수 개의 제4-1 관통 전극(134-1)의 각각의 제2면은 제5-1 패드(125-1)에 개별 연결될 수 있다. 예를 들어, 상기 제5-1 패드(125-1)는 상기 제3 절연층(113)의 제1면에 상기 제1 방향으로 상호 이격되며 복수 개 배치될 수 있다. 그리고, 상기 복수 개의 제4-1 관통 전극(134-1)의 각각의 제2면은 상기 복수 개의 제5-1 패드(125-1)에 각각 연결될 수 있다. 상기 제4-2 관통 전극(134-2)은 상기 제4 절연층(114)의 외측에 배치될 수 있다. 여기에서, 상기 외측에 배치된다는 것은, 상기 제4-2 관통 전극(134-2)의 외측면이 상기 제4 절연층(114)의 외측면을 통해 노출되는 것을 의미할 수 있다.
상기 제4-2 관통 전극(134-2)은 외측면이 상기 제4 절연층(114)의 외측면과 동일 선상에 위치할 수 있다. 예를 들어, 상기 제4-2 관통 전극(134-2)은 상기 제4 절연층(114)의 외측면, 나아가 상기 회로 기판(100)의 외측면과 동일 선상에 위치하여 이에 따라 외부로 노출될 수 있다.
상기 제4-2 관통 전극(134-2)의 제1면은 상기 제4 패드(124)에 연결될 수 있다. 또한, 상기 제4-2 관통 전극(134-2)의 제2면은 상기 제5-2 패드(125-2)에 연결될 수 있다.
상기 제4-2 관통 전극(134-2)은 상기 제4-1 관통 전극(134-1)과 다른 폭을 가질 수 있다. 예를 들어, 상기 제4-1 관통 전극(134-1)은 제1폭을 가질 수 있다. 그리고, 상기 제4-2 관통 전극(134-2)은 상기 제4-1 관통 전극(134-1)의 상기 제1 폭과 다른 제2폭을 가질 수 있다. 예를 들어, 상기 제4-2 관통 전극(134-2)의 제2 폭은 상기 제4-1 관통 전극(134-1)의 제1폭의 0.3배 이상일 수 있다. 예를 들어, 상기 제4-2 관통 전극(134-2)의 제2폭은 상기 제4-1 관통 전극(134-1)의 제1폭의 0.5배 이상일 수 있다. 예를 들어, 상기 제4-2 관통 전극(134-2)의 제2폭은 상기 제4-1 관통 전극(134-1)의 제1폭의 0.7배 이상일 수 있다. 예를 들어, 상기 제4-2 관통 전극(134-2)의 제2폭은 상기 제4-1 관통 전극(134-1)의 제1폭의 2배 미만일 수 있다.
예를 들어, 상기 제4-2 관통 전극(134-2)의 제2 폭이 상기 제4-1 관통 전극(134-1)의 제1 폭의 0.3배보다 작으면, 상기 제4-2 관통 전극(134-2)에 의한 방열 성능 향상이 미비할 수 있다. 예를 들어, 상기 제4-2 관통 전극(134-2)의 제2 폭이 상기 제4-1 관통 전극(134-1)의 제1 폭의 0.3배보다 작으면, 회로 기판(100)의 방열 성능이 감소하고, 이에 따른 제품 성능이 감소할 수 있다. 상기 제4-2 관통 전극(134-2)의 제2 폭이 상기 제4-1 관통 전극(134-1)의 제1 폭의 0.3배보다 작으면, 관통 전극과 절연층 사이의 접착력보다 소잉(sawing) 강도가 높아져, 상기 제4-2 관통 전극(134-2)을 구성하는 관통 전극 필링 재료가 절연층으로부터 분리될 수 있으며, 이로 인해 회로 단선이 이루어질 수 있다. 실시 예에서는 상기 제4-2 관통 전극(134-2)이 상기 제4 절연층(114)의 외측면, 나아가 상기 회로 기판(100)의 외측면을 통해 노출되도록 하고, 이를 통해 추후 설명할 칩의 방열이 이루어질 수 있도록 하며, 이에 따른 회로 기판의 방열 성능을 향상시킬 수 있도록 한다.
한편, 상기 제4-1 관통 전극(134-1)은 상기 제4-2 관통 전극(134-2)과 다른 형상을 가질 수 있다. 예를 들어, 상기 제4-1 관통 전극(134-1)은 제1측면 및 제2측면이 경사면을 포함할 수 있다. 예를 들어, 상기 제4-2 관통 전극(134-2)은 제1측면이 경사면을 포함하고, 제2 측면이 수직면을 포함할 수 있다. 예를 들어, 상기 제4-2 관통 전극(134-2)의 제2측면은 상기 제4 절연층(114)의 제1면 또는 제2면에 대해 수직할 수 있다.
상기 제4-1 관통 전극(134-1)은 상기 제4 절연층(114)의 내측에 배치되는 제4 내측 관통 전극이라고 할 수 있고, 상기 제4-2 관통 전극(134-2)은 상기 제4 절연층(114)의 외측에 배치되는 제4 외측 관통 전극이라고도 할 수 있다.
제5 관통부(135)는 배치 위치에 따라, 제5-1 관통 전극(135-1) 및 제5-2 관통 전극(135-2)을 포함할 수 있다. 상기 제5-1 관통 전극(135-1)은 상기 제5 절연층(115)의 내측에 배치될 수 있다. 상기 제5-1 관통 전극(135-1)은 복수 개일 수 있다. 복수의 절연층(110) 중 최외측에 배치된 최외측 절연층일 수 있다. 이에 따라, 상기 제5-1 관통 전극(135-1)은 추후 칩과 가장 가까이 위치할 수 있다. 이에 따라, 실시 예에서는 상기 제5-1 관통 전극(135-1)은 다른 내측 관통 전극들과 다르게 대면적의 관통 전극으로 구성되도록 한다. 예를 들어, 상기 제5-1 관통 전극(135-1)은 제1-1 관통 전극(131-1), 제2-1 관통 전극(132-1), 및 제4-1 관통 전극(134-1)보다 큰 폭을 가질 수 있다. 예를 들어, 상기 제5-1 관통 전극(135-1)은 상기 제1 방향으로 길게 연장되는 바(bar) 형상을 가질 수 있다. 상기 제5-1 관통 전극(135-1)의 폭은 제1-1 관통 전극(131-1), 제2-1 관통 전극(132-1), 및 제4-1 관통 전극(134-1)의 폭의 2배 이상일 수 있다. 상기 제5-1 관통 전극(135-1)은 제1-1 관통 전극(131-1), 제2-1 관통 전극(132-1), 및 제4-1 관통 전극(134-1)의 폭의 3배 이상일 수 있다. 상기 제5-1 관통 전극(135-1)의 폭은 제1-1 관통 전극(131-1), 제2-1 관통 전극(132-1), 및 제4-1 관통 전극(134-1)의 폭의 5배 이상일 수 있다. 상기 제5-1 관통 전극(135-1)의 폭은 제1-1 관통 전극(131-1), 제2-1 관통 전극(132-1), 및 제4-1 관통 전극(134-1)의 폭의 10배 이상일 수 있다.
한편, 실시 예에서는 상기 제5 관통부(135)의 내측 관통 전극인, 제5-1 관통 전극(135-1)만이 상기와 같은 바 관통 전극(bar via)인 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 이전에 설명한 제1-1 관통 전극(131-1), 제2-1 관통 전극(132-1), 및 제4-1 관통 전극(134-1) 중 적어도 하나는, 상기 제5-1 관통 전극(135-1)에 대응하게, 바 관통 전극로 형성될 수 있을 것이다.
상기 제5-1 관통 전극(135-1)의 제1면은 상기 제6-1 패드(126-1)에 연결되고, 상기 제5-1 관통 전극(135-1)의 제2면은 상기 제4 패드(124)에 연결될 수 있다.
상기 제5-2 관통 전극(135-2)는 상기 제5 절연층(115)의 외측에 배치될 수 있다. 여기에서, 상기 외측에 배치된다는 것은, 상기 제5-2 관통 전극(135-2)의 외측면이 상기 제5 절연층(115)의 외측면을 통해 노출되는 것을 의미할 수 있다.
상기 제5-2 관통 전극(135-2)은 외측면이 상기 제5 절연층(115)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제5-2 관통 전극(135-2)은 상기 제5 절연층(115)의 외측면, 나아가 상기 회로 기판(100)의 외측면과 동일 평면상에 위치하여 이에 따라 외부로 노출될 수 있다.
상기 제5-2 관통 전극(135-2)의 제2면은 상기 제4 패드(124)에 연결될 수 있다. 또한, 상기 제5-2 관통 전극(135-2)의 제1면은 상기 제6-2 패드(126-2)에 연결될 수 있다.
한편, 상기 제5-1 관통 전극(135-1)은 상기 제5-2 관통 전극(135-2)과 다른 형상을 가질 수 있다. 예를 들어, 상기 제5-1 관통 전극(135-1)은 제1측면 및 제2측면이 경사면을 포함할 수 있다. 예를 들어, 상기 제5-2 관통 전극(135-2)은 제1측면이 경사면을 포함하고, 제2 측면이 수직면을 포함할 수 있다. 예를 들어, 상기 제5-2 관통 전극(135-2)의 제2측면은 상기 제5 절연층(115)의 제1면 또는 제2면에 대해 수직할 수 있다.
상기 제5-1 관통 전극(135-1)은 상기 제5 절연층(115)의 내측에 배치되는 제5 내측 관통 전극이라고 할 수 있고, 상기 제5-2 관통 전극(135-2)은 상기 제5 절연층(115)의 외측에 배치되는 제5 외측 관통 전극이라고도 할 수 있다.
또한, 상기 제5-2 관통 전극(135-2)은 상기 제4-2 관통 전극(134-2)과 두께 방향으로 오버랩될 수 있다.
실시 예에서는, 상기 제4 절연층(114) 및 제5 절연층(115)이 하나의 층 그룹을 이룰 수 있고, 이에 따라, 상기 제4 절연층(114) 및 제5 절연층(115)에 각각 배치된 제4-2 관통 전극(134-2)과 제5-2 관통 전극(135-2)가 제2 외측 관통 전극 그룹을 이룰 수 있다. 이에 따라, 상기 제2 외측 관통 전극 그룹은 칩에서 발생한 열을 방출시키는 제2 열 전달 경로를 제공할 수 있다. 이때, 상기 제2 외측 관통 전극 그룹이 형성하는 제2 열 전달 경로는, 상기 제1 전달 경로와 직접적으로 접촉하지 않고, 두께 방향으로 이격될 수 있다.
제6 관통부(136)는 제6 절연층(116)의 내측에만 배치될 수 있다. 예를 들어, 상기 제6 관통부(136)는 상기 제6 절연층(116)의 외측면을 통해 노출되지 않을 수 있다. 예를 들어, 상기 제6 관통부(136)는 상기 제6 절연층(136)에서, 상기 제1-1 관통 전극(131-1) 및 상기 제2-1 관통 전극(132-1)과 두께 방향으로 오버랩되는 영역에만 선택적으로 배치될 수 있다. 예를 들어, 상기 제6 절연층(116)에서, 상기 제2-2 관통 전극(132-2) 및 상기 제1-2 관통 전극(131-2)과 두께 방향으로 오버랩되는 영역에는 상기 제6 관통부(136)가 배치되지 않을 수 있다.
즉, 실시 예에서는 절연층(110)을 구성하는 다층의 절연층 중에서, 적어도 하나의 절연층에는 이의 외측면에 관통부가 배치되지 않도록 한다. 즉, 실시 예에서의 절연층의 외측면에 배치되는 외측 관통 전극들은 2층 구조를 가질 수 있다. 예를 들어, 실시 예에서는 제1 절연층(111)과 제2 절연층(112)에 각각 외측 관통 전극가 형성된다. 이에 따라, 상기 제1 절연층(111)과 이웃하는 제6 절연층(116)에는 외측 관통 전극이 형성되지 않도록 한다. 이는, 상기 외측 관통 전극들이 절연층(110)을 구성하는 모든 층 내에 형성되는 경우, 상기 외측 관통 전극들의 도금 공정이 어려울 수 있고, 이에 따른 외측 관통 전극들의 신뢰성에 문제가 발생할 수 있다. 나아가, 상기 외측 관통 전극들이 절연층(110)을 구성하는 모든 층 내에 형성되는 경우, 칩에서 발생한 열이 절연층의 전체 층으로 전달됨에 따라 방열 성능에 문제가 발생할 수 있다. 따라서, 실시 예에서는 상기와 같이 외측 관통 전극이 배치되지 않는 절연층을 적어도 1층 이상 구성하도록 하여, 서로 분리된 외측 관통 전극들을 통해 상기 칩에서 발생한 열이 분기되어 전달되도록 한다. 이에 따라, 실시 예에서는 방열 성능을 더욱 향상시킬 수 있도록 한다.
한편, 상기 제6 관통부(136)는 상기 제6 절연층(116)의 내측에 복수 개 배치될 수 있다. 또한, 상기 제6 관통부(136)의 제1면은 상기 제2-1 패드(122-1)에 연결되고, 상기 제6 관통부(136)의 제2면은 상기 제7-1 패드(127-1)에 연결될 수 있다.
제7 관통부(137)는 배치 위치에 따라, 제7-1 관통 전극(137-1) 및 제7-2 관통 전극(137-2)을 포함할 수 있다. 상기 제7-1 관통 전극(137-1)은 상기 제7 절연층(117)의 내측에 배치될 수 있다. 상기 제7-1 관통 전극(137-1)은 복수 개일 수 있다. 예를 들어, 상기 제7 절연층(117)의 내측에는, 제1 방향(또는 길이 방향 또는 가로 방향)으로 상호 이격되며, 복수 개의 제7-1 관통 전극(137-1)이 배치될 수 있다. 상기 복수 개의 제7-1 관통 전극(137-1)의 각각의 제2면은 상기 제7 패드(127)에 공통 연결될 수 있다.
또한, 상기 복수 개의 제7-1 관통 전극(137-1)의 각각의 제1면은 제8-1 패드(128-1)에 개별 연결될 수 있다. 예를 들어, 상기 제8-1 패드(128-1)는 상기 제6 절연층(116)의 제2면에 상기 제1 방향으로 상호 이격되며 복수 개 배치될 수 있다. 그리고, 상기 복수 개의 제7-1 관통 전극(137-1)의 각각의 제2면은 상기 복수 개의 제8-1 패드(128-1)에 각각 연결될 수 있다.
상기 제7-2 관통 전극(137-2)은 상기 제7 절연층(117)의 외측에 배치될 수 있다. 여기에서, 상기 외측에 배치된다는 것은, 상기 제7-2 관통 전극(137-2)의 외측면이 상기 제7 절연층(117)의 외측면을 통해 노출되는 것을 의미할 수 있다.
상기 제7-2 관통 전극(137-2)은 외측면이 상기 제7 절연층(117)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제7-2 관통 전극(137-2)은 상기 제7 절연층(117)의 외측면, 나아가 상기 회로 기판(100)의 외측면과 동일 선상에 위치하여 이에 따라 외부로 노출될 수 있다.
상기 제7-2 관통 전극(137-2)의 제1면은 상기 제8-2 패드(128-2)에 연결될 수 있다. 또한, 상기 제7-2 관통 전극(137-2)의 제2면은 상기 제7 패드(127)에 연결될 수 있다.
상기 제7-2 관통 전극(137-2)은 상기 제7-1 관통 전극(137-1)과 다른 폭을 가질 수 있다. 예를 들어, 상기 제7-1 관통 전극(137-1)은 제1 폭을 가질 수 있다. 그리고, 상기 제7-2 관통 전극(137-2)은 상기 제7-1 관통 전극(137-1)의 상기 제1 폭보다 다른 제2 폭을 가질 수 있다. 예를 들어, 상기 제7-2 관통 전극(137-2)의 제2 폭은 상기 제7-1 관통 전극(137-1)의 제1 폭의 0.3배 이상일 수 있다. 예를 들어, 상기 제7-2 관통 전극(137-2)의 제2 폭은 상기 제7-1 관통 전극(137-1)의 제1 폭의 0.5배 이상일 수 있다. 예를 들어, 상기 제7-2 관통 전극(137-2)의 제2 폭은 상기 제7-1 관통 전극(137-1)의 제1 폭의 0.7배 이상일 수 있다. 상기 제7-2 관통 전극(137-2)의 제2 폭은 상기 제7-1 관통 전극(137-1)의 제1 폭의 2배 미만일 수 있다.
예를 들어, 상기 제7-2 관통 전극(137-2)의 제2 폭이 상기 제7-1 관통 전극(137-1)의 제1 폭의 0.3배보다 작으면, 상기 제7-2 관통 전극(137-2)에 의한 방열 성능 향상이 미비할 수 있다. 예를 들어, 상기 제7-2 관통 전극(137-2)의 제2 폭이 상기 제7-1 관통 전극(137-1)의 제1 폭의 0.3배보다 작으면, 회로 기판(100)의 방열 성능이 감소하고, 이에 따른 제품 성능이 감소할 수 있다. 상기 제7-2 관통 전극(137-2)의 제2 폭이 상기 제7-1 관통 전극(137-1)의 제1 폭의 0.3배보다 작으면, 관통 전극과 절연층 사이의 접착력보다 소잉(sawing) 강도가 높아져, 상기 제7-2 관통 전극(137-2)을 구성하는 관통 전극 필링 재료가 절연층으로부터 분리될 수 있으며, 이로 인해 회로 단선이 이루어질 수 있다. 실시 예에서는 상기 제7-2 관통 전극(137-2)이 상기 제7 절연층(117)의 외측면, 나아가 상기 회로 기판(100)의 외측면을 통해 노출되도록 하고, 이를 통해 추후 설명할 칩의 방열이 이루어질 수 있도록 하며, 이에 따른 회로 기판의 방열 성능을 향상시킬 수 있도록 한다.
한편, 상기 제7-1 관통 전극(137-1)은 상기 제7-2 관통 전극(137-2)와 다른 형상을 가질 수 있다. 예를 들어, 상기 제7-1 관통 전극(137-1)은 제1측면 및 제2측면이 경사면을 포함할 수 있다. 예를 들어, 상기 제7-2 관통 전극(137-2)은 제1측면이 경사면을 포함하고, 제2 측면이 수직면을 포함할 수 있다. 예를 들어, 상기 제7-2 관통 전극(137-2)의 제2측면은 상기 제7 절연층(117)의 제1면 또는 제2면에 대해 수직할 수 있다.
상기 제7-1 관통 전극(137-1)은 상기 제7 절연층(117)의 내측에 배치되는 제7 내측 관통 전극이라고 할 수 있고, 상기 제7-2 관통 전극(137-2)은 상기 제7 절연층(117)의 외측에 배치되는 제7 외측 관통 전극이라고도 할 수 있다.
제8 관통부(138)는 배치 위치에 따라, 제8-1 관통 전극(138-1) 및 제8-2 관통 전극(138-2)을 포함할 수 있다. 상기 제8-1 관통 전극(138-1)은 상기 제8 절연층(118)의 내측에 배치될 수 있다. 상기 제8-1 관통 전극(138-1)은 복수 개일 수 있다. 예를 들어, 상기 제8 절연층(118)의 내측에는, 제1 방향(또는 길이 방향 또는 가로 방향)으로 상호 이격되며, 복수 개의 제8-1 관통 전극(138-1)이 배치될 수 있다. 상기 복수 개의 제8-1 관통 전극(138-1)의 각각의 제1면은 상기 제7 패드(127)에 공통 연결될 수 있다.
또한, 상기 복수 개의 제8-1 관통 전극(138-1)의 각각의 제2면은 제9-1 패드(129-1)에 개별 연결될 수 있다. 예를 들어, 상기 제9-1 패드(129-1)는 상기 제8 절연층(118)의 제2면에 상기 제1 방향으로 상호 이격되며 복수 개 배치될 수 있다. 그리고, 상기 복수 개의 제8-1 관통 전극(138-1)의 각각의 제2면은 상기 복수 개의 제9-1 패드(129-1)에 각각 연결될 수 있다.
상기 제8-2 관통 전극(138-2)은 상기 제8 절연층(118)의 외측에 배치될 수 있다. 여기에서, 상기 외측에 배치된다는 것은, 상기 제8-2 관통 전극(138-2)의 외측면이 상기 제8 절연층(118)의 외측면을 통해 노출되는 것을 의미할 수 있다.
상기 제8-2 관통 전극(138-2)은 외측면이 상기 제8 절연층(118)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제8-2 관통 전극(138-2)은 상기 제8 절연층(118)의 외측면, 나아가 상기 회로 기판(100)의 외측면과 동일 선상에 위치하여 이에 따라 외부로 노출될 수 있다.
상기 제8-2 관통 전극(138-2)의 제1면은 상기 제7 패드(127)에 연결될 수 있다. 또한, 상기 제8-2 관통 전극(138-2)의 제2면은 상기 제9-2 패드(129-2)에 연결될 수 있다.
상기 제8-2 관통 전극(138-2)은 상기 제8-1 관통 전극(138-1)과 다른 폭을 가질 수 있다. 예를 들어, 상기 제8-1 관통 전극(138-1)은 제1 폭을 가질 수 있다. 그리고, 상기 제8-2 관통 전극(138-2)은 상기 제8-1 관통 전극(138-1)의 상기 제1 폭과는 다른 제2 폭을 가질 수 있다. 예를 들어, 상기 제8-2 관통 전극(138-2)의 제2 폭은 상기 제8-1 관통 전극(138-1)의 제1 폭의 0.3배 이상일 수 있다. 예를 들어, 상기 제8-2 관통 전극(138-2)의 제2 폭은 상기 제8-1 관통 전극(138-1)의 제1 폭의 0.5배 이상일 수 있다. 예를 들어, 상기 제8-2 관통 전극(138-2)의 제2 폭은 상기 제8-1 관통 전극(138-1)의 제1 폭의 0.7배 이상일 수 있다. 예를 들어, 상기 제8-2 관통 전극(138-2)의 제2 폭은 상기 제8-1 관통 전극(138-1)의 제1 폭의 2배 미만일 수 있다.
예를 들어, 상기 제8-2 관통 전극(138-2)의 제2 폭이 상기 제8-1 관통 전극(138-1)의 제1 폭의 0.3배보다 작으면, 상기 제8-2 관통 전극(138-2)에 의한 방열 성능 향상이 미비할 수 있다. 예를 들어, 상기 제8-2 관통 전극(138-2)의 제2 폭이 상기 제8-1 관통 전극(138-1)의 제1 폭의 0.3배보다 작으면, 회로 기판(100)의 방열 성능이 감소하고, 이에 따른 제품 성능이 감소할 수 있다. 상기 제8-2 관통 전극(138-2)의 제2 폭이 상기 제8-1 관통 전극(138-1)의 제1 폭의 0.3배보다 작으면, 관통 전극과 절연층 사이의 접착력보다 소잉(sawing) 강도가 높아져, 상기 제1-2 관통 전극(131-2)을 구성하는 관통 전극 필링 재료가 절연층으로부터 분리될 수 있으며, 이로 인해 회로 단선이 이루어질 수 있다. 실시 예에서는 상기 제8-2 관통 전극(138-2)이 상기 제8 절연층(118)의 외측면, 나아가 상기 회로 기판(100)의 외측면을 통해 노출되도록 하고, 이를 통해 추후 설명할 칩의 방열이 이루어질 수 있도록 하며, 이에 따른 회로 기판의 방열 성능을 향상시킬 수 있도록 한다.
한편, 상기 제8-1 관통 전극(138-1)은 상기 제8-2 관통 전극(138-2)과 다른 형상을 가질 수 있다. 예를 들어, 상기 제8-1 관통 전극(138-1)은 제1측면 및 제2측면이 경사면을 포함할 수 있다. 예를 들어, 상기 제8-2 관통 전극(138-2)은 제1측면이 경사면을 포함하고, 제2 측면이 수직면을 포함할 수 있다. 예를 들어, 상기 제8-2 관통 전극(138-2)의 제2측면은 상기 제8 절연층(118)의 제1면 또는 제2면에 대해 수직할 수 있다.
상기 제8-1 관통 전극(138-1)은 상기 제8 절연층(118)의 내측에 배치되는 제8 내측 관통 전극이라고 할 수 있고, 상기 제8-2 관통 전극(138-2)은 상기 제8 절연층(118)의 외측에 배치되는 제8 외측 관통 전극이라고도 할 수 있다.
또한, 상기 제8-1 관통 전극(138-1)은 상기 제8-2 관통 전극(138-2)과 두께 방향으로 오버랩될 수 있다.
실시 예에서는, 상기 제7 절연층(117) 및 제8 절연층(118)이 하나의 층 그룹을 이룰 수 있고, 이에 따라, 상기 제7 절연층(117) 및 제8 절연층(118)에 각각 배치된 제7-2 관통 전극(137-2)와 제8-2 관통 전극(138-2)이 제3 외측 관통 전극 그룹을 이룰 수 있다. 이에 따라, 상기 제3 외측 관통 전극 그룹은 칩에서 발생한 열을 방출시키는 제3 열 전달 경로를 제공할 수 있다. 이때, 상기 제3 외측 관통 전극 그룹이 형성하는 제3 열 전달 경로는, 상기 제1 및 제2 전달 경로와 각각 직접적으로 접촉하지 않고, 두께 방향으로 이격될 수 있다.
실시 예에서는 상기와 같이 각각의 절연층에, 내측 관통 전극 및 이와 연결되는 외측 관통 전극을 형성하고, 상기 외측 관통 전극이 각각의 절연층의 외측면을 통해 외부로 노출될 수 있도록 한다. 이에 따라, 실시 예에서는 상기 외측 관통 전극을 통해 칩에서 발생한 열의 전달 경로를 형성하고, 이를 토대로 방열 성능을 향상시킬 수 있도록 한다. 나아가, 실시 예에서는 회로 기판에 두께 방향으로 이격되는 복수의 열 전달 경로가 형성되도록 하고, 이에 따라 상기 복수의 열 전달 경로를 통해 상기 칩에서 발생한 열을 분기시켜 방출함으로써, 이에 따른 방열 성능을 더욱 향상시킬 수 있다.
이하에서는 실시 예에 따른 외측 관통 전극에 대해 더욱 구체적으로 설명하기로 한다.
먼저, 실시 예의 외측 관통 전극는, 제1-2 관통 전극(131-2), 제2-2 관통 전극(132-2), 제4-2 관통 전극(134-2), 제5-2 관통 전극(135-2), 제7-2 관통 전극(137-2) 및 제8-2 관통 전극(138-2)을 포함한다.
이때, 제1-2 관통 전극(131-2), 제2-2 관통 전극(132-2), 제4-2 관통 전극(134-2), 제5-2 관통 전극(135-2), 제7-2 관통 전극(137-2) 및 제8-2 관통 전극(138-2)은 각각, 제2 방향으로 이격되고, 각각의 절연층의 외측면, 나아가 회로 기판(100)의 외측면을 통해 각각 노출되는 복수의 서브 관통 전극(또는 관통 전극 파트들)을 포함할 수 있다.
예를 들어, 제1-2 관통 전극(131-2)은 제2 방향으로 상호 이격되고, 각각의 외측면이 회로기판의 외측면을 통해 노출되는 복수의 제1-2 서브 관통 전극(131-2a, 131-2b)을 포함할 수 있다.
예를 들어, 제2-2 관통 전극(132-2)은 제2 방향으로 상호 이격되고, 각각의 외측면이 회로기판의 외측면을 통해 노출되는 복수의 제2-2 서브 관통 전극(132-2a, 132-2b)을 포함할 수 있다.
예를 들어, 제4-2 관통 전극(134-2)은 제2 방향으로 상호 이격되고, 각각의 외측면이 회로기판의 외측면을 통해 노출되는 복수의 제4-2 서브 관통 전극(134-2a, 134-2b)을 포함할 수 있다.
예를 들어, 제5-2 관통 전극(135-2)은 제2 방향으로 상호 이격되고, 각각의 외측면이 회로기판의 외측면을 통해 노출되는 복수의 제5-2 서브 관통 전극(135-2a, 135-2b)을 포함할 수 있다.
예를 들어, 제7-2 관통 전극(137-2)은 제2 방향으로 상호 이격되고, 각각의 외측면이 회로기판의 외측면을 통해 노출되는 복수의 제7-2 서브 관통 전극(137-2a, 137-2b)을 포함할 수 있다.
예를 들어, 제8-2 관통 전극(138-2)은 제2 방향으로 상호 이격되고, 각각의 외측면이 회로기판의 외측면을 통해 노출되는 복수의 제8-2 서브 관통 전극(137-2a, 137-2b)을 포함할 수 있다.
상기와 같이, 실시 예에서는 각각의 외측 관통 전극이 제2 방향으로 이격되는 복수의 서브 관통 전극들을 포함하도록 하여, 상기 칩에서 발생하는 열의 방열 성능을 더욱 향상시킬 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
한편, 도 3 및 도 4를 참조하면, 실시 예에 따른 외측 관통 전극들은 각각 'ㄷ'자 형상을 가질 수 있다.
예를 들어, 상기 제1-2 관통 전극(131-2) 및 상기 제2-2 관통 전극(132-2)은 'ㄷ'자 형상을 가질 수 있다.
예를 들어, 제1-2 관통 전극(131-2)은 제2 방향으로 상호 이격되고, 각각의 외측면이 회로기판의 외측면을 통해 노출되는 복수의 제1-2 서브 관통 전극(131-2a, 131-2b)을 포함할 수 있다. 이때, 상기 제1-2 관통 전극(131-2)은 상기 제1 절연층(111)에 제2 방향으로 배치되고, 상기 복수의 제1-2 서브 관통 전극(131-2a, 131-2b)을 연결하는 제1 연결 관통 전극(131-2c)을 포함할 수 있다.
예를 들어, 제2-2 관통 전극(132-2)은 제2 방향으로 상호 이격되고, 각각의 외측면이 회로기판의 외측면을 통해 노출되는 복수의 제2-2 서브 관통 전극(132-2a, 132-2b)을 포함할 수 있다. 이때, 상기 제2-2 관통 전극(132-2)은 상기 제2 절연층(112)에 제2 방향으로 배치되고, 상기 복수의 제2-2 서브 관통 전극(132-2a, 132-2b)을 연결하는 제2 연결 관통 전극(132-2c)을 포함할 수 있다.
그리고, 상기 제1 패드(121)의 제1면은 상기 복수의 제2-2 서브 관통 전극(132-2a, 132-2b)을 연결하는 제2 연결 관통 전극(132-2c)과 공통 연결되고, 상기 제1 패드(121)의 제2면은 상기 복수의 제1-2 서브 관통 전극(131-2a, 131-2b)을 연결하는 제1 연결 관통 전극(131-2c)과 공통 연결될 수 있다. 이에 따라, 실시 예에서는 상기와 같이 복수의 서브 관통 전극을 통한 분리 라인으로 각각의 외측 관통 전극에서 열을 방출할 때, 특정 서브 관통 전극으로 열이 집중 방출되는 것을 효과적으로 방지할 수 있고, 이에 따른 방열 특성을 더욱 향상시킬 수 있다.
한편, 제4-2 관통 전극(134-2)도 복수의 제4-2 서브 관통 전극(134-2a, 134-2b) 및 이들을 연결하는 제4 연결 관통 전극(미도시)를 더 포함할 수 있을 것이다. 또한, 제5-2 관통 전극(135-2)도 복수의 제5-2 서브 관통 전극(135-2a, 135-2b) 및 이들을 연결하는 제5 연결 관통 전극(미도시)을 더 포함할 수 있을 것이다. 또한, 제7-2 관통 전극(137-2)도 복수의 제7-2 서브 관통 전극(137-2a, 137-2b) 및 이들을 연결하는 제7 연결 관통 전극을 더 포함할 수 있을 것이다. 또한, 제8-2 관통 전극(138-2)도 복수의 제8-2 서브 관통 전극(137-2a, 137-2b) 및 이들을 연결하는 제8 연결 관통 전극을 더 포함할 수 있을 것이다.
한편, 실시 예는 이에 한정되지 않으며, 상기와 같은 외측 관통 전극들은 "ㅁ"자 형상을 가질 수 있고, 이에 따라 방열 성능을 더욱 극대화할 수 있을 것이다.
한편, 상기와 같은 관통부들은 각각의 절연층(110)을 관통하는, 관통 홀(미도시)을 형성하고, 상기 형성된 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 각각의 관통부를 형성할 수 있다. 상기 관통부들을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 회로 기판(100)은 보호층(140)을 더 포함할 수 있다. 상기 보호층(140)은 회로 기판(100)의 최하측면에 선택적으로 형성될 수 있다.
상기 보호층(140)은 솔더 레지스트를 포함할 수 있다. 상기 보호층(140)은 패드의 표면을 노출하는 적어도 하나의 개구부를 포함할 수 있다.
이때, 실시 예에서는 회로 기판(100)의 최하측면에만 상기 보호층(140)이 형성될 수 있다. 구체적으로, 상기 회로 기판(100)의 최상측면에는 보호층이 형성되지 않을 수 있다. 예를 들어, 실시 예의 제1 최외측 절연층인 제5 절연층(115)의 제1면에는 솔더 레지스트가 배치되지 않을 수 있다. 그리고, 실시 예의 제2 최외측 절연층인 제8 절연층(118)의 제2면에만 상기 솔더 레지스트에 대응하는 보호층(140)이 형성될 수 있다.
실시 예에서는 회로 기판의 외측면으로 노출된 외측 관통 전극을 포함한다. 이에 따라, 실시 예에서는 칩을 통해 발생한 열을 상기 외측 관통 전극을 통해 회로 기판의 측면으로 전달할 수 있으며, 이에 따른 회로 기판의 방열 성능을 향상시킬 수 있다.
또한, 실시 예에서는 복수의 절연층 중 적어도 하나의 절연층에는 외측 관통 전극이 형성되지 않을 수 있다. 예를 들어, 회로 기판에 포함되는 외측 관통 전극들은 복수의 그룹으로 나뉘고, 이에 따라 서로 분리된 경로로 열을 방출할 수 있다. 상기와 같이 실시 예에서는 외측 관통 전극이 배치되지 않는 절연층을 적어도 1층 이상 구성하도록 하여, 서로 분리된 외측 관통 전극들을 통해 칩에서 발생한 열이 분기되어 전달되도록 한다. 이에 따라, 실시 예에서는 방열 성능을 더욱 향상시킬 수 있다.
또한, 실시 예에서는 칩에 인접하게 배치되는 내측 관통 전극을 길이 방향으로 길게 연장된 바(bar) 형상을 가지는 대면적 관통 전극들로 구성한다. 이에 따라, 실시 예에서는 상기 칩에서 발생한 열을 상기 외측 관통 전극들로 효율적으로 전달할 수 있고, 이에 따른 방열 성능을 더욱 향상시킬 수 있다.
또한, 실시 예에서는 각각의 외측 관통 전극이 제2 방향으로 이격되는 복수의 서브 관통 전극들을 포함하도록 하여, 하나의 외측 관통 전극에서 분기된 복수의 경로로 열을 방출할 수 있으며, 이에 따른 방열 성능을 더욱 향상시켜 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 각각의 외측 관통 전극이 'ㄷ'자 형상 또는 'ㅁ'자 형상을 가지도록 한다. 이에 따라, 실시 예에서는 상기와 같이 복수의 서브 관통 전극을 통한 분리 라인으로 각각의 외측 관통 전극에서 열을 방출할 때, 특정 서브 관통 전극으로 열이 집중 방출되는 것을 효과적으로 방지할 수 있고, 이에 따른 방열 특성을 더욱 향상시킬 수 있다.
또한, 실시 예에서는 각각의 외측 관통 전극이 회로 기판의 서로 다른 측면으로 노출되도록 한다. 예를 들어, 실시 예의 제1 외측 관통 전극은 회로 기판의 제1측면으로 노출될 수 있고, 제2 외측 관통 전극은 회로 기판의 상기 제1측면과 반대되는 제2측면으로 노출될 수 있다. 이에 따라, 실시 예에서는 한쪽 방향으로만 열을 방출시키는 것 대비 방열 성능을 더욱 향상시킬 수 있고, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
이하에서는 도 1 및 도 2에 도시된 회로 기판의 제조 방법에 대해 설명하기로 한다. 회로 기판은 스트립 단위로 제조될 수 있다.
도 5는 실시 예에 따른 회로기판 판넬을 개략적으로 나타낸 평면도이고, 도 6 및 도 7은 스트립 단위로 제조되는 회로 기판을 설명하기 위한 도면이다.
도 5 내지 도 7을 참조하면, 상기 회로기판 판넬(200)은 동박 적층판(CCL)의 판넬일 수 있으나 이에 한정되지는 않는다. 회로기판 판넬(200)은 일정 사이즈를 가질 수 있다. 예를 들어, 회로기판 판넬(200)의 제1 방향의 폭은 415mm 내지 430mm의 범위를 가질 수 있고, 제2 방향의 폭은 510mm 내지 550mm의 범위를 가질 수 있으나, 이에 한정되지는 않는다.
여기에서, 상기 제1 방향은 회로기판 판넬(200)의 가로 방향을 의미할 수 있다. 또한, 상기 제1 방향은 상기 회로기판 판넬(200)의 단축 방향을 의미할 수 있다. 또한, 상기 제2 방향은 회로기판 판넬(200)의 세로 방향을 의미할 수 있다. 또한, 상기 제2 방향은 상기 회로기판 판넬(200)의 장축 방향을 의미할 수 있다.
이러한, 회로기판 판넬(200)은 복수의 스트립(210)으로 구분될 수 있다. 복수의 스트립(210)은 회로기판 판넬(200) 내에서 상기 제1 방향 및 제2 방향으로 이격되어 배치될 수 있다. 예를 들어, 상기 회로기판 판넬(200)은 복수의 스트립(210)에 대응하는 영역으로 구분될 수 있다. 예를 들어, 상기 회로기판 판넬(200)은 상기 제1 방향 및 상기 제2 방향으로 각각 복수의 영역으로 구획될 수 있다. 그리고, 상기 구획된 영역에는 스트립(210)이 각각 위치할 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 상기 회로기판 판넬(200)은 8개의 영역으로 구획될 수 있고, 상기 구획된 8개의 영역에는 스트립(210)이 각각 위치할 수 있다. 즉, 실시 예에서의 회로기판 판넬(200)은 8개의 스트립(210)으로 구성될 수 있다. 다만, 상기 회로기판 판넬(200)에 포함되는 스트립(210)의 수는 이에 한정되지 않는다.
한편, 상기 회로기판 판넬(200)이 8개의 스트립(210)을 포함하는 경우, 상기 회로기판 판넬(200)은 제1 방향으로 2개의 영역으로 구획되고, 제2 방향으로 4개의 영역으로 구획될 수 있다.
상기 스트립(210)은 복수의 유닛(220)을 포함할 수 있다. 예를 들어, 1개의 스트립(210)에는 1,275개의 유닛(220)을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 실시 예에서의 회로기판 판넬(200)은 복수의 스트립(210)을 포함하고, 상기 복수의 스트립(210) 각각은 복수의 유닛(220)을 포함한다. 그리고, 상기 복수의 유닛(220) 각각은 하나의 회로기판을 구성할 수 있다. 이때, 상기 스트립(210)에 포함되는 복수의 유닛(220) 각각은 제1 방향으로의 폭이 3mm일 수 있고, 제2 방향으로의 폭이 2mm일 수 있으나, 이에 한정되지는 않는다.
즉, 상기 스트립(210) 내에는 제1 방향 및 제2 방향으로 상호 이격되는 복수의 유닛(220)을 포함할 수 있다. 이때, 상기 스트립(210) 내에서 상기 제1 방향으로 배치되는 유닛(220)의 수는 상기 제2 방향으로 배치되는 유닛(220)의 수보다 많을 수 있다. 또한, 상기 스트립(210) 내에서 상기 유닛(220)의 제1 방향으로의 폭은 상기 유닛(220)의 제2 방향으로 폭보다 클 수 있다.
상기와 같은 회로기판 판넬(200)은 스트립(210) 및 유닛(220)들이 위치하는 유효 영역(R1) 및 상기 유효 영역(R1) 이외의 더미 영역(R2)을 포함할 수 있다. 상기 더미 영역(R2)은 유효 영역(R1)의 외곽 영역일 수 있다. 예를 들어, 더미 영역(R2)은 회로기판 판넬(200)의 가장자리 영역일 수 있다.
상기 회로기판 판넬(200)의 유효 영역(R1)에는 스트립(210)과 유닛(220)이 위치할 수 있다. 예를 들어, 상기 회로기판 판넬(200)의 유효 영역(R1)에는 회로기판이 위치할 수 있다. 즉, 유효 영역(R1)에는 도 1에 도시된 회로 기판이 형성될 수 있다.
그리고, 상기 회로기판 판넬(200)의 더미 영역(R2)에는 상기 유효 영역(R1)에 형성되는 스트립(210), 나아가 유닛(220)의 제조 공정 시에, 신뢰성을 높이거나 로트 추적성 확보 등을 위한 구성들이 위치할 수 있다. 예를 들어, 상기 회로기판 판넬(200)의 더미 영역(R2)에는 상기 유효 영역(R1)에서의 유닛(220)에 대응하는 회로기판의 휨 발생을 억제하거나, 회로 패턴의 두께 균일성 등을 향상시키기 위한 더미 패턴(미도시)이 형성될 수 있다.
한편, 도 6에서와 같이, 상기와 같은 회로기판 판넬(200)을 스트립 단위로 제조할 수 있다. 예를 들어, 상기 스트립(210)에는 복수의 유닛(210), 예를 들어, 회로 기판이 위치할 수 있다.
이에 따라, 스트립(210)은 제1 유닛 영역(220A), 제2 유닛 영역(220B), 제3 유닛 영역(220C)을 포함할 수 있다. 그리고, 각각의 유닛 영역들 사이에는 소잉 영역(SR: sawing region)이 위치할 수 있다. 상기 소잉 영역은 각각의 유닛영역들을 상호 분리하기 위한 분리부재(300)의 작업 위치일 수 있다.
이때, 상기 소잉 영역(SR)에는 실시 예의 외측 관통 전극에 대응하는 소잉 관통부가 형성될 수 있다. 그리고, 상기 소잉 영역은 상기 소잉 관통부와 두께 방향으로 정렬될 수 있다. 이에 따라, 상기 분리부재(300)는 상기 소잉 관통부에 대응하는 위치에서 소잉을 진행하며, 이에 따라 도 7에 도시된 바와 같이, 실시 예의 회로 기판에 포함된 외측 관통 전극들은 회로 기판의 측면을 통해 노출될 수 있다.
도 8은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 8에 도시된 회로 기판(300)은 실질적으로 도 1에 도시된 회로 기판(100)과 유사하며, 외측 관통 전극이 형성되는 위치가 상이할 수 있다.
예를 들어, 회로 기판(300)은 제1 관통부(331) 및 제2 관통부(332)를 포함한다.
제1 관통부(331)는 배치 위치에 따라, 제1-1 관통 전극(331-1) 및 제1-2 관통 전극(331-2)을 포함할 수 있다. 상기 제1-1 관통 전극(331-1)은 상기 제1 절연층(111)의 내측에 배치될 수 있다. 상기 제1-1 관통 전극(331-1)은 복수 개일 수 있다. 예를 들어, 상기 제1 절연층(111)의 내측에는, 제1 방향(또는 길이 방향 또는 가로 방향)으로 상호 이격되며, 복수 개의 제1-1 관통 전극(331-1)이 배치될 수 있다. 상기 복수 개의 제1-1 관통 전극(331-1)의 각각의 제1면은 상기 제1 패드(321)에 공통 연결될 수 있다.
또한, 상기 복수 개의 제1-1 관통 전극(331-1)의 각각의 제2면은 제2-1 패드(122-1)에 개별 연결될 수 있다. 예를 들어, 상기 제2-1 패드(122-1)는 상기 제1 절연층(111)의 제2면에 상기 제1 방향으로 상호 이격되며 복수 개 배치될 수 있다. 그리고 상기 복수 개의 제1-1 관통 전극(331-1)의 각각의 제2면은 상기 복수 개의 제2-1 패드(122-1)에 각각 연결될 수 있다. 상기 제1-2 관통 전극(331-2)은 상기 제1 절연층(111)의 외측에 배치될 수 있다. 여기에서, 상기 외측에 배치된다는 것은, 상기 제1-2 관통 전극(331-2)의 외측면이 상기 제1 절연층(111)의 외측면을 통해 노출되는 것을 의미할 수 있다.
상기 제1-2 관통 전극(331-2)은 외측면이 상기 제1 절연층(111)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제1-2 관통 전극(331-2)은 상기 제1 절연층(111)의 외측면, 나아가 상기 회로 기판(300)의 외측면과 동일 선상에 위치하여 이에 따라 외부로 노출될 수 있다.
상기 제1-2 관통 전극(331-2)의 제1면은 상기 제1 패드(321)에 연결될 수 있다.
한편, 상기 제1-1 관통 전극(331-1)은 상기 제1-2 관통 전극(331-2)과 다른 형상을 가질 수 있다. 예를 들어, 상기 제1-1 관통 전극(331-1)은 제1측면 및 제2측면이 경사면을 포함할 수 있다. 예를 들어, 상기 제1-2 관통 전극(331-2)은 제1측면이 경사면을 포함하고, 제2 측면이 수직면을 포함할 수 있다. 예를 들어, 상기 제1-2 관통 전극(331-2)의 제2측면은 상기 제1 절연층(311)의 제1면 또는 제2면에 대해 수직할 수 있다.
제2 관통부(332)는 배치 위치에 따라, 제2-1 관통 전극(332-1) 및 제2-2 관통 전극(332-2)을 포함할 수 있다. 상기 제2-1 관통 전극(332-1)은 상기 제2 절연층(112)의 내측에 배치될 수 있다. 상기 제2-1 관통 전극(332-1)은 복수 개일 수 있다. 예를 들어, 상기 제2 절연층(112)의 내측에는, 제1 방향(또는 길이 방향 또는 가로 방향)으로 상호 이격되며, 복수 개의 제2-1 관통 전극(332-1)이 배치될 수 있다. 상기 복수 개의 제2-1 관통 전극(332-1)의 각각의 제2면은 상기 제1 패드(321)에 공통 연결될 수 있다.
상기 제2-2 관통 전극(332-2)은 상기 제2 절연층(112)의 외측에 배치될 수 있다. 여기에서, 상기 외측에 배치된다는 것은, 상기 제2-2 관통 전극(332-2)의 외측면이 상기 제2 절연층(112)의 외측면을 통해 노출되는 것을 의미할 수 있다.
상기 제2-2 관통 전극(332-2)은 외측면이 상기 제2 절연층(112)의 외측면과 동일 평면상에 위치할 수 있다. 예를 들어, 상기 제2-2 관통 전극(332-2)은 상기 제2 절연층(112)의 외측면, 나아가 상기 회로 기판(300)의 외측면과 동일 선상에 위치하여 이에 따라 외부로 노출될 수 있다.
이때, 상기 제1-2 관통 전극(331-2) 및 상기 제2-2 관통 전극(332-2)은 일측면이 상기 회로기판의 제1 외측면을 통해 노출될 수 있다. 이때, 상기 제1 외측면은 회로 기판의 좌측면일 수 있다.
즉, 제1-2 관통 전극(331-2) 및 제2-2 관통 전극(332-2)운 제1 외측 관통 전극 그룹을 이룰 수 있다. 이에 따라, 상기 제1 외측 관통 전극 그룹은 칩에서 발생한 열을 방출시키는 제1 열 전달 경로를 제공할 수 있다. 이때, 상기 제1 열 전달 경로는, 상기 회로 기판의 좌측면으로 형성될 수 있다.
또한, 상기 제1 외측 관통 전극 그룹과 이격되는 제2 외측 관통 전극 그룹 또는 제3 외측 관통 전극 그룹, 다시 말해서, 제4-2 관통 전극(134-2)과 제5-2 관통 전극(135-2)을 포함한 제2 외측 관통 전극 그룹, 또는 제7-2 관통 전극(137-2)과 제8-2 관통 전극(138-2)을 포함한 제3 외측 관통 전극 그룹은 상기 제1 외측 관통 전극 그룹과 다른 방향으로 열을 방출할 수 있다. 예를 들어, 상기 제2 외측 관통 전극 그룹 또는 제3 외측 관통 전극 그룹은 상기 회로 기판의 제2 측면을 통해 노출될 수 있다. 예를 들어, 상기 제2 외측 관통 전극 그룹 또는 제3 외측 관통 전극 그룹은 상기 회로 기판의 좌측면과 반대되는 우측면에 노출될 수 있다.
도 9는 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 9를 참조하면, 패키지 기판은 도 1 및 도 8 중 적어도 하나에 도시된 회로 기판을 포함한다. 이하에서는 설명의 편의를 위해, 도 1에 도시된 회로 기판을 포함하는 패키지 기판에 대해 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 이하에서 설명되는 패키지 기판은 도 8에 도시된 회로 기판을 포함할 수도 있을 것이다.
또한, 패키지 기판은 상기 회로 기판의 패드 상에 배치되는 접착부재를 포함한다.
구체적으로, 패키지 기판은 최상측에 배치된 제6-1 패드(126-1)에 배치되는 제1 접착부재(410)를 포함할 수 있다. 또한, 패키지 기판은 상기 회로 기판의 최하측에 배치된 제9-1 패드(129-1)에 배치되는 제2 접착부재(450)를 포함할 수 있다.
상기 제1 접착부재(410) 및 상기 제2 접착부재(450)는 서로 다른 형상을 가질 수 있다. 예를 들어, 상기 제1 접착부재(410)는 육면체 형상일 수 있다. 예를 들어, 상기 제1 접착부재(410)의 단면은 사각형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접착부재(410)의 단면은 직사각형 또는 정사각형 형상을 포함할 수 있다. 상기 제2 접착부재(450)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제2 접착부재(450)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제2 접착부재(450)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일 예로, 상기 제2 접착부재(450)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면일 것을 포함할 수 있다. 한편, 상기 제2 접착부재(450)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 접착부재(410) 상에는 칩(420)이 실장될 수 있다. 예를 들어, 상기 칩(420)은 구동 IC 칩(Drive IC chip)을 포함할 수 있다. 예를 들어, 상기 칩(420)은 구동 IC 칩(Drive IC chip) 이외의 소켓 또는 소자를 포함하는 다양한 칩을 의미할 수 있다. 예를 들어, 상기 칩(420)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 칩(420)은 전력관리 집적회로(PMIC: Power Management IC)일 수 있다. 예를 들어, 상기 칩(420)은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수 있다. 예를 들어, 상기 칩(420)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP) 칩이나, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩일 수 있다. 여기에서, 도면 상에는 패키지 기판에 1개의 칩만이 실장되는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판의 최상측에는 상호 이격되는 다수의 패드들이 배치될 수 있고, 이들 위에는 서로 다른 칩들이 실장될 수 있다. 예를 들어, 상기 복수의 칩은 센트랄 프로세서(CPU)에 대응하는 제1 AP 칩과, 그래픽 프로세서(GPU)에 대응하는 제2 AP 칩을 포함할 수 있다.
한편, 패키지 기판은 필렛층(430)을 포함한다. 상기 필렛층(430)은 상기 회로 기판의 최상측에 배치된 패드, 상기 제1 접착부재(410) 및 상기 칩(420)의 일부를 둘러싸며 형성될 수 있다. 상기 필렛층(430)은 상기 칩(420)으로 이물질이 들어가는 것을 방지하면서, 상기 칩(420)의 실장 성능을 향상시키기 위해 선택적으로 형성될 수 있다.
상기 회로 기판 상에는 몰딩층(440)이 형성될 수 있다. 상기 몰딩층(440)은 상기 실장된 칩(420)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(440)은 상기 실장된 칩(420)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
상기 몰딩층(440)은 상기 회로 기판의 절연층(110) 중 최상측에 배치된 제5 절연층(115)의 제1면과 직접 접촉할 수 있다. 여기에서, 상기 제5 절연층(115)의 제1면은 상기 제5 절연층(115)의 상면일 수 있다. 예를 들어, 실시 예에서는 상기 제5 절연층(115)의 상면에는 솔더 레지스트가 배치되지 않으며, 이에 따라 상기 제5 절연층(115)의 상면은 상기 몰딩층(440)과 직접 접촉할 수 있다.
한편, 상기 몰딩층(440)은 회로 기판(100)의 측면을 둘러싸며 형성될 수 있다. 이에 따라, 상기 몰딩층(440)은 상기 회로 기판(100)의 측면으로 노출된 외측관통 전극들을 덮으며 형성될 수 있다. 예를 들어, 상기 회로 기판(100)의 측면을 통해 노출된 외측관통 전극들은 상기 몰딩층(440)과 직접 접촉할 수 있다.
상기와 같이, 몰딩층(440)은 회로 기판(100)의 상부뿐 아니라, 이의 측부에도 배치된다. 이에 따라, 상기 몰딩층(440)이 상기 회로 기판의 측부를 감싸는 구조의 경우, 상기 칩(420)의 방열성이 매우 감소하게 된다. 이때, 실시 예에서는 상기와 같이 회로기판의 외측 관통 전극들이 회로 기판의 측면을 통해 노출되도록 하고, 이에 따라 상기 몰딩층(440)으로 열을 방출할 수 있도록 하여, 이에 따른 방열성을 향상시킬 수 있도록 한다.
이때, 상기 몰딩층(440)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(440)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(440)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(440)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(440)이 저유전율을 가지도록 하여, 상기 외측관통 전극들과의 조합을 통해 방열 특성을 더욱 향상시킬 수 있도록 한다.
한편, 실시 예의 패키지 기판은 회로 기판 중에서 제1 절연층 및 제2 절연층을 포함하는 구조를 가질 수 있다. 이의 경우, 상기 제1 접착부재(410)는 상기 제3-1 패드에 배치될 수 있고, 상기 제2 접착부재(450)는 상기 제2-1 패드에 배치될 수 있다. 또한, 회로 기판의 보호층은 상기 제1 절연층의 제2면에 배치될 수 있고, 상기 제2 절연층의 제1면에는 보호층이 배치되지 않고, 몰딩층(440)이 배치될 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 절연층;
    상기 제1 절연층의 제1면에 배치된 제1 패드;
    상기 제1 절연층의 상기 제1면과 반대되는 제2면에 배치된 제2 패드; 및
    상기 제1 절연층을 관통하는 제1 관통부를 포함하고,
    상기 제1 관통부는,
    상기 제1 절연층의 제1 영역에 배치된 제1-1 관통 전극과,
    상기 제1 절연층의 제2 영역에 배치된 제1-2 관통 전극을 포함하고,
    상기 제2 영역은 상기 제1 절연층의 외측면에 인접하고,
    상기 제1-2 관통 전극의 외측면은 상기 제1 절연층의 외측면과 동일 평면 상에 위치하고,
    상기 제1 패드는,
    상기 제1 절연층의 제1 영역에서 상기 제2 영역으로 연장되어, 상기 제1-1 관통 전극 및 상기 제1-2 관통 전극 사이를 연결하는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 제1-2 관통 전극의 폭은, 상기 제1-1 관통 전극의 폭의 0.3배 내지 2배 사이의 범위를 가지는,\
    반도체 패키지.
  3. 제1항에 있어서,
    하나의 제1 패드는 상기 제1-1 관통 전극의 상면 및 상기 제1-2 관통 전극의 상면 사이를 연결하고,
    상기 제2 패드는,
    상기 제1 절연층의 상기 제1 영역에 배치되고, 상기 제1-1 관통 전극의 하면과 연결된 제2-1 패드; 및
    상기 제1 절연층의 상기 제2 영역에 배치되고, 상기 제1-2 관통 전극의 하면과 연결된 제2-2 패드를 포함하는,
    반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 패드의 외측면, 상기 제2-2 패드의 외측면, 상기 제1-2 관통 전극의 외측면 및 상기 제1 절연층의 외측면은 상호 동일 평면 상에 위치하는,
    반도체 패키지.
  5. 제1항에 있어서,
    상기 제1-1 관통 전극은 상기 제1-2 관통 전극의 형상과 다른 형상을 가지는,
    반도체 패키지.
  6. 제5항에 있어서,
    상기 제1-2 관통 전극의 외측면은 상기 제1 절연층의 상기 제1 면에 대해 수직한,
    반도체 패키지.
  7. 제6항에 있어서,
    상기 제1-2 관통 전극의 내측면은 상기 제1 절연층의 상기 제1면에 대해 경사를 가지는,
    반도체 패키지.
  8. 제1항에 있어서,
    상기 제1-1 관통 전극 및 상기 제1-2 관통 전극 중 적어도 하나는,
    길이 방향으로 연장되는 바 형상을 가지는,
    반도체 패키지.
  9. 제1항에 있어서,
    상기 제1-2 관통 전극은,
    외측면이 상기 제1 절연층의 외측면과 동일 평면 상에 각각 위치하며, 상호 이격되는 복수의 서브 관통 전극을 포함하는,
    반도체 패키지.
  10. 제9항에 있어서,
    상기 제1-2 관통 전극은,
    상기 복수의 서브 관통 전극을 연결하는 연결 관통 전극을 포함하고,
    상기 제1-2 관통 전극의 평면 형상은 ㄷ자 형상을 가지는,
    반도체 패키지.
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