WO2022240236A1 - 반도체 패키지 - Google Patents

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WO2022240236A1
WO2022240236A1 PCT/KR2022/006891 KR2022006891W WO2022240236A1 WO 2022240236 A1 WO2022240236 A1 WO 2022240236A1 KR 2022006891 W KR2022006891 W KR 2022006891W WO 2022240236 A1 WO2022240236 A1 WO 2022240236A1
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circuit pattern
layer
pattern layer
insulating layer
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남일식
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엘지이노텍 주식회사
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Definitions

  • the embodiment relates to a semiconductor package.
  • a typical semiconductor package has a form in which a processor package in which a processor chip is disposed and a memory package in which a memory chip is attached are connected as one.
  • a processor chip and a memory chip are manufactured as one integrated package. Accordingly, there is an advantage in that a mounting area of the chip can be reduced and a high-speed signal can be transmitted through a short path. Due to these advantages, the semiconductor package as described above is widely applied to mobile devices and the like.
  • the circuit pattern layer of the semiconductor package is becoming increasingly miniaturized.
  • a problem such as diffusion of the solder balls occurs in the process of arranging the solder balls on the miniaturized pattern. And, the spread solder balls are connected to neighboring patterns, thereby causing reliability problems such as short circuits.
  • a semiconductor package having a new structure is provided.
  • the embodiment provides a semiconductor package capable of solving a reliability problem caused by the proliferation of connection parts.
  • a semiconductor package includes a first insulating layer; a first pad disposed on an upper surface of the first insulating layer; a second pad disposed on an upper surface of the first insulating layer and spaced apart from the first pad in a horizontal direction; and a second insulating layer disposed on the first pad and including a first opening overlapping a top surface of the first pad in a vertical direction, wherein the second pad includes a concave groove portion on the top surface, The groove portion of the second pad is closer to the lower surface of the first insulating layer than the upper surface of the first pad.
  • the second insulating layer is disposed on the upper surface of the first insulating layer.
  • the second insulating layer includes a second opening vertically overlapping an upper surface of the second pad as a whole.
  • the height of the upper surface of each of the first pad and the second pad is less than or equal to the height of the upper surface of the first insulating layer.
  • first pad has a first planar shape
  • second pad has a second planar shape different from the first planar shape
  • the upper surface of the second pad includes a first portion having a height corresponding to the upper surface of the first pad, and a second portion having a height lower than the upper surface of the first pad and corresponding to the groove portion. .
  • the upper surface of the first pad and the upper surface of the first portion of the second pad are located lower than the upper surface of the first insulating layer.
  • the semiconductor package may include a trace disposed on the first insulating layer and connected to at least one of the first pad and the second pad, wherein the groove of the second pad is above a top surface of the trace. It is more adjacent to the lower surface of the first insulating layer.
  • the width of the groove has a range of 30% to 90% of the width of the second pad.
  • a vertical distance between the top surface of the first insulating layer and the top surface of the first pad or the second pad has a range of 1 ⁇ m to 8 ⁇ m.
  • a plurality of first pads are included, and a plurality of first openings vertically overlap each of the plurality of first pads.
  • a plurality of second pads are included, and one second opening vertically overlaps the plurality of pads.
  • the second opening vertically overlaps a trace disposed between the plurality of second pads.
  • the circuit board of the embodiment includes a first insulating layer disposed on a first outermost side and a first circuit pattern layer buried on an upper surface of the first insulating layer.
  • the first insulating layer includes a first region and a second region.
  • the first region may refer to a region in which a second insulating layer corresponding to the protective layer is disposed, and may refer to a region in which the second insulating layer is not disposed. That is, the second insulating layer includes a first opening partially vertically overlapping the first region. In addition, the second insulating layer includes a second opening vertically overlapping the second region as a whole.
  • the first circuit pattern layer includes a first pad disposed on the first region of the first insulating layer and a second pad disposed on the second region.
  • a recess recessed downward may be formed on an upper surface of the second pad in the embodiment.
  • the recess formed in the second pad may serve as a dam to prevent overflow of a connection such as a solder ball disposed on the second pad.
  • the embodiment enables the connection part to be stably formed on the second pad, and thus solves the reliability problem caused by overflow of the connection part.
  • the embodiment may solve the problem of electrical reliability in contact with a neighboring circuit pattern layer as the connection portion overflows.
  • recesses may be formed not only in the second pad but also in the first pad. That is, similar to the second pad, a connection portion such as a solder ball is disposed on the first pad.
  • a step may occur between the connection part disposed on the first pad and the connection part disposed on the second pad.
  • a problem in which a chip mounted on the connection portion is tilted may occur due to the generated step difference. Accordingly, according to the embodiment, a groove may be formed in the first pad to eliminate the level difference, thereby improving mounting reliability of the chip.
  • the upper surface of the first insulating layer and the upper surface of the first circuit pattern layer have a step difference.
  • the upper surface of the first circuit pattern layer is positioned lower than the upper surface of the first insulating layer. Accordingly, according to the embodiment, a part of the first insulating layer can also serve as a dam to prevent overflow of the connection part, and thus reliability can be further improved. Furthermore, the embodiment can stably protect traces in the second region where the protective layer is not disposed, thereby improving product reliability.
  • FIG. 1 is a diagram showing a circuit board of a comparative example.
  • FIG. 2 is a diagram showing a circuit board according to the first embodiment.
  • FIG. 3 is an enlarged view for explaining the outermost first circuit pattern layer of FIG. 2 .
  • FIG. 4 is a plan view for explaining an outermost first circuit pattern layer of FIG. 2 .
  • FIG. 5 is a diagram for explaining the layer structure of the circuit pattern layer of FIG. 2 .
  • FIG. 6 is a diagram illustrating a circuit board according to a second embodiment.
  • FIG. 7 is a diagram illustrating a circuit board according to a third embodiment.
  • FIG. 8 is a diagram illustrating a semiconductor package according to an embodiment.
  • 9 to 24 are diagrams illustrating a manufacturing method of a circuit board according to an embodiment in process order.
  • the technical idea of the present invention is not limited to some of the described embodiments, but may be implemented in a variety of different forms, and if it is within the scope of the technical idea of the present invention, one or more of the components among the embodiments can be selectively implemented. can be used by combining and substituting.
  • the singular form may also include the plural form unless otherwise specified in the phrase, and when described as "at least one (or more than one) of A and (and) B and C", A, B, and C are combined. may include one or more of all possible combinations. Also, terms such as first, second, A, B, (a), and (b) may be used to describe components of an embodiment of the present invention.
  • top (top) or bottom (bottom) is not only a case where two components are in direct contact with each other, but also one A case in which another component above is formed or disposed between two components is also included.
  • up (up) or down (down) it may include the meaning of not only an upward direction but also a downward direction based on one component.
  • FIG. 1 is a diagram illustrating a circuit board according to a comparative example.
  • a circuit board of a comparative example is manufactured by an embedded trace substrate (ETS) method.
  • ETS embedded trace substrate
  • At least one of the first and second outermost circuit pattern layers has a structure embedded in the insulating layer.
  • the circuit board of the comparative example includes the insulating layer 10 .
  • the insulating layer 10 has a plurality of stacked structures or a single layer structure.
  • a circuit pattern layer is disposed on the surface of the insulating layer 10 .
  • the circuit board of the comparative example includes the first circuit pattern layer 20 disposed on one surface of the insulating layer 10 and the second circuit pattern layer 30 disposed on the other surface opposite to the one surface of the insulating layer 10.
  • the first circuit pattern layer 20 is the first outermost circuit pattern layer of the insulating layer 10 .
  • the first circuit pattern layer 20 is a circuit pattern layer disposed on the uppermost side of the insulating layer 10 .
  • the second circuit pattern layer 30 is the second outermost circuit pattern layer of the insulating layer 10 .
  • the second circuit pattern layer 30 is a circuit pattern layer disposed on the lowermost side of the insulating layer 10 .
  • the circuit board of the comparative example has a structure in which one of the first circuit pattern layer 20 and the second circuit pattern layer 30 is buried in the insulating layer 10 .
  • the first circuit pattern layer 20 has a structure buried in one surface of the insulating layer 10 .
  • the second circuit pattern layer 30 has a structure protruding from the other surface of the insulating layer 10 .
  • a protective layer 50 is disposed on one surface of the insulating layer 10 .
  • the protective layer 50 is a solder resist.
  • the insulating layer 10 is divided into a plurality of regions.
  • the insulating layer 10 includes a first region R1 on which the protective layer 50 is disposed and a second region R2 other than the first region R1.
  • the first circuit pattern layer 20 is disposed in the first region R1 and the second region R2, respectively.
  • the first circuit pattern layer 20 includes a first pad (not shown) disposed in the first region R1 and a second pad (not shown) disposed in the second region R2.
  • the first pad and the second pad refer to mounting pads on which chips are mounted. That is, in a general circuit board, mounting pads are disposed not only in the first region R1 where the protective layer 50 is disposed but also in the second region R2 where the protective layer 50 is not disposed.
  • connection part 60 is disposed on the upper surfaces of the first pad and the second pad.
  • the connecting portion 60 is a solder ball.
  • the upper surface of the first pad is exposed through an opening (not shown) of the protective layer 50 . Accordingly, the connection part 60 disposed on the first pad is disposed within the opening of the protective layer 50 . Accordingly, the protective layer 50 may serve as a dam to prevent overflow of the connection portion 60 disposed on the first pad.
  • the protective layer 50 as described above is not disposed in the second region R2, and accordingly, the connection part 60 disposed on the second pad is different from the connection part disposed on the first pad. There are no configurations that play a role.
  • connection part 60 when a certain pressure is applied for chip mounting in a state where the connection part 60 is disposed on the second pad, the connection part 60 overflows. And, the overflow connection part generates a short area A connected to a neighboring circuit pattern layer.
  • the volume of the connection part 60 disposed on the second pad is reduced. Also, when the volume of the connection part 60 is reduced, a connection failure in which the chip and the second pad are not electrically connected to each other occurs due to an insufficient amount of the connection part 60 . In addition, when the volume of the connection part 60 is reduced as described above, a step is generated between the connection part disposed on the first pad and the connection part disposed on the second pad, and accordingly, the reliability of mounting the chip in an inclined state is increased. A problem arises.
  • an embodiment is intended to provide a circuit board capable of preventing overflow of a connection portion disposed on a pad of an outermost circuit pattern layer. Furthermore, the embodiment forms a groove that serves as a dam to prevent overflow of the connection part in the pad of the outermost circuit pattern layer disposed in the area where the protective layer is not disposed, thereby improving the reliability of the circuit board. do.
  • a semiconductor package having a structure in which a chip is mounted on a circuit board according to the embodiment may be included in an electronic device.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various chips may be mounted on the semiconductor package.
  • the semiconductor package includes memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory, a central processor (eg, CPU), a graphic processor (eg, GPU), Application processor chips such as digital signal processors, cryptographic processors, microprocessors and microcontrollers, and logic chips such as analog-to-digital converters and application-specific ICs (ASICs) may be mounted.
  • volatile memory eg, DRAM
  • non-volatile memory eg, ROM
  • flash memory e.g, a central processor (eg, CPU), a graphic processor (eg, GPU),
  • Application processor chips such as digital signal processors, cryptographic processors, microprocessors and microcontrollers, and logic chips such as
  • the embodiment provides a semiconductor package capable of mounting at least two chips of different types on one substrate while reducing the thickness of the semiconductor package connected to the main board of the electronic device.
  • the electronic device includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer. ), a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like.
  • a smart phone a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer.
  • a monitor a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like.
  • it is not limited thereto, and may be any other electronic device that processes data in addition to these.
  • circuit board and a semiconductor package including the circuit board according to an embodiment will be described.
  • FIG. 2 is a diagram showing a circuit board according to the first embodiment
  • FIG. 3 is an enlarged view for explaining the outermost first circuit pattern layer of FIG. 2
  • FIG. 4 is an outermost first circuit of FIG. It is a plan view for explaining the pattern layer
  • FIG. 5 is a diagram for explaining the layer structure of the circuit pattern layer of FIG. 2 .
  • circuit board according to the first embodiment will be described in detail with reference to FIGS. 2 to 5 .
  • the circuit board of the embodiment provides a mounting space in which at least one chip can be mounted.
  • the number of chips mounted on the circuit board of the embodiment may be one, alternatively two, and alternatively three or more.
  • one processor chip may be mounted on a circuit board, and at least two processor chips having different functions may be mounted on the circuit board.
  • one processor chip and one memory chip may be mounted on the circuit board.
  • at least two processor chips and at least one memory chip performing different functions may be mounted.
  • the circuit board includes an insulating layer 110 .
  • the insulating layer 110 has a structure of at least one layer.
  • the circuit board is shown as having a three-layer structure based on the number of layers of the insulating layer 110, but is not limited thereto.
  • the circuit board may have a stacked structure of two or less layers based on the number of layers of the insulating layer 110, and may have a stacked structure of four or more layers.
  • circuit board will be described as having a three-layer structure based on the number of layers of the insulating layer 110 .
  • the insulating layer 110 may include a prepreg (PPG).
  • the prepreg may be formed by impregnating a fiber layer in the form of a fabric sheet, such as a glass fabric woven with glass yarn, with an epoxy resin, and then performing thermal compression.
  • the embodiment is not limited thereto, and the prepreg constituting the insulating layer 110 may include a fiber layer in the form of a fabric sheet woven with carbon fiber threads.
  • the insulating layer 110 may include a resin and reinforcing fibers disposed in the resin.
  • the resin may be an epoxy resin, but is not limited thereto.
  • the resin is not particularly limited to an epoxy resin, and for example, one or more epoxy groups may be included in the molecule, two or more epoxy groups may be included, and, alternatively, four or more epoxy groups may be included.
  • the resin of the insulating layer 110 may include a naphthalene group, and may be, for example, an aromatic amine type, but is not limited thereto.
  • the resin is bisphenol A type epoxy resin, bisphenol F type epoxy resin, bisphenol S type epoxy resin, phenol novolak type epoxy resin, alkylphenol novolak type epoxy resin, biphenyl type epoxy resin, aralkyl type epoxy Resins, dicyclopentadiene type epoxy resins, naphthalene type epoxy resins, naphthol type epoxy resins, epoxy resins of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, biphenyl aralkyl type epoxy resins, fluorene type epoxies resins, xanthene-type epoxy resins, triglycidyl isocyanurate, rubber-modified epoxy resins, and phosphorous-type epoxy resins; naphthalene-type epoxy resins, bisphenol A-type epoxy resins, and phenol novolac epoxy resins; , cresol novolak epoxy resins, rubber-modified epoxy resins, and phosphorus-based epoxy
  • the reinforcing fibers may be glass fibers, carbon fibers, aramid fibers (eg, aramid-based organic materials), nylon, silica-based inorganic materials, or titania-based inorganic materials.
  • the reinforcing fibers may be arranged to cross each other in a planar direction within the resin.
  • glass fibers carbon fibers, aramid fibers (eg, aramid-based organic materials), nylon, silica-based inorganic materials, or titania-based inorganic materials may be used.
  • aramid fibers eg, aramid-based organic materials
  • nylon e.g., silica-based inorganic materials
  • silica-based inorganic materials e.g., silica-based inorganic materials
  • titania-based inorganic materials may be used.
  • the embodiment is not limited thereto, and the insulating layer 110 may include other insulating materials.
  • the insulating layer 110 may be rigid or flexible.
  • the insulating layer 110 may include glass or plastic.
  • the insulating layer 110 includes chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, or polyimide (PI) or polyethylene terephthalate (PET). ), reinforced or soft plastics such as propylene glycol (PPG), polycarbonate (PC), or sapphire.
  • the insulating layer 110 may include an optical isotropic film.
  • the insulating layer 110 may include Cyclic Olefin Copolymer (COC), Cyclic Olefin Polymer (COP), polycarbonate (PC), or polymethyl methacrylate (PMMA). .
  • the insulating layer 110 may be formed of a material including an inorganic filler and an insulating resin.
  • the insulating layer 110 includes a thermosetting resin such as epoxy resin, a thermoplastic resin such as polyimide, and a resin containing a reinforcing material such as inorganic filler such as silica and alumina, specifically ABF (Ajinomoto Build-up Film), FR-4, Bismaleimide Triazine (BT), Photo Imagable Dielectric Resin (PID), BT, and the like may be used.
  • the insulating layer 110 may include a first insulating layer 111 , a second insulating layer 112 , and a third insulating layer 113 from the uppermost side.
  • Each of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may have a thickness ranging from 10 ⁇ m to 100 ⁇ m.
  • the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may have a thickness ranging from 15 ⁇ m to 80 ⁇ m.
  • each of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may have a thickness ranging from 20 ⁇ m to 50 ⁇ m.
  • the thicknesses of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may correspond to the distance in the thickness direction between circuit patterns disposed on different layers. .
  • the thickness of the first insulating layer 111 may mean a straight line distance between the lower surface of the first circuit pattern layer 121 and the upper surface of the second circuit pattern layer 122 .
  • the thickness of the second insulating layer 112 may mean a straight line distance between the lower surface of the second circuit pattern layer 122 and the third circuit pattern layer 123 .
  • the thickness of the third insulating layer 113 may mean a straight line distance between the lower surface of the third circuit pattern layer 123 and the fourth circuit pattern layer 124 .
  • the first insulating layer 111 may be the first outermost insulating layer disposed on the first outermost side of the circuit board according to the embodiment.
  • the first insulating layer 111 may be an uppermost insulating layer disposed on the uppermost side of the circuit board.
  • the third insulating layer 113 may be a second outermost insulating layer disposed on a second outermost side opposite to the first insulating layer 111 in the circuit board according to the embodiment.
  • the second insulating layer 112 may be a lowermost insulating layer disposed on the lowermost side of the circuit board.
  • the second insulating layer 112 may be an inner insulating layer disposed between the first outermost insulating layer and the second outermost insulating layer.
  • the inner insulating layer may have a layer structure of 2 or more layers.
  • a circuit pattern layer is disposed on the surface of the insulating layer 110 .
  • a first circuit pattern layer 121 is disposed on the upper surface of the first insulating layer 111 .
  • the second circuit pattern layer 122 is disposed on the lower surface of the first insulating layer 111 or the upper surface of the second insulating layer 112 .
  • a third circuit pattern layer 123 is disposed on the lower surface of the second insulating layer 112 or the upper surface of the third insulating layer 113 .
  • a fourth circuit pattern layer 124 is disposed on the lower surface of the third insulating layer 113 .
  • the circuit board may be manufactured using an embedded trace substrate (ETS) method. Accordingly, at least one of the plurality of circuit pattern layers included in the circuit board may have an ETS structure.
  • the circuit pattern layer disposed on at least one of the circuit pattern layers disposed on each layer of the circuit board may have a structure buried in the surface of the insulating layer.
  • the circuit pattern layer disposed on the top surface of the first outermost insulating layer may have an ETS structure.
  • the first circuit pattern layer 121 disposed on the top surface of the first insulating layer 111 may have an ETS structure.
  • the first circuit pattern layer 121 may have a structure buried in the upper surface of the first insulating layer 111 .
  • the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124 excluding the first circuit pattern layer 121 are the insulating layer 110 ) may have a structure protruding from the surface of the
  • the first circuit pattern layer 121 may have a structure buried in the upper surface of the first insulating layer 111 .
  • the upper surface of the first circuit pattern layer 121 may be a circuit pattern layer disposed on the first outermost side of the circuit board. Accordingly, the first circuit pattern layer 121 may be exposed to the first outermost side of the circuit board.
  • the first circuit pattern layer 121 may be surrounded by the first insulating layer 111 .
  • side surfaces and lower surfaces of the first circuit pattern layer 121 may be surrounded by the first insulating layer 111 .
  • the upper surface of the first circuit pattern layer 121 and the upper surface of the first insulating layer 111 may be lowered on the same plane.
  • the upper surface of the first circuit pattern layer 121 and the upper surface of the first insulating layer 111 may be positioned on the same plane.
  • the first circuit pattern layer 121 may include a plurality of pads.
  • the first circuit pattern layer 121 may include a first pad 121-1 and a second pad 121-2.
  • the first pad 121-1 and the second pad 121-2 may be mounting pads.
  • the first pad 121-1 and the second pad 121-2 may be a part where a chip is mounted.
  • the first pad 121-1 and the second pad 121-2 may be a portion where a connection part such as a solder ball is disposed.
  • an upper surface of the first pad 121-1 may be positioned on the same plane as a portion of an upper surface of the second pad 121-2.
  • the top surface of the first pad 121-1 may be positioned on a different plane from another part of the top surface of the second pad 121-2.
  • the upper surface of the first pad 121-1 may be located higher than other parts of the upper surface of the second pad 121-2.
  • a part of the upper surface of the second pad 121-2 may be located higher than another part of the upper surface of the second pad 121-2.
  • the upper surface of the second pad 121-2 may have a step.
  • the upper surface of the second pad 121-2 may include a concave portion (or groove portion) depressed downward.
  • a groove 121-2R may be formed on the upper surface of the second pad 121-2.
  • a part of the upper surface of the second pad 121-2 may refer to a part where the groove 121-2R is not formed, and another part of the upper surface of the second pad 121-2 may refer to a part where the groove 121-2R is not formed. It may mean the bottom surface of the groove 121-2R.
  • the groove 121-2R of the second pad 121-2 is located closer to the lower surface of the first insulating layer than the upper surface of the first pad 121-1.
  • the second circuit pattern layer 122 may have a structure protruding downward from the lower surface of the first insulating layer 111 .
  • the second circuit pattern layer 122 may have a structure buried in the upper surface of the second insulating layer 112 . Side and lower surfaces of the second circuit pattern layer 122 may be surrounded by the second insulating layer 112 .
  • the third circuit pattern layer 123 may have a structure protruding downward from the lower surface of the second insulating layer 112 .
  • the third circuit pattern layer 123 may have a structure buried in the upper surface of the third insulating layer 113 . Side and lower surfaces of the third circuit pattern layer 123 may be surrounded by the third insulating layer 113 .
  • the fourth circuit pattern layer 124 may have a structure protruding downward from the lower surface of the third insulating layer 113 .
  • the fourth circuit pattern layer 124 may be a circuit pattern layer disposed on the second outermost side of the circuit board. Accordingly, the lower surface of the fourth circuit pattern layer 124 may be exposed to the second outermost side of the circuit pattern layer 121 .
  • circuit pattern layers including the first circuit pattern layer 121 of the embodiment may include traces and pads.
  • the first circuit pattern layer 121 and the fourth circuit pattern layer 124 disposed on the first and second outermost sides of the circuit board form a mounting pad on which a chip is mounted or a terminal pad connected to an external board.
  • the first circuit pattern layer 121 and the fourth circuit pattern layer 124 may include traces that are long wires connected to the mounting pad or terminal pad.
  • the circuit pattern layers as described above are at least one metal material selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn) can be formed as
  • the circuit pattern layers are at least one selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn), which have excellent bonding strength. It may be formed of a paste containing a metal material or a solder paste.
  • the first circuit pattern layer 121, the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124 have high electrical conductivity and are relatively inexpensive copper ( Cu).
  • Each of the first circuit pattern layer 121, the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124 has a thickness T1 ranging from 5 ⁇ m to 20 ⁇ m.
  • each of the first circuit pattern layer 121, the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124 has a thickness ranging from 6 ⁇ m to 17 ⁇ m.
  • the first circuit pattern layer 121, the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124 may each have a thickness in the range of 7 ⁇ m to 16 ⁇ m. have.
  • the circuit pattern layer Resistance increases, and thus signal transmission efficiency may decrease.
  • the thickness of each of the first circuit pattern layer 121, the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124 is less than 5 ⁇ m
  • Signal transmission loss may increase.
  • the thickness of each of the first circuit pattern layer 121, the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124 exceeds 20 ⁇ m. In this case, the line width of the circuit pattern layers may increase, and thus the overall volume of the circuit board may increase.
  • the first circuit pattern layer 121 of the embodiment may be a fine pattern.
  • the second circuit pattern layer 122 , the third circuit pattern layer 123 , and the fourth circuit pattern layer 124 may also have fine patterns.
  • the first circuit pattern layer 121 in the embodiment includes a chip mounting portion in which a chip in a semiconductor package is mounted.
  • the first circuit pattern layer 121 may include a mounting pad on which at least one application processor chip is mounted.
  • the first circuit pattern layer 121 may include mounting pads on which at least two application processor chips are mounted.
  • the first circuit pattern layer 121 may include a fine pattern.
  • the characteristics of the first circuit pattern layer 121 described below may be equally applied to the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124. However, for convenience of description, only the first circuit pattern layer 121 will be described.
  • a detailed description of the first circuit pattern layer 121 is as follows.
  • the first circuit pattern layer 121 includes a first pad 121-1 and a second pad 121-2.
  • the first circuit pattern layer 121 includes traces 121-3.
  • the trace 121-3 may refer to a long wire that is connected to the first pad 121-1 and/or the second pad 121-2 and thus transmits an electrical signal.
  • the first pad 121-1 and the second pad 121-2 have substantially the same function, but are distinguished by being disposed in different regions on the upper surface of the first insulating layer 111.
  • the first insulating layer 111 may include a plurality of regions.
  • the first insulating layer 111 may include a first region R1 and a second region R2.
  • the first region R1 and the second region R2 may be separated by the first protective layer 140 disposed on the top surface of the first insulating layer 111 .
  • the first protective layer 140 may also be referred to as an 'insulation layer'.
  • the first region R1 may refer to a region in which a first pad vertically overlaps with at least a portion of an upper surface of the first passivation layer 140 .
  • the second region R2 may refer to a region where a second pad is disposed, the upper surface of which does not vertically overlap the first protective layer 140 as a whole.
  • the first region R1 may refer to a region where the first protective layer 140 is disposed.
  • the second region R2 may refer to an area other than the first region R1.
  • the second region R2 may mean a region where the first protective layer 140 is not disposed.
  • the first region R1 may mean a solder resist (SR) masking region where the first protective layer 140 is disposed.
  • the second region R2 may refer to a non-SR region in which the first passivation layer 140 is not disposed.
  • the first protective layer 140 includes a plurality of openings.
  • the first protective layer 140 may include a first opening partially vertically overlapping the first region R1 .
  • the first protective layer 140 may include a second opening vertically overlapping the second region R2 as a whole.
  • the first passivation layer 140 may not be entirely disposed in the second region R2 in which the second opening is formed.
  • the outermost side (eg, the surface of the outermost insulating layer) of a general circuit board includes a first region R1 where a solder resist is disposed and a second region other than the first region R1.
  • the first pad 121 - 1 of the first circuit pattern layer 121 may refer to a pattern disposed in the first region R1 .
  • the first pad 121 - 1 of the first circuit pattern layer 121 may refer to a mounting pad disposed in the first region R1 .
  • the second pad 121 - 2 of the first circuit pattern layer 121 may refer to a pattern disposed in the second region.
  • the second pad 121 - 2 of the first circuit pattern layer 121 may refer to a mounting pad disposed in the second region R2 .
  • the trace 121-3 of the first circuit pattern layer 121 may mean a signal line connected to the first pad 121-1 or/and the second pad 121-2.
  • the trace 121 - 3 of the first circuit pattern layer 121 may be disposed in the first region R1 and may be disposed in the second region R2 .
  • the traces 121-3 of the first circuit pattern layer 121 may be disposed in both the first region R1 and the second region R2.
  • a width W1 of the first pad 121 - 1 of the first circuit pattern layer 121 may satisfy a range of 50 ⁇ m to 130 ⁇ m.
  • the width W1 of the first pad 121-1 of the first circuit pattern layer 121 may satisfy a range of 60 ⁇ m to 115 ⁇ m.
  • the width W1 of the first pad 121-1 of the first circuit pattern layer 121 may satisfy a range of 70 ⁇ m to 110 ⁇ m.
  • the width W1 In the plane of the circuit board may mean any one of a width in a width direction, a width in a length direction, and a width in a diagonal direction between the width direction and the length direction of the first pad 121-1. .
  • the first pad 121-1 of the first circuit pattern layer 121 may have a first shape.
  • the first pad 121 - 1 of the first circuit pattern layer 121 may have a circular shape.
  • the first pad 121 - 1 of the first circuit pattern layer 121 may have substantially the same width in a width direction, a width in a length direction, and a width in a diagonal direction.
  • the width W2 of the second pad 121-2 of the first circuit pattern layer 121 may be different from the width W1 of the first pad 121-1.
  • the width W2 of the second pad 121-2 may mean a width in a longitudinal direction or a width in a width direction.
  • the second pad 121-2 may have a second shape.
  • the second pad 121-2 may have a second shape different from the first shape of the first pad 121-1.
  • the second pad 121-2 may have an oval shape.
  • the width W2 of the second pad 121-2 in the first direction may satisfy a range of 20 ⁇ m to 80 ⁇ m.
  • the width W2 of the second pad 121-2 in the first direction may satisfy a range of 25 ⁇ m to 75 ⁇ m.
  • the width W2 of the second pad 121-2 in the first direction may satisfy a range of 30 ⁇ m to 60 ⁇ m.
  • the width W7 of the second pad 121-2 in the second direction may satisfy a range of 50 ⁇ m to 130 ⁇ m.
  • the width W7 of the second pad 121-2 in the second direction may satisfy a range of 60 ⁇ m to 115 ⁇ m.
  • the width W7 of the second pad 121-2 in the second direction may satisfy a range of 70 ⁇ m to 110 ⁇ m.
  • the shape of the second pad 121-2 in the second region R2 where the first protective layer 140 is not disposed is elliptical, and in the second region R2 to improve the circuit density of Furthermore, the first passivation layer 140 is not disposed in the second region R2, and thus the trace 121-3 disposed in the second region R2 may be damaged.
  • the shape of the second pad 121-2 is elliptical, so that the width in the second direction is smaller than the width in the first direction, as described above. Through this, the embodiment can further secure a gap between the second pad 121-2 and the trace 121-3 in the second direction as described above, and thus the damage can be minimized.
  • a line width W3 of the trace 121 - 3 of the first circuit pattern layer 121 may be 7 ⁇ m or less.
  • the line width W3 of the trace 121-3 of the first circuit pattern layer 121 may be 6 ⁇ m or less.
  • the line width W3 of the trace 121-3 of the first circuit pattern layer 121 may be 5 ⁇ m or less.
  • the line width W3 of the trace 121 - 3 of the first circuit pattern layer 121 may range from 1 ⁇ m to 7 ⁇ m.
  • the line width W3 of the trace 121 - 3 of the first circuit pattern layer 121 may range from 1.5 ⁇ m to 6.5 ⁇ m.
  • the line width W3 of the trace 121 - 3 of the first circuit pattern layer 121 may range from 2 ⁇ m to 6 ⁇ m.
  • the traces 121-3 of the first circuit pattern layer 121 may have a specific interval W4.
  • the distance W4 may mean a distance between the trace 121-3 and the first pad 121-1 or between the trace 121-3 and the second pad 121-2.
  • the interval W4 may mean an interval between a plurality of traces.
  • the spacing W4 of the traces 121-3 may be 7 ⁇ m or less.
  • the interval W4 between the traces 121 - 3 of the first circuit pattern layer 121 may be 6 ⁇ m or less.
  • the interval W4 between the traces 121 - 3 of the first circuit pattern layer 121 may be 5 ⁇ m or less.
  • the distance W4 between the traces 121 - 3 of the first circuit pattern layer 121 may range from 1 ⁇ m to 7 ⁇ m.
  • the distance W4 between the traces 121 - 3 of the first circuit pattern layer 121 may range from 1.5 ⁇ m to 6.5 ⁇ m.
  • the interval W4 of the traces 121-3 may have a range of 2 ⁇ m to 6 ⁇ m.
  • the line width W3 and the interval W4 may be large.
  • the trace 121-3 of the first circuit pattern layer 121 has a thickness of 7 ⁇ m or less.
  • the line width between the traces 121-3 is greater than the line width of the trace 121-3 of the first circuit pattern layer 121. It is important to reduce spacing.
  • the interval W4 of the traces 121-3 of the first circuit pattern layer 121 is smaller than the line width W3 of the traces 121-3.
  • the embodiment can increase the density of the first traces 121-3 in a limited space even when the line width of the traces 121-3 is maintained at a certain level, thereby increasing the overall volume of the circuit board. can reduce At this time, as described above, the fact that the interval W4 of the traces 121-3 is smaller than the line width W3 can be achieved by the characteristics of the manufacturing method of the circuit board described below.
  • the first circuit pattern layer 121 may be formed by electrolytic plating in the opening of a mask such as a dry film.
  • a mask such as a dry film.
  • the contact area between the dry film and the seed layer decreases, and thus the dry film is formed in the seed layer.
  • the distance W4 between the traces 121-3 had to be secured at a certain level or higher.
  • the distance W4 of the traces 121-3 corresponds to the contact area between the dry film and the seed layer. Accordingly, in the prior art, the distance W4 must be increased to increase the contact area. did. Unlike this, in the embodiment, the adhesion between the dry film and the seed layer may be improved by additionally performing a process of curing the dry film while making the interval W4 smaller than the line width W3. let it be In other words, in the embodiment, even if the distance W4 has a range smaller than the line width W3, the dry film can secure adhesion to the seed layer through a curing process, and thus the dry film It is possible to solve the reliability problem of falling out of the seed layer.
  • the first circuit pattern layer 121 in the embodiment includes the trace 121-3, and the trace 121-3 has a line width W3 of 7 ⁇ m or less and a spacing W4 of 7 ⁇ m or less. ) has At this time, the spacing W4 of the first circuit pattern layer 121 is smaller than the line width W3 of the first circuit pattern layer 121 . Accordingly, in the embodiment, it is possible to miniaturize the first circuit pattern layer 121 while securing the reliability of the first circuit pattern layer 121, and accordingly, the first circuit pattern layer 121 in a limited space. ) can improve the density. Furthermore, according to the embodiment, as miniaturization of the first circuit pattern layer 121 is achieved, at least two or more application processor chips can be mounted on the first circuit pattern layer 121, and accordingly, the semiconductor package The overall volume can be reduced.
  • the second pad 121-2 of the first circuit pattern layer 121 may include a groove 121-2R.
  • the groove 121-2R may be formed by removing a part of the upper surface of the second pad 121-2.
  • a groove 121-2R recessed downward may be formed on an upper surface of the second pad 121-2.
  • the groove 121-2R may prevent overflow of a connection part such as a solder ball in a semiconductor package.
  • the groove 121-2R may serve as a dam for trapping a connection such as a solder ball disposed on the second pad 121-2, and thus, in the process of reflowing the solder ball, , it is possible to solve the problem of overflowing of the solder balls to the surroundings.
  • the second pad 121-2 of the first circuit pattern layer 121 is formed in the second region R2 where the first protective layer 140 is not formed.
  • the first protective layer 140 includes an opening.
  • the first region R1 corresponds to a 1-1 region R1-1 on which the first passivation layer 140 is disposed and a first opening corresponding to the opening of the first passivation layer 140.
  • -2 region (R1-2) may be included.
  • the first pad 121-1 of the first circuit pattern layer 121 is partially disposed in the 1-1 region R1-1, and the remaining portion is disposed in the 1-2 region R1-2. ) can be placed. That is, as a part of the top surface of the first pad 121-1 of the first circuit pattern layer 121 is disposed in the 1-1 region R1-1, it is protected by the first protective layer 140. can be covered In addition, as the remaining part of the upper surface of the first pad 121-1 of the first circuit pattern layer 121 is disposed in the 1-2 region R1-2, the first protective layer 140 may be exposed through the opening of the
  • a width W6 of the opening of the first protective layer 140 may be 70% to 95% of the width W1 of the second pad 121-1.
  • a width W6 of the opening of the first protective layer 140 may be 75% to 92% of the width W1 of the second pad 121-1.
  • a width W6 of the opening of the first protective layer 140 may be 80% to 90% of the width W1 of the second pad 121-1.
  • connection portion such as a solder ball
  • the solder ball may be stably seated in the opening of the first protective layer 140 .
  • the first protective layer 140 may serve as a dam to prevent overflow of a connection portion such as a solder ball disposed on the first pad 121-1.
  • the first protective layer 140 serving as a dam is not disposed in the second region R2. Accordingly, when a connection part such as a solder ball is disposed on the second pad 121-2 disposed in the second region R2, there is no structure confining the periphery of the connection part. A problem of overflow of the connection portion may occur.
  • the groove 121-2R is formed by processing a part of the upper surface of the second pad 121-2 disposed in the second region R2. Further, the groove 121-2R may serve as a dam for confining a connection part such as a solder ball disposed on the second pad 121-2. Accordingly, the embodiment can solve the problem that the connection part such as the solder ball overflows in the area where the first protective layer 140 is not disposed.
  • the groove 121-2R may have a width W5 that is 30% to 90% of the width W2 of the second pad 121-2 in the first direction.
  • the groove 121-2R may have a width W5 that is 35% to 85% of the width W2 of the second pad 121-2 in the first direction.
  • the groove 121-2R may have a width W5 that is 40% to 80% of the width W2 of the second pad 121-2 in the first direction.
  • the width W5 of the groove 121-2R may satisfy a range of 10 ⁇ m to 70 ⁇ m.
  • the width W5 of the groove 121-2R may satisfy a range of 15 ⁇ m to 65 ⁇ m.
  • the width W5 of the groove 121-2R may be in the range of 20 ⁇ m to 50 ⁇ m.
  • the groove 121-2R 2R may cause a problem in that a connection portion such as a solder ball disposed on the second pad 121-2 is not stably confined.
  • the width W5 of the groove 121-2R is less than 30% of the width W2 of the second pad 121-2 in the first direction or less than 10 ⁇ m, the It may be difficult for the groove 121-2R to function as a dam to confine a connection such as a solder ball disposed on the second pad 121-2.
  • the second pad ( 121-2 may be reduced in thickness over the entire area, resulting in an increase in resistance of the second pad 121-2, resulting in an increase in signal transmission loss.
  • the groove 121-2R may be formed with a predetermined depth T2 in the second pad 121-2.
  • the depth T2 of the groove 121-2R may satisfy 20% to 90% of the thickness T1 of the second pad 121-2.
  • the depth T2 of the groove 121-2R may satisfy 25% to 85% of the thickness T1 of the second pad 121-2.
  • the depth T2 of the groove 121-2R may satisfy 30% to 80% of the thickness T1 of the second pad 121-2.
  • the groove 121-2R does not properly function as a dam. problems may arise. For example, when the depth T2 of the groove 121-2R is greater than 90% of the thickness T1 of the second pad 121-2, the second pad (121-2) may cause a disconnection problem. For example, when the depth T2 of the groove 121-2R is greater than 90% of the thickness T1 of the second pad 121-2, the groove 121-2R is the second pad ( A problem of penetrating the 121-2 may occur, and accordingly, it may be difficult to properly implement the function of the second pad 121-2.
  • the circuit board of the embodiment includes vias.
  • the via passes through the insulating layer 110 included in the circuit board of the embodiment, and thus, circuit pattern layers disposed on different layers can be electrically connected.
  • the via may be formed to pass through only one insulating layer, or may be formed to pass through at least two or more insulating layers in common.
  • the circuit board includes the first via 131 .
  • the first via 131 may be formed penetrating the first insulating layer 111 .
  • the first via 131 may electrically connect the first circuit pattern layer 121 and the second circuit pattern layer 122 .
  • an upper surface of the first via 131 may be directly connected to a lower surface of the first circuit pattern layer 121 .
  • the lower surface of the first via 131 may be directly connected to the upper surface of the second circuit pattern layer 122 .
  • the first circuit pattern layer 121 and the second circuit pattern layer 122 may be electrically connected to each other through the first via 131 to transmit signals.
  • the circuit board includes second vias 132 .
  • the second via 132 may be formed penetrating the second insulating layer 112 .
  • the second via 132 may electrically connect the second circuit pattern layer 122 and the third circuit pattern layer 123 .
  • an upper surface of the second via 132 may be directly connected to a lower surface of the second circuit pattern layer 122 .
  • the lower surface of the second via 132 may be directly connected to the upper surface of the third circuit pattern layer 123 .
  • the second circuit pattern layer 122 and the third circuit pattern layer 123 may be directly electrically connected to each other through the second via 132 to transfer signals.
  • the circuit board includes the third via 133 .
  • the third via 133 may be formed penetrating the third insulating layer 113 .
  • the third via 133 may electrically connect the third circuit pattern layer 123 and the fourth circuit pattern layer 124 .
  • an upper surface of the third via 133 may be directly connected to a lower surface of the third circuit pattern layer 123 .
  • the lower surface of the third via 133 may be directly connected to the upper surface of the fourth circuit pattern layer 124 .
  • the third circuit pattern layer 123 and the fourth circuit pattern layer 124 may be electrically connected to each other to transmit signals.
  • the vias of the circuit board including the first via 131, the second via 132, and the third via 133 as described above form a via hole penetrating the insulating layer 110, and the formed via hole It may be formed by filling the inside with a conductive material.
  • the via hole may be formed by any one of mechanical processing, laser processing, and chemical processing.
  • mechanical processing methods such as milling, drilling, and routing may be used
  • laser processing a UV or CO 2 laser method may be used.
  • chemical processing at least one insulating layer among the plurality of insulating layers may be opened using a chemical containing aminosilane, ketones, or the like.
  • the laser processing is a cutting method that melts and evaporates a part of the material by concentrating optical energy on the surface to take a desired shape, and can easily process complex formations by computer programs, and other methods Even difficult composite materials can be machined.
  • the processing by the laser can cut a diameter of up to a minimum of 0.005 mm, and has the advantage of a wide range of processable thickness.
  • the laser processing drill it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser.
  • the YAG laser is a laser capable of processing both the copper foil layer and the insulating layer
  • the CO 2 laser is a laser capable of processing only the insulating layer.
  • the inside of the via hole may be filled with a conductive material to form the via according to the embodiment.
  • the metal material forming the via may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd), and the conductive Material filling may use any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting, and dispensing, or a combination thereof.
  • the circuit board of the embodiment may include a first protective layer 140 and a second protective layer 150 .
  • the first protective layer 140 and the second protective layer 150 may be disposed on the outermost side of the circuit pattern layer 121 .
  • the first protective layer 140 may be disposed on the first outermost or uppermost side of the circuit board.
  • the first protective layer 140 may be disposed on the top surface of the first insulating layer 111 .
  • the second protective layer 150 may be disposed on the second outermost or lowermost side of the circuit board.
  • the second protective layer 150 may be disposed on the lower surface of the third insulating layer 113 .
  • the second protective layer 150 may include at least one opening (not shown).
  • the second protective layer 150 may have an opening exposing a lower surface of the fourth circuit pattern layer 124 .
  • the second protective layer 150 has an opening exposing a region where solder balls are later disposed (eg, a terminal pad portion connected to an external substrate) of the lower surface of the fourth circuit pattern layer 124 .
  • solder balls are later disposed (eg, a terminal pad portion connected to an external substrate) of the lower surface of the fourth circuit pattern layer 124 .
  • a surface treatment layer (not shown) may be disposed on the lower surface of the fourth circuit pattern layer 124 exposed through the opening of the second protective layer 150 .
  • the surface treatment layer may be formed to improve soldering characteristics while preventing corrosion and corrosion of the fourth circuit pattern layer 124 exposed through the second protective layer 150 .
  • the surface treatment layer may be an organic solderability preservative (OSP) layer.
  • OSP organic solderability preservative
  • the surface treatment layer may be an organic layer formed of an organic material such as benzimidazole coated on the lower surface of the fourth circuit pattern layer 124 .
  • the surface treatment layer may be a plating layer.
  • the surface treatment layer may include at least one of a nickel (Ni) plating layer, a palladium (Pd) plating layer, and a gold (Au) plating layer.
  • the surface treatment layer may be exposed through the first protective layer 140 or formed on the upper surface of the first circuit pattern layer 121 on which the first protective layer 140 is not disposed.
  • a certain level of surface roughness may be imparted to the circuit pattern layer of the circuit board according to the embodiment.
  • the surface roughness of the first circuit pattern layer 121 is the same as that of the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124. can be different.
  • the first circuit pattern layer 121 in the embodiment includes a fine pattern.
  • the first circuit pattern layer 121 in the embodiment includes a chip mounting portion connected to a chip, and accordingly, miniaturization is required for connection with a chip within a limited space.
  • miniaturization is required for the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124, miniaturization is not required as much as the first circuit pattern layer 121. does not
  • the first circuit pattern layer 121 includes a fine pattern, and thus, rather than the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124.
  • Pretreatment is performed by applying low pretreatment conditions. For example, when the same preprocessing conditions are applied to the first circuit pattern layer 121 as for the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124, Reliability problems such as collapse of the fine circuit pattern layer may occur. Therefore, in the embodiment, the surface roughness of the first circuit pattern layer 121 is smaller than that of the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124. let it be
  • the 10-point average surface roughness (Rz) of the first circuit pattern layer 121 is in the range of 0.01 ⁇ m to 0.5 ⁇ m.
  • the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124 have a greater 10-point average surface roughness (Rz) than that of the first circuit pattern layer 121. ) to have
  • the 10-point average surface roughness (Rz) of the first circuit pattern layer 121 is smaller than 0.01 ⁇ m, the adhesive force between the first circuit pattern layer 121 and the first insulating layer 111 decreases, Accordingly, a problem in that the first circuit pattern layer 121 is detached from the first insulating layer 111 may occur.
  • the 10-point average surface roughness (Rz) of the first circuit pattern layer 121 is greater than 0.5 ⁇ m, the signal transmission loss increases as the skin effect on the surface of the first circuit pattern layer 121 increases. can do.
  • the circuit pattern layer and the vias may have a multi-layer structure.
  • the first circuit pattern layer 121 of the circuit pattern layers has an ETS structure, and thus the first circuit pattern layer 121 having the ETS structure has a layer structure different from other circuit pattern layers or vias. can have
  • the first circuit pattern layer 121 may have a layer structure different from those of the second circuit pattern layer 122 , the third circuit pattern layer 123 , and the fourth circuit pattern layer 124 .
  • the first circuit pattern layer 121 may have a smaller number of layers than the number of layers of the second circuit pattern layer 122, the third circuit pattern layer 123, and the fourth circuit pattern layer 124. .
  • the first circuit pattern layer 121 may include only an electrolytic plating layer.
  • each of the second circuit pattern layer 122 , the third circuit pattern layer 123 , and the fourth circuit pattern layer 124 may include a seed layer and an electrolytic plating layer.
  • the second circuit pattern layer 122 may include a seed layer 122-1 and an electrolytic plating layer 122-2.
  • the third circuit pattern layer 123 may include a seed layer 123-1 and an electrolytic plating layer 123-2.
  • the fourth circuit pattern layer 124 may include a seed layer 124 - 1 and an electrolytic plating layer 124 .
  • the via included in the circuit board may include a seed layer and an electrolytic plating layer.
  • the first via 131 may include a seed layer 131-1 and an electrolytic plating layer 131-2.
  • the second via 132 may include a seed layer 132-1 and an electrolytic plating layer 132-2.
  • the third via 133 may include a seed layer 133-1 and an electrolytic plating layer 133-2.
  • FIG. 6 is a view showing a modified example of the circuit board of FIG. 2 .
  • the circuit board may include an insulating layer, a circuit pattern layer, vias, and a protective layer.
  • the first pad 121-1 is formed in an area where the first protective layer 140 is disposed, and thus, since the first protective layer 140 serves as a dam, a separate groove shape is formed. It was unnecessary.
  • the same groove 121-1R as the groove formed on the upper surface of the second pad 121-2 is formed on the upper surface of the first pad 121-1.
  • connection part disposed on the first pad 121-1 and the second pad 121-2 A height difference (eg, a step difference) may occur between the connection parts arranged on the .
  • a part of the connection portion disposed on the second pad 121-2 fills a groove formed in the second pad 121-2. Accordingly, the height of the connection part disposed on the second pad 121-2 may be lower than the height of the connection part disposed on the first pad 121-1.
  • a groove 121-1R corresponding to the second pad 121-2 is also formed in the first pad 121-1.
  • FIG. 5 by having a structure in which grooves are formed in the first pad 121-1 and the second pad 121-2, respectively, disposed on the first pad 121-1 It is possible to solve the height difference between the connection part and the connection part disposed on the second pad 121-2, thereby improving chip mounting reliability.
  • FIG. 7 is a view showing another modified example of the circuit board of FIG. 2 .
  • the circuit board may include an insulating layer, a circuit pattern layer, vias, and a protective layer.
  • the circuit board of FIG. 7 differs from the circuit board of FIG. 2 in the first circuit pattern layer 121a.
  • the upper surface of the first circuit pattern layer 121 in FIG. 2 is disposed on the same plane as the upper surface of the first insulating layer 111 .
  • a step may be formed between the first circuit pattern layer 121a and the first insulating layer 111 in FIG. 7 .
  • a recess may be formed in the first insulating layer 111
  • the first circuit pattern layer 121a may be disposed in the recess of the first insulating layer 111 .
  • the first circuit pattern layer 121a may have a thickness smaller than the depth of the recess. Accordingly, the upper surface of the first circuit pattern layer 121a may be located lower than the upper surface of the first insulating layer 111 .
  • the embodiment includes a trace of the first circuit pattern layer 121a disposed in the second region R2.
  • the trace may be a fine pattern.
  • the embodiment provides a step between the first insulating layer 111 and the first circuit pattern layer 121a so that the first circuit pattern layer 121a can be stably protected.
  • a step between the top surface of the first insulating layer 111 and the top surface of the first circuit pattern layer 121a may have a range of 1 ⁇ m to 8 ⁇ m.
  • a level difference between the upper surface of the first insulating layer 111 and the upper surface of the first circuit pattern layer 121a may range from 2 ⁇ m to 7 ⁇ m.
  • a level difference between the top surface of the first insulating layer 111 and the top surface of the first circuit pattern layer 121a may range from 3 ⁇ m to 6 ⁇ m.
  • the recess of the first insulating layer 111 properly performs the dam role as described above. may not be able to.
  • the step difference between the upper surface of the first insulating layer 111 and the first circuit pattern layer 121a is less than 1 ⁇ m, the trace disposed in the second region R2 may not be stably protected.
  • the level difference between the upper surface of the first insulating layer 111 and the first circuit pattern layer 121a is larger than 8 ⁇ m, there may be a problem in that the thickness of the circuit board increases by the level difference.
  • the step difference between the top surface of the first insulating layer 111 and the top surface of the first circuit pattern layer 121a is greater than 8 ⁇ m, the thickness of the first circuit pattern layer 121a initially formed by the step difference It is necessary to increase, and thus the manufacturing process becomes complicated or the manufacturing cost increases.
  • the circuit board of the embodiment includes a first insulating layer disposed on a first outermost side and a first circuit pattern layer buried on an upper surface of the first insulating layer.
  • the first insulating layer includes a first region and a second region.
  • the first region may refer to a region in which a second insulating layer corresponding to the protective layer is disposed, and may refer to a region in which the second insulating layer is not disposed. That is, the second insulating layer includes a first opening partially vertically overlapping the first region. In addition, the second insulating layer includes a second opening vertically overlapping the second region as a whole.
  • the first circuit pattern layer includes a first pad disposed on the first region of the first insulating layer and a second pad disposed on the second region.
  • a recess recessed downward may be formed on an upper surface of the second pad in the embodiment.
  • the recess formed in the second pad may serve as a dam to prevent overflow of a connection such as a solder ball disposed on the second pad.
  • the embodiment enables the connection part to be stably formed on the second pad, and thus solves the reliability problem caused by overflow of the connection part.
  • the embodiment may solve the problem of electrical reliability in contact with a neighboring circuit pattern layer as the connection portion overflows.
  • recesses may be formed not only in the second pad but also in the first pad. That is, similar to the second pad, a connection portion such as a solder ball is disposed on the first pad.
  • a step may occur between the connection part disposed on the first pad and the connection part disposed on the second pad.
  • a problem in which a chip mounted on the connection portion is tilted may occur due to the generated step difference. Accordingly, according to the embodiment, a groove may be formed in the first pad to eliminate the level difference, thereby improving mounting reliability of the chip.
  • the upper surface of the first insulating layer and the upper surface of the first circuit pattern layer have a step difference.
  • the upper surface of the first circuit pattern layer is positioned lower than the upper surface of the first insulating layer. Accordingly, according to the embodiment, a part of the first insulating layer can also serve as a dam to prevent overflow of the connection part, and thus reliability can be further improved. Furthermore, the embodiment can stably protect traces in the second region where the protective layer is not disposed, thereby improving product reliability.
  • FIG. 8 is a diagram illustrating a semiconductor package according to an embodiment.
  • a semiconductor package includes a circuit board shown in any one of FIGS. 2 , 6 and 7 , at least one chip mounted on the circuit board, and a molding layer molding the chip; It includes a connection part for coupling with the chip or an external substrate.
  • FIG. 7 it has been described that no groove is formed in the first pad 121-1, but as in FIG. 6, a groove may also be formed in the first pad 121-1 of FIG. There will be.
  • the semiconductor package 200 includes the connection part 210 disposed on the first circuit pattern layer 121 disposed on the outermost side of the circuit board.
  • the connection part 210 may be disposed on the first pad 121-1 and the second pad 121-2 of the circuit board.
  • the connection part 210 includes a first connection part 211 disposed on the first pad 121-1 and a second connection part 212 disposed on the second pad 121-2. can do.
  • the first connector 211 and the second connector 212 may have a hexahedral shape.
  • cross sections of the first connection part 211 and the second connection part 212 may include a rectangular shape.
  • Cross sections of the first connection part 211 and the second connection part 212 may include a rectangle or a square.
  • the first connection part 211 and the second connection part 212 may have a spherical shape.
  • cross sections of the first connection part 211 and the second connection part 212 may include a circular shape or a semicircular shape.
  • cross sections of the first connection part 211 and the second connection part 212 may include a partially or wholly rounded shape.
  • the cross-sectional shape of the first connection part 211 and the second connection part 212 may be a flat surface on one side and a curved surface on the other side.
  • the first connection part 211 and the second connection part 212 may be solder balls, but are not limited thereto.
  • the embodiment may include a chip 220 disposed on the connection part 210 .
  • the chip 220 may be a processor chip.
  • the chip 220 may be an application processor (AP) chip among a central processor (eg, CPU), a graphic processor (eg, GPU), a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller.
  • the terminal 230 of the chip 220 may be connected to the first pad 121 - 1 and the second pad 121 - 2 of the first circuit pattern layer 121 through the connection part 210 .
  • the semiconductor package according to the embodiment may further include an additional chip.
  • an additional chip for example, in an embodiment, at least two chips of a central processor (eg, CPU), a graphic processor (eg, GPU), a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller are spaced apart on the circuit board. can be placed separately.
  • the chip 220 in the embodiment may include a central processor chip and a graphic processor chip, but is not limited thereto.
  • the plurality of chips may be spaced apart from each other at regular intervals on the circuit board.
  • the spacing between the plurality of chips may be 150 ⁇ m or less.
  • the spacing between the plurality of chips may be 120 ⁇ m or less.
  • the spacing between the plurality of chips may be 100 ⁇ m or less.
  • the distance between the plurality of chips may range from 60 ⁇ m to 150 ⁇ m.
  • the distance between the plurality of chips may range from 70 ⁇ m to 120 ⁇ m.
  • the spacing between the plurality of chips may have a range of 80 ⁇ m to 110 ⁇ m. If the spacing between the plurality of chips is less than 60 ⁇ m, a problem may occur in operation reliability due to mutual interference between the plurality of chips.
  • the distance between the plurality of chips is greater than 150 ⁇ m, signal transmission loss may increase as the distance between the plurality of chips increases.
  • the spacing between the plurality of chips is larger than 150 ⁇ m, the semiconductor package 200 may increase in volume.
  • the semiconductor package 200 may include a molding layer 240 .
  • the molding layer 240 may be disposed while covering the chip 220 .
  • the molding layer 240 may be EMC (Epoxy Mold Compound) formed to protect the mounted chip 220, but is not limited thereto.
  • the molding layer 240 may include a first portion disposed on the first protective layer 140 and a second portion disposed on the first insulating layer 111 .
  • the molding layer 240 may have a low dielectric constant in order to increase heat dissipation characteristics.
  • the dielectric constant (Dk) of the molding layer 240 may be 0.2 to 10.
  • the dielectric constant (Dk) of the molding layer 240 may be 0.5 to 8.
  • the dielectric constant (Dk) of the molding layer 240 may be 0.8 to 5.
  • the molding layer 250 has a low permittivity, so that the heat dissipation characteristics of the heat generated from the chip 220 can be improved.
  • the semiconductor package 200 may include the connection part 250 disposed on the lowermost side of the circuit board.
  • the connection part 250 may be disposed on a lower surface of the fourth circuit pattern layer 124 exposed through the second protective layer 150 .
  • circuit board shown in FIG. 2 will be described below in the process order.
  • FIGS. 6 and 7 may be manufactured through the following manufacturing method.
  • 9 to 24 are diagrams showing a manufacturing method of the circuit board shown in FIG. 2 in process order.
  • the embodiment may prepare a basic material for manufacturing a circuit board using the ETS method.
  • the embodiment may prepare a carrier insulating layer 311 and a carrier board 310 having a metal layer 312 disposed on at least one surface of the carrier insulating layer 311 .
  • the metal layer 312 may be disposed on only one of the first and second surfaces of the carrier insulating layer 311, or may be disposed on both sides.
  • the metal layer 312 is disposed on only one surface of the carrier insulating layer 311, and accordingly, the ETS process for manufacturing a circuit board can be performed only on the one surface.
  • the metal layer 312 may be disposed on both sides of the carrier insulating layer 311 , and thus the ETS process for manufacturing the circuit board may be simultaneously performed on both sides of the carrier board 311 . In this case, it is possible to manufacture two circuit boards at once.
  • the metal layer 312 may be formed by electroless plating the carrier insulating layer 311 .
  • the carrier insulating layer 311 and the metal layer 312 may be CCL (Copper Clad Laminate).
  • a first dry film 320 is formed on the metal layer 312 .
  • the first dry film 320 may be disposed while covering the entire metal layer 312 .
  • the formed first dry film 320 may be exposed and developed.
  • a process of forming an opening 321 exposing the surface of the metal layer 312 may be performed by exposing and developing the first dry film 320 .
  • the opening 321 may be formed on the surface of the metal layer 312 to correspond to an area where the first circuit pattern layer 121 is to be formed.
  • the embodiment may proceed with a process of curing the first dry film 320 in which the opening 321 is formed through the exposure and development.
  • Curing of the first dry film 320 may include curing using ultraviolet rays and curing using infrared rays.
  • the first dry film 320 may be cured using ultraviolet rays ranging from 5 mV to 100 mV.
  • the first dry film 320 may be cured by infrared heat.
  • bonding force between the metal layer 312 and the first dry film 320 may be improved by additionally performing a process of curing the first dry film 320 .
  • the line width W1 and spacing of the traces 121-3 of the first circuit pattern layer 121 (W2) can be reduced.
  • the distance It is possible to make W2) smaller.
  • a plating layer is formed in the opening 321 of the cured first dry film 320A using the metal layer 312 as a seed layer, so that the first circuit pattern layer 121 ) can proceed with the formation process.
  • a process of removing the first dry film 320A may be performed.
  • a process of pre-processing the first circuit pattern layer 121 may be performed.
  • surface roughness of a certain level or higher may be imparted to the surface of the first circuit pattern layer 121 by pre-processing the first circuit pattern layer 121 .
  • the first circuit pattern layer 121 having a 10-point average surface roughness (Rz) in the range of 0.01 ⁇ m to 0.5 ⁇ m is formed by pre-processing the first circuit pattern layer 121.
  • the first insulating layer 111 covering the first circuit pattern layer 121 may be formed on the metal layer 312 .
  • the via hole VH may be formed by laser processing, but is not limited thereto.
  • a process of forming the first via 131 and the second circuit pattern layer 122 may be performed.
  • a seed layer is formed on the lower surface of the first insulating layer 111 and the inner wall of the via hole (VH), and electroplating is performed using the seed layer to form the second circuit pattern layer ( 122) and the first via 131 may be formed.
  • the lamination process may be performed by repeating the processes shown in FIGS. 13 to 15 .
  • a process of forming the second insulating layer 112 covering the second circuit pattern layer 122 may be performed on the lower surface of the first insulating layer 111 .
  • the embodiment includes a process of forming the second via 132 penetrating the second insulating layer 112 and the third circuit pattern layer 123 protruding from the lower surface of the second insulating layer 112. can proceed
  • an additional lamination process may be performed by repeating the process shown in FIG. 16 .
  • a process of forming the third insulating layer 113 covering the third circuit pattern layer 123 on the lower surface of the second insulating layer 112 may be performed.
  • the third via 133 passing through the third insulating layer 113 and the fourth circuit pattern layer 124 protruding from the lower surface of the third insulating layer 113 are formed. can proceed
  • a process of removing the carrier board from the circuit board manufactured as described above may be performed.
  • a process of separating the carrier insulating layer 311 and the metal layer 312 from each other may be performed on the carrier board 310 .
  • a process of etching and removing the metal layer 312 remaining on the upper surface of the first insulating layer 111 of the circuit board may be performed.
  • the upper surface of the first insulating layer 111 disposed on the uppermost side of the circuit board may be exposed.
  • the circuit board of FIG. 2 may be manufactured by changing the etching conditions of the metal layer 312, and the circuit board of FIG. 7 may be manufactured differently.
  • the top surface of the first circuit pattern layer 121 is formed by the first insulating layer 111. It may be located on the same plane as the upper surface of.
  • the first circuit pattern layer 121a As shown in FIG. 20, according to the etching conditions of the metal layer 312, a part of the first circuit pattern layer 121a is removed together with the metal layer 312, as shown in FIG. , the first circuit pattern layer 121a having a step with the first insulating layer 111 may be formed.
  • a first protective film 331 is formed on the upper surface of the first insulating layer 111, and a second protective film 332 is formed on the lower surface of the third insulating layer 113.
  • a process of forming an opening 331a in the first protective film 331 may be performed.
  • an opening 331a exposing a part of the upper surface of the second pad 121-2 disposed in the second region R2 may be formed.
  • the embodiment proceeds with a process of forming a groove 121-2R by laser processing the upper surface of the second pad 121-2 exposed through the opening 331a.
  • a process of removing the first protective film 331 and the second protective film 332 may be performed.
  • a first protective layer 140 having an opening may be formed in the first region R1 on the upper surface of the first insulating layer 111 .
  • a process of forming the second protective layer 150 having an opening on the lower surface of the third insulating layer 113 may be performed.
  • the circuit board of the embodiment includes a first insulating layer disposed on a first outermost side and a first circuit pattern layer buried on an upper surface of the first insulating layer.
  • the first insulating layer includes a first region in which the first passivation layer is disposed and a second region other than the first region.
  • the first circuit pattern layer includes a first pad disposed on the first region of the first insulating layer and a second pad disposed on the second region.
  • a groove recessed in a downward direction may be formed on the upper surface of the second pad. Further, the groove formed in the second pad may serve as a dam to prevent a connection portion such as a solder ball disposed on the second pad from overflowing in a later packaging process.
  • the embodiment forms a groove on the second pad to prevent overflow of the connection part, so that the connection part can be stably formed on the second pad, thereby preventing the connection part from overflowing.
  • reliability problems can be solved.
  • the embodiment may solve an electrical reliability problem in contact with a neighboring circuit board as the connection portion overflows.
  • grooves may be formed not only in the second pad but also in the first pad. That is, similar to the second pad, a connection portion such as a solder ball is disposed on the first pad.
  • a step may occur between the connection part disposed on the first pad and the connection part disposed on the second pad.
  • a problem in which a chip mounted on the connection portion is tilted may occur due to the generated step difference. Accordingly, in the embodiment, by forming a groove also in the first pad, the step difference can be eliminated, thereby improving the mounting reliability of the chip.
  • the upper surface of the first insulating layer and the upper surface of the first circuit pattern layer have a step difference.
  • the upper surface of the first circuit pattern layer is positioned lower than the upper surface of the first insulating layer. Accordingly, according to the embodiment, a part of the first insulating layer can also serve as a dam to prevent overflow of the connection part, and thus reliability can be further improved. Furthermore, the embodiment can stably protect traces in the second region where the protective layer is not disposed, thereby improving product reliability.
  • circuit board having the characteristics of the above-described invention when used in IT devices or home appliances such as smart phones, server computers, TVs, etc., functions such as signal transmission or power supply can be stably performed.
  • a circuit board having the characteristics of the present invention when a circuit board having the characteristics of the present invention performs a semiconductor package function, it can function to safely protect a semiconductor chip from external moisture or contaminants, and can prevent leakage current or electrical short circuit between terminals. Alternatively, it is possible to solve the problem of electrical opening of terminals supplied to the semiconductor chip.
  • the circuit board having the characteristics of the above-described invention can maintain the stable function of the IT device or home appliance, so that the entire product and the circuit board to which the present invention is applied can achieve functional integrity or technical interoperability with each other.
  • the circuit board having the characteristics of the above-described invention is used in a transportation device such as a vehicle, it is possible to solve the problem of distortion of signals transmitted to the transportation device, or to safely protect a semiconductor chip that controls the transportation device from the outside, and to prevent leaks.
  • the stability of the transportation device can be further improved by solving the problem of electrical short circuit between currents or terminals or electrical openness of terminals supplying semiconductor chips. Therefore, the transport device and the circuit board to which the present invention is applied can achieve functional integrity or technical interoperability with each other.

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Abstract

실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층의 상면에 배치된 제1 패드; 상기 제1 절연층의 상면에 배치되고, 상기 제1 패드와 수평 방향으로 이격된 제2 패드; 및 상기 제1 패드 상에 배치되고, 상기 제1 패드의 상면과 수직 방향으로 중첩된 제1 개구를 포함하는 제2 절연층;을 포함하고, 상기 제2 패드는 상면에 오목한 홈부를 포함하고, 상기 제2 패드의 상기 홈부는 상기 제1 패드의 상면보다 상기 제1 절연층의 하면에 더 인접하다.

Description

반도체 패키지
실시 예는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 반도체 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에 원하는 성능을 얻는데 한계가 있다.
일반적인 반도체 패키지는 프로세서 칩이 배치된 프로세서 패키지와, 메모리 칩이 부착된 메모리 패키지가 하나로 연결된 형태를 가진다. 이러한 반도체 패키지는 프로세서 칩과 메모리 칩을 하나의 통합 패키지로 제조한다. 이에 의해 칩의 실장 면적을 줄이고, 짧은 패스를 통해 고속 신호의 전송이 가능한 장점이 있다. 이러한 장점으로 인해, 상기와 같은 반도체 패키지는 모바일 기기 등에 많이 적용되고 있다.
한편, 최근 들어 모바일 기기와 같은 전자기기의 고사양화, HBM(High Bandwidth Memory) 채용 등으로 패키지의 집적화가 요구된다.
이때, 반도체 패키지는 하나의 회로 기판에 복수의 칩을 실장하기 위해 회로 패턴층이 점점 미세화되고 있다. 이때, 종래의 반도체 패키지는 상기 미세화된 패턴 상에 솔더 볼을 배치하는 과정에서 상기 솔더 볼의 확산과 같은 문제가 발생한다. 그리고, 상기 확산된 솔더 볼은 이웃하는 패턴과 연결되며, 이에 의한 회로 쇼트 등과 같은 신뢰성 문제를 발생시킨다.
실시 예에는 새로운 구조의 반도체 패키지를 제공한다.
또한, 실시 예는 접속부의 확산에 따른 신뢰성 문제를 해결할 수 있는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층의 상면에 배치된 제1 패드; 상기 제1 절연층의 상면에 배치되고, 상기 제1 패드와 수평 방향으로 이격된 제2 패드; 및 상기 제1 패드 상에 배치되고, 상기 제1 패드의 상면과 수직 방향으로 중첩된 제1 개구를 포함하는 제2 절연층;을 포함하고, 상기 제2 패드는 상면에 오목한 홈부를 포함하고, 상기 제2 패드의 상기 홈부는 상기 제1 패드의 상면보다 상기 제1 절연층의 하면에 더 인접하다.
또한, 상기 제2 절연층은 상기 제1 절연층의 상면에 배치된다.
또한, 상기 제2 절연층은, 상기 제2 패드의 상면과 전체적으로 수직으로 중첩된 제2 개구를 포함한다.
또한, 상기 제1 패드 및 상기 제2 패드의 각각의 상면의 높이는 상기 제1 절연층의 상면의 높이 이하이다.
또한, 상기 제1 패드는 제1 평면 형상을 가지고, 상기 제2 패드는 상기 제1 평면 형상과 다른 제2 평면 형상을 가진다.
또한, 상기 제2 패드의 상면은, 상기 제1 패드의 상면에 대응하는 높이를 가지는 제1 부분과, 상기 제1 패드의 상면보다 낮은 높이를 가지며, 상기 홈부에 대응하는 제2 부분을 포함한다.
또한, 상기 제1 패드의 상면 및 상기 제2 패드의 상기 제1 부분의 상면은 상기 제1 절연층의 상면보다 낮게 위치한다.
또한, 상기 반도체 패키지는 상기 제1 절연층 상에 배치되고, 상기 제1 패드 및 상기 제2 패드 중 적어도 하나와 연결되는 트레이스를 포함하고, 상기 제2 패드의 상기 홈부는 상기 트레이스의 상면보다 상기 제1 절연층의 하면에 더 인접하다.
또한, 상기 홈부의 폭은 상기 제2 패드의 폭의 30% 내지 90%의 범위를 가진다.
또한, 상기 제1 절연층의 상면과 상기 제1 패드 또는 상기 제2 패드의 상면 사이의 수직 거리는 1㎛ 내지 8㎛ 사이의 범위를 가진다.
또한, 상기 제1 패드는 복수 개 포함되고, 상기 제1 개구는 상기 복수의 제1 패드 각각과 수직으로 중첩되며 복수 개 형성된다.
상기 제2 패드는 복수 개 포함되고, 하나의 상기 제2 개구는 상기 복수 개의 패드와 수직으로 중첩된다.
상기 제2 개구는 상기 복수의 제2 패드 사이에 배치된 트레이스와 수직으로 중첩된다.
실시 예의 회로 기판은 제1 최외측에 배치된 제1 절연층 및 상기 제1 절연층의 상면에 매립된 제1 회로 패턴층을 포함한다.
상기 제1 절연층은 제1 영역 및 제2 영역을 포함한다. 상기 제1 영역은 보호층에 대응하는 제2 절연층이 배치되는 영역이고, 상기 제2 절연층이 배치되지 않는 영역을 의미할 수 있다. 즉, 제2 절연층은 상기 제1 영역과 부분적으로 수직으로 중첩된 제1 개구를 포함한다. 또한, 상기 제2 절연층은 상기 제2 영역과 전체적으로 수직으로 중첩된 제2 개구를 포함한다.
또한, 상기 제1 회로 패턴층은 상기 제1 절연층의 상기 제1 영역 상에 배치되는 제1 패드 및 상기 제2 영역 상에 배치되는 제2 패드를 포함한다. 그리고, 실시 예의 상기 제2 패드의 상면에는 하측 방향으로 함몰된 리세스가 형성될 수 있다. 그리고 상기 제2 패드에 형성된 리세스는 상기 제2 패드 상에 배치되는 솔더 볼과 같은 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있다. 상기와 같이, 실시 예는 상기 접속부가 상기 제2 패드 상에 안정적으로 형성될 수 있도록 하고, 이에 따른 상기 접속부의 흘러 넘침에 따른 신뢰성 문제를 해결할 수 있다. 예를 들어, 실시 예는 상기 접속부가 흘러 넘침에 따라 이웃하는 회로 패턴층과 접촉하는 전기적 신뢰성 문제를 해결할 수 있다.
또한, 실시 예는 상기 제2 패드뿐 아니라, 상기 제1 패드에도 리세스를 형성할 수 있다. 즉, 상기 제2 패드와 마찬가지로, 상기 제1 패드 상에도 솔더 볼과 같은 접속부가 배치된다. 이때, 상기 홈이 상기 제2 패드에만 형성되는 경우, 상기 제1 패드에 배치되는 접속부와 상기 제2 패드에 배치된 접속부 사이에 단차가 발생할 수 있다. 그리고, 상기 발생한 단차에 의해, 상기 접속부 상에 실장되는 칩이 기울어지는 문제가 발생할 수 있다. 이에 따라, 실시 예는 상기 제1 패드에도 홈을 형성하여 상기 단차를 제거할 수 있으며, 이에 따른 상기 칩의 실장 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 절연층의 상면과 상기 제1 회로 패턴층의 상면이 단차를 가지도록 한다. 예를 들어, 실시 예는 상기 제1 절연층의 상면보다 상기 제1 회로 패턴층의 상면이 낮게 위치하도록 한다. 이에 따라, 실시 예는 상기 제1 절연층의 일부도 상기 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있도록 하며, 이에 따른 신뢰성을 더욱 향상시킬 수 있다. 나아가, 실시 예는 상기와 같은 보호층이 배치되지 않은 제2 영역에서의 트레이스를 안정적으로 보호할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
도 1은 비교 예의 회로 기판을 나타낸 도면이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 3은 도 2의 최외측의 제1 회로 패턴층을 설명하기 위한 확대도이다.
도 4는 도 2의 최외측의 제1 회로 패턴층을 설명하기 위한 평면도이다.
도 5는 도 2의 회로 패턴층의 층 구조를 설명하기 위한 도면이다.
도 6은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 7은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 8은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 9 내지 도 24는 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-비교 예-
이하에서는 본 실시 예의 설명에 앞서, 본 실시 예와 비교되는 비교 예의 회로 기판에 대해 설명하기로 한다.
도 1은 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 1을 참조하면, 비교 예의 회로 기판은 ETS(Embedded Trace Substrate) 공법으로 제조된다.
이에 따라, 비교 예의 회로 기판에서, 제1 및 제2 최외측에 배치된 회로 패턴층 중 적어도 하나는 절연층 내에 매립된 구조를 가지게 된다.
예를 들어, 비교 예의 회로 기판은 절연층(10)을 포함한다.
상기 절연층(10)는 복수의 적층 구조를 가지거나, 단층 구조를 가지게 된다. 상기 절연층(10)의 표면에는 회로 패턴층이 배치된다.
즉, 비교 예의 회로 기판은 절연층(10)의 일면에 배치된 제1 회로 패턴층(20) 및 상기 절연층(10)의 상기 일면과 반대되는 타면에 배치된 제2 회로 패턴층(30)을 포함한다.
상기 제1 회로 패턴층(20)은 상기 절연층(10)의 제1 최외측 회로 패턴층이다. 예를 들어, 제1 회로 패턴층(20)은 상기 절연층(10)의 최상측에 배치된 회로 패턴층이다.
또한, 상기 제2 회로 패턴층(30)은 상기 절연층(10)의 제2 최외측 회로 패턴층이다. 예를 들어, 제2 회로 패턴층(30)은 상기 절연층(10)의 최하측에 배치된 회로 패턴층이다.
이때, 비교 예의 회로 기판은 상기 제1 회로 패턴층(20) 및 제2 회로 패턴층(30) 중 어느 하나가 절연층(10)에 매립된 구조를 가진다.
구체적으로, 제1 회로 패턴층(20)은 상기 절연층(10)의 일면에 매립된 구조를 가진다. 그리고, 제2 회로 패턴층(30)은 상기 절연층(10)의 타면으로부터 돌출된 구조를 가진다.
이때, 상기 절연층(10)의 일면에는 보호층(50)이 배치된다. 일 예로, 상기 보호층(50)은 솔더 레지스트이다.
여기에서, 비교 예의 회로 기판에서, 절연층(10)은 복수의 영역으로 구분된다. 예를 들어, 상기 절연층(10)은 상기 보호층(50)이 배치되는 제1 영역(R1)과 상기 제1 영역(R1) 이외의 제2 영역(R2)을 포함한다.
그리고, 상기 제1 회로 패턴층(20)은 상기 제1 영역(R1) 및 제2 영역(R2)에 각각 배치된다. 예를 들어, 제1 회로 패턴층(20)은 상기 제1 영역(R1)에 배치된 제1 패드(미도시)와, 상기 제2 영역(R2)에 배치된 제2 패드(미도시)를 포함한다.
이때, 상기 제1 패드 및 상기 제2 패드는 칩이 실장되는 실장 패드를 의미한다. 즉, 일반적인 회로 기판에서, 실장 패드는 상기 보호층(50)이 배치되는 제1 영역(R1)뿐 아니라, 상기 보호층(50)이 배치되지 않는 제2 영역(R2)에도 배치된다.
그리고, 칩 실장을 위해, 상기 제1 패드 및 상기 제2 패드의 상면에는 접속부(60)가 배치된다. 예를 들어, 상기 접속부(60)는 솔더 볼이다.
여기에서, 상기 제1 패드는 상기 보호층(50)의 개구부(미도시)를 통해 상면이 노출된다. 이에 따라, 상기 제1 패드 위에 배치되는 접속부(60)는 상기 보호층(50)의 개구부 내에 배치된다. 따라서, 상기 보호층(50)은 제1 패드 위에 배치되는 접속부(60)의 흘러 넘침을 방지하는 댐 역할을 할 수 있다.
그러나, 제2 영역(R2)에는 상기와 같은 보호층(50)이 배치되지 않으며, 이에 따라 상기 제2 패드 상에 배치되는 접속부(60)는 상기 제1 패드 상에 배치되는 접속부와는 다르게 댐 역할을 하는 구성이 존재하지 않는다.
이에 따라, 상기 제2 패드 상에 상기 접속부(60)를 배치한 상태에서, 칩 실장을 위해 일정 압력을 가하는 경우, 상기 접속부(60)가 흘러 넘치는 문제가 발생한다. 그리고, 상기 흘러 넘친 접속부는 이웃하는 회로 패턴층과 연결되는 쇼트 영역(A)을 발생시키게 된다.
또한, 상기와 같은 문제를 해결하기 위해, 상기 제2 패드 위에 배치되는 접속부(60)의 볼륨을 감소시키고 있다. 그리고, 상기 접속부(60)의 볼륨을 감소시키는 경우, 상기 접속부(60)의 양이 충분하지 않음에 따라 칩과 상기 제2 패드가 서로 전기적으로 연결되지 못하는 연결 불량을 발생시키게 된다. 또한, 상기와 같이 접속부(60)의 볼륨을 감소시키는 경우, 상기 제1 패드에 배치된 접속부와 상기 제2 패드에 배치된 접속부 사이에 단차가 생기고, 이에 따라 칩이 기울어진 상태로 실장되는 신뢰성 문제가 발생한다.
이에 따라, 실시 예는 최외측 회로 패턴층의 패드 상에 배치되는 접속부의 흘러 넘침을 방지할 수 있는 회로 기판을 제공하고자 한다. 나아가, 실시 예는 보호층이 배치되지 않는 영역에 배치된 최외측 회로 패턴층의 패드에, 접속부의 흘러 넘침을 방지할 수 있는 댐 역할을 하는 홈을 형성하여 회로기판의 신뢰성을 향상시킬 수 있도록 한다.
이하에서는 실시 예에 따른 회로 기판 및 이의 반도체 패키지에 대해 구체적으로 설명하기로 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 회로 기판에 칩을 실장된 구조를 가지는 반도체 패키지는 전자 디바이스에 포함될 수 있다.
이때, 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 칩이 실장될 수 있다. 크게, 상기 반도체 패키지에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
그리고, 실시 예는 상기 전자 디바이스의 메인 보드와 연결되는 반도체 패키지의 두께를 감소하면서, 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 반도체 패키지를 제공한다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 반도체 패키지에 대해 설명하기로 한다.
- 회로 기판 -
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 3은 도 2의 최외측의 제1 회로 패턴층을 설명하기 위한 확대도이며, 도 4는 도 2의 최외측의 제1 회로 패턴층을 설명하기 위한 평면도이고, 도 5는 도 2의 회로 패턴층의 층 구조를 설명하기 위한 도면이다.
이하에서는 도 2 내지 도 5룰 참조하여 제1 실시 예에 따른 회로 기판에 대해 구체적으로 설명하기로 한다.
실시 예의 회로 기판은 적어도 1개의 칩이 실장될 수 있도록 하는 실장 공간을 제공한다. 실시 예의 상기 회로 기판에 실장되는 칩은, 1개일 수 있으며, 이와 다르게 2개일 수 있으며, 이와 다르게 3개 이상일 수 있다. 예를 들어, 회로 기판에는 1개의 프로세서 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있으며, 이와 다르게 1개의 프로세서 칩과 함께 1개의 메모리 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩과 적어도 1개의 메모리 칩이 실장될 수 있다.
회로 기판은 절연층(110)을 포함한다. 상기 절연층(110)은 적어도 1층 이상의 구조를 가진다. 이때, 도 2에서는 상기 회로 기판이 절연층(110)의 층수를 기준으로 3층 구조를 가지는 것으로 도시하였으나 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판은 절연층(110)의 층수를 기준으로 2층 이하의 적층 구조를 가질 수 있고, 이와 다르게 4층 이상의 적층 구조를 가질 수 있을 것이다.
다만, 이하에서는 설명의 편의를 위해, 상기 회로 기판이 절연층(110)의 층수를 기준으로 3층 구조를 가지는 것으로 하여 설명하기로 한다.
상기 절연층(110)은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
상기 절연층(110)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 절연층(110)의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.
한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.
다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)은 다른 절연물질을 포함할 수 있을 것이다.
예를 들어, 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다. 예를 들어, 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.
상기 절연층(110)은 최상측에서부터 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 각각 10㎛ 내지 100㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 15㎛ 내지 80㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 각각 20㎛ 내지 50㎛의 범위의 두께를 가질 수 있다.
이때, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 두께는, 서로 다른 층에 배치된 회로패턴들 사이의 두께 방향으로의 거리에 대응할 수 있다.
예를 들어, 제1 절연층(111)의 두께는, 제1 회로 패턴층(121)의 하면과 제2 회로 패턴층(122)의 상면 사이의 직선 거리를 의미할 수 있다. 예를 들어, 제2 절연층(112)의 두께는 제2 회로 패턴층(122)의 하면과 제3 회로 패턴층(123) 사이의 직선 거리를 의미할 수 있다. 예를 들어, 제3 절연층(113)의 두께는 제3 회로 패턴층(123)의 하면과 제4 회로 패턴층(124) 사이의 직선 거리를 의미할 수 있다.
한편, 상기 제1 절연층(111)은 실시 예의 회로 기판에서 제1 최외측에 배치된 제1 최외측 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 회로 기판의 최상측에 배치된 최상측 절연층일 수 있다.
또한, 상기 제3 절연층(113)은 실시 예의 회로 기판에서, 상기 제1 절연층(111)과 반대되는 제2 최외측에 배치된 제2 최외측 절연층일 수 있다. 예를 들어, 상기 제2 절연층(112)은 회로 기판의 최하측에 배치된 최하측 절연층일 수 있다.
또한, 상기 제2 절연층(112)은 상기 제1 최외측 절연층과 제2 최외측 절연층 사이에 배치된 내측 절연층일 수 있다. 이때, 상기 회로 기판이 4층 이상의 층 구조를 가지는 경우, 상기 내측 절연층은 2층 이상의 층 구조를 가질 수 있다.
상기 절연층(110)의 표면에는 회로 패턴층이 배치된다.
예를 들어, 상기 제1 절연층(111)의 상면에는 제1 회로 패턴층(121)이 배치된다. 예를 들어, 상기 제1 절연층(111)의 하면 또는 제2 절연층(112)의 상면에는 제2 회로 패턴층(122)이 배치된다. 예를 들어, 상기 제2 절연층(112)의 하면 또는 제3 절연층(113)의 상면에는 제3 회로 패턴층(123)이 배치된다. 예를 들어, 상기 제3 절연층(113)의 하면에는 제4 회로 패턴층(124)이 배치된다.
실시 예에서, 회로 기판은 ETS(Embedded Trace Substrate) 공법을 이용하여 제조될 수 있다. 이에 따라, 상기 회로 기판에 포함된 복수의 회로 패턴층들 중 적어도 하나는 ETS 구조를 가질 수 있다. 예를 들어, 상기 회로 기판의 각 층에 배치된 회로 패턴층들 중 적어도 한 층에 배치된 회로 패턴층은 절연층의 표면 내에 매립된 구조를 가질 수 있다. 예를 들어, 실시 예에서, 제1 최외측 절연층의 상면에 배치된 회로 패턴층은 ETS 구조를 가질 수 있다. 예를 들어, 실시 예에서 제1 절연층(111)의 상면에 배치된 제1 회로 패턴층(121)은 ETS 구조를 가질 수 있다.
이에 따라, 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 상면에 매립된 구조를 가질 수 있다. 그리고, 실시 예에서, 상기 제1 회로 패턴층(121)을 제외한 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)은, 상기 절연층(110)의 표면으로부터 돌출된 구조를 가질 수 있다.
예를 들어, 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 상면에 매립된 구조를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 상면은 상기 회로 기판의 제1 최외측에 배치된 회로 패턴층일 수 있다. 이에 따라, 상기 제1 회로 패턴층(121)은 상기 회로 기판의 제1 최외측으로 노출될 수 있다. 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)에 둘러싸일 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 측면 및 하면은 은 상기 제1 절연층(111)에 둘러싸일 수 있다.
한편, 제1 실시 예에서, 상기 제1 회로 패턴층(121)의 상면은 상기 제1 절연층(111)의 상면과 동일 평면 상에 낮게 위치할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 상면은 상기 제1 절연층(111)의 상면과 동일 평면 상에 위치할 수 있다.
이때, 상기 제1 회로 패턴층(121)은 복수의 패드를 포함할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)은 제1 패드(121-1) 및 제2 패드(121-2)를 포함할 수 있다. 상기 제1 패드(121-1) 및 제2 패드(121-2)는 실장 패드일 수 있다. 예를 들어, 상기 제1 패드(121-1) 및 제2 패드(121-2)는 칩이 실장되는 부분일 수 있다. 예를 들어, 상기 제1 패드(121-1) 및 제2 패드(121-2)는 솔더 볼과 같은 접속부가 배치되는 부분일 수 있다.
예를 들어, 상기 제1 패드(121-1)의 상면은 상기 제2 패드(121-2)의 상면의 일부와 동일 평면 상에 위치할 수 있다. 예를 들어, 상기 제1 패드(121-1)의 상면은 상기 제2 패드(121-2)의 상면의 다른 일부와 다른 평면 상에 위치할 수 있다. 예를 들어, 상기 제1 패드(121-1)의 상면은 상기 제2 패드(121-2)의 상면의 다른 일부보다 높게 위치할 수 있다. 예를 들어, 상기 제2 패드(121-2)의 상면의 일부는 상기 제2 패드(121-2)의 상면의 다른 일부보다 높게 위치할 수 있다. 예를 들어, 상기 제2 패드(121-2)의 상면은 단차를 가질 수 있다. 예를 들어, 상기 제2 패드(121-2)의 상면에는 하측 방향으로 함몰된 오목부(또는 홈부)를 포함할 수 있다. 바람직하게, 상기 제2 패드(121-2)의 상면에는 홈(121-2R)이 형성될 수 있다. 그리고, 상기 제2 패드(121-2)의 상면의 일부는 상기 홈(121-2R)이 형성되지 않은 부분을 의미할 수 있고, 상기 제2 패드(121-2)의 상면의 다른 일부는 상기 홈(121-2R)의 바닥면을 의미할 수 있다. 그리고, 상기 제2 패드(121-2)의 상기 홈(121-2R)은 상기 제1 패드(121-1)의 상면보다 상기 제1 절연층의 하면에 더 인접하게 위치한다.
이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
제2 회로 패턴층(122)은 상기 제1 절연층(111)의 하면으로부터 하측 방향으로 돌출된 구조를 가질 수 있다. 예를 들어, 제2 회로 패턴층(122)은 상기 제2 절연층(112)의 상면에 매립된 구조를 가질 수 있다. 상기 제2 회로 패턴층(122)의 측면 및 하면은 상기 제2 절연층(112)으로 둘러싸일 수 있다.
예를 들어, 제3 회로 패턴층(123)은 상기 제2 절연층(112)의 하면으로부터 하측 방향으로 돌출된 구조를 가질 수 있다. 예를 들어, 제3 회로 패턴층(123)은 상기 제3 절연층(113)의 상면에 매립된 구조를 가질 수 있다. 상기 제3 회로 패턴층(123)의 측면 및 하면은 상기 제3 절연층(113)으로 둘러싸일 수 있다.
예를 들어, 제4 회로 패턴층(124)은 상기 제3 절연층(113)의 하면으로부터 하측 방향으로 돌출된 구조를 가질 수 있다. 예를 들어, 제4 회로 패턴층(124)은 회로 기판의 제2 최외측에 배치된 회로 패턴층일 수 있다. 이에 따라, 상기 제4 회로 패턴층(124)의 하면은 상기 회로 패턴층(121)의 제2 최외측으로 노출될 수 있다.
한편, 실시 예의 상기 제1 회로 패턴층(121)을 포함한 회로 패턴층들은 트레이스 및 패드를 포함할 수 있다. 예를 들어, 회로 기판의 제1 및 제2 최외측에 배치된 제1 회로 패턴층(121) 및 제4 회로 패턴층(124)은 칩이 실장되는 실장 패드 또는 외부 기판과 연결되는 단자 패드를 포함할 수 있다. 또한, 상기 제1 회로 패턴층(121) 및 제4 회로 패턴층(124)은 상기 실장 패드 또는 단자 패드와 연결되는 기다란 배선인 트레이스를 포함할 수 있다.
상기와 같은 회로 패턴층들은, 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 회로 패턴층들은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)은 각각 5㎛ 내지 20㎛의 범위의 두께(T1)를 가질 수 있다. 예를 들어, 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)은 각각 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)은 각각 7㎛ 내지 16㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 각각의 두께가 5㎛ 미만인 경우에는 회로 패턴층의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 각각의 두께가 5㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 각각의 두께가 20㎛를 초과하는 경우에는 상기 회로 패턴층들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.
한편, 실시 예의 제1 회로 패턴층(121)은 미세 패턴일 수 있다. 또한, 이에 대응하게, 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)도 미세 패턴일 수 있다. 다만, 실시 예에서의 제1 회로 패턴층(121)은 반도체 패키지에서의 칩이 실장되는 칩 실장부를 포함한다. 그리고, 상기 제1 회로 패턴층(121)은 적어도 하나의 애플리케이션 프로세서 칩이 실장되는 실장 패드를 포함할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)은 적어도 2개의 애플리케이션 프로세서 칩이 실장되는 실장 패드를 포함할 수 있다. 이에 따라, 상기 제1 회로 패턴층(121)은 미세 패턴을 포함할 수 있다. 다만, 이하에서 설명되는 제1 회로 패턴층(121)에 대한 특징은 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)에도 동일하게 적용될 수 있을 것이나, 설명의 편의를 위해 제1 회로 패턴층(121)에 대해서만 설명하기로 한다.
상기 제1 회로 패턴층(121)에 대해 구체적으로 설명하면 다음과 같다.
상기 제1 회로 패턴층(121)은 상기 설명한 바와 같이 제1 패드(121-1) 및 제2 패드(121-2)를 포함한다. 또한, 상기 제1 회로 패턴층(121)은 트레이스(121-3)를 포함한다. 상기 트레이스(121-3)는 상기 제1 패드(121-1) 및/또는 제2 패드(121-2)와 연결되고, 그에 따라 전기 신호를 전달하는 기다란 배선을 의미할 수 있다.
이때, 상기 제1 패드(121-1) 및 제2 패드(121-2)는 실질적으로 동일한 기능을 하지만, 상기 제1 절연층(111)의 상면에서 서로 다른 영역에 배치됨에 따라 구분된 것이다.
구체적으로, 상기 제1 절연층(111)은 복수의 영역을 포함할 수 있다.
예를 들어, 상기 제1 절연층(111)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 제1 영역(R1)과 제2 영역(R2)은 상기 제1 절연층(111)의 상면에 배치되는 제1 보호층(140)에 의해 구분될 수 있다. 상기 제1 보호층(140)은 '절연층'이라고도 할 수 있다. 상기 제1 영역(R1)은 상면의 적어도 일부가 상기 제1 보호층(140)과 수직으로 중첩된 제1 패드가 배치된 영역을 의미할 수 있다. 그리고, 제2 영역(R2)은 상면이 전체적으로 상기 제1 보호층(140)과 수직으로 중첩되지 않는 제2 패드가 배치된 영역을 의미할 수 있다.
예를 들어, 상기 제1 영역(R1)은 상기 제1 보호층(140)이 배치되는 영역을 의미할 수 있다. 예를 들어, 상기 제2 영역(R2)은 상기 제1 영역(R1) 이외의 영역을 의미할 수 있다. 예를 들어, 상기 제2 영역(R2)은 상기 제1 보호층(140)이 배치되지 않는 영역을 의미할 수 있다. 다른 표현으로, 상기 제1 영역(R1)은 제1 보호층(140)이 배치되는 SR(Solder Resist) 마스킹 영역을 의미할 수 있다. 그리고, 상기 제2 영역(R2)은 상기 제1 보호층(140)이 배치되지 않는 Non-SR 영역을 의미할 수 있다.
즉, 제1 보호층(140)은 복수의 개구를 포함한다. 예를 들어, 상기 제1 보호층(140)은 상기 제1 영역(R1)과 부분적으로 수직으로 중첩된 제1 개구를 포함할 수 있다. 예를 들어, 상기 제1 보호층(140)은 상기 제2 영역(R2)과 전체적으로 수직으로 중첩된 제2 개구를 포함할 수 있다. 그리고, 상기 제2 개구가 형성된 상기 제2 영역(R2)에는 전체적으로 상기 제1 보호층(140)이 배치되지 않을 수 있다.
즉, 일반적인 회로 기판의 최외측(예를 들어, 최외측 절연층의 표면)에는 솔더 레지스트가 배치되는 제1 영역(R1)과 상기 제1 영역(R1) 이외의 제2 영역을 포함한다.
그리고, 상기 제1 회로 패턴층(121)의 제1 패드(121-1)는 상기 제1 영역(R1)에 배치된 패턴을 의미할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 제1 패드(121-1)는 상기 제1 영역(R1)에 배치된 실장 패드를 의미할 수 있다.
또한, 상기 제1 회로 패턴층(121)의 제2 패드(121-2)는 상기 제2 영역에 배치된 패턴을 의미할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 제2 패드(121-2)는 상기 제2 영역(R2)에 배치된 실장 패드를 의미할 수 있다.
또한, 상기 제1 회로 패턴층(121)의 트레이스(121-3)는 상기 제1 패드(121-1) 또는/및 제2 패드(121-2)와 연결되는 신호 라인을 의미할 수 있다. 상기 제1 회로 패턴층(121)의 트레이스(121-3)는 상기 제1 영역(R1)에 배치될 수 있고, 상기 제2 영역(R2)에 배치될 수 있다. 바람직하게, 상기 제1 회로 패턴층(121)의 트레이스(121-3)는 상기 제1 영역(R1) 및 제2 영역(R2)에 모두 배치될 수 있다.
상기 제1 회로 패턴층(121)의 제1 패드(121-1)의 폭(W1)은 50㎛ 내지 130㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 제1 패드(121-1)의 폭(W1)은 60㎛ 내지 115㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 제1 패드(121-1)의 폭(W1)은 70㎛ 내지 110㎛ 사이의 범위의 폭을 만족할 수 있다.이때, 상기 폭(W1)은 상기 회로 기판의 평면에서, 상기 제1 패드(121-1)의 폭 방향으로의 폭, 길이 방향으로의 폭 및 상기 폭 방향과 길이 방향 사이의 대각 방향의 폭 중 어느 하나를 의미할 수 있다. 바람직하게, 상기 제1 회로 패턴층(121)의 제1 패드(121-1)는 제1 형상을 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 제1 패드(121-1)는 원형 형상을 가질 수 있다. 이에 따라, 상기 제1 회로 패턴층(121)의 상기 제1 패드(121-1)는 폭 방향으로의 폭, 길이 방향으로의 폭 및 대각 방향으로의 폭이 실질적으로 동일할 수 있다.
한편, 상기 제1 회로 패턴층(121)의 제2 패드(121-2)의 폭(W2)은 상기 제1 패드(121-1)의 폭(W1)과 다를 수 있다. 상기 제2 패드(121-2)의 폭(W2)은 길이 방향으로의 폭 또는 폭 방향으로의 폭을 의미할 수 있다. 바람직하게, 상기 제2 패드(121-2)는 제2 형상을 가질 수 있다. 예를 들어, 상기 제2 패드(121-2)는 상기 제1 패드(121-1)가 가지는 제1 형상과 다른 제2 형상을 가질 수 있다. 일 예로, 상기 제2 패드(121-2)는 타원 형상을 가질 수 있다.
이에 따라, 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)은 20㎛ 내지 80㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)은 25㎛ 내지 75㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)은 30㎛ 내지 60㎛ 사이의 범위를 만족할 수 있다.
또한, 상기 제2 패드(121-2)의 제2 방향으로의 폭(W7)은 50㎛ 내지 130㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 패드(121-2)의 제2방향으로의 폭(W7)은 60㎛ 내지 115㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 패드(121-2)의 제2 방향으로의 폭(W7)은 70㎛ 내지 110㎛ 사이의 범위를 만족할 수 있다.
상기와 같이, 실시 예는 상기 제1 보호층(140)이 배치되지 않는 제2 영역(R2)에서의 제2 패드(121-2)의 형상을 타원형으로 하여, 상기 제2 영역(R2)에서의 회로 밀집도를 향상시킬 수 있도록 한다. 나아가, 상기 제2 영역(R2)에는 제1 보호층(140)이 배치되지 않으며, 이에 따라 상기 제2 영역(R2)에 배치된 트레이스(121-3)에 데미지가 갈 수 있다. 이때, 실시 예는 상기 제2 패드(121-2)의 형상을 타원 형으로 하여, 상기와 같이 제2 방향으로의 폭이 제1 방향으로 폭보다 좁도록 한다. 이를 통해, 실시 예는 상기와 같은 제2 방향으로의 상기 제2 패드(121-2)와 트레이스(121-3) 사이의 간격을 더욱 확보할 수 있으며, 이에 따른 상기 트레이스(121-3)의 손상을 최소화할 수 있다.
상기 제1 회로 패턴층(121)의 트레이스(121-3)의 선폭(W3)은 7㎛ 이하일 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 트레이스(121-3)의 선폭(W3)은 6㎛ 이하일 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 트레이스(121-3)의 선폭(W3)은 5㎛ 이하일 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 트레이스(121-3)의 선폭(W3)은 1㎛ 내지 7㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 트레이스(121-3)의 선폭(W3)은 1.5㎛ 내지 6.5㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 트레이스(121-3)의 선폭(W3)은 2㎛ 내지 6㎛ 사이의 범위를 가질 수 있다.
또한, 상기 제1 회로 패턴층(121)의 트레이스(121-3)는 특정 간격(W4)을 가질 수 있다. 상기 간격(W4)은 상기 트레이스(121-3)와 제1 패드(121-1) 또는, 상기 트레이스(121-3)와 제2 패드(121-2) 사이의 간격을 의미할 수 있다. 또한, 상기 간격(W4)은 복수의 트레이스들 사이의 간격을 의미할 수 있다.
상기 트레이스(121-3)의 간격(W4)은 7㎛ 이하일 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 상기 트레이스(121-3)의 간격(W4)은 6㎛이하일 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 상기 트레이스(121-3)의 간격(W4)은 5㎛이하일 수 있다. 예를 들어, 제1 회로 패턴층(121)의 상기 트레이스(121-3)의 간격(W4)은 1㎛ 내지 7㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 상기 트레이스(121-3)의 간격(W4)은 1.5㎛ 내지 6.5㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 트레이스(121-3)의 간격(W4)은 2㎛ 내지 6㎛ 사이의 범위를 가질 수 있다.
다만, 실시 예에서의 제1 회로 패턴층(121)은 상기 선폭(W3)이 상기 간격(W4)이 클 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 트레이스(121-3)는 7㎛ 이하를 가진다. 이때, 일반적인 회로 기판에서, 상기 기재된 범위에서, 상기 트레이스(121-3)의 선폭을 더 줄이는 데에는 한계가 있다. 이에 따라, 제한된 공간 내에서 제1 회로 패턴층(121)의 밀집도를 높이기 위해서는, 상기 제1 회로 패턴층(121)의 트레이스(121-3)의 선폭보다는 상기 트레이스(121-3)들 사이의 간격을 줄이는 것이 중요하다. 이때, 실시 예는 상기 제1 회로 패턴층(121)의 트레이스(121-3)의 간격(W4)이 상기 트레이스(121-3)의 선폭(W3)보다 작도록 한다. 이에 따라, 실시 예는 상기 트레이스(121-3)의 선폭을 일정 수준 유지한 상태에서도, 제한된 공간 내에서의 제1 트레이스(121-3)의 밀집도를 높일 수 있으며, 이에 따른 회로 기판의 전체적인 부피를 줄일 수 있다. 이때, 상기와 같이, 트레이스(121-3)의 간격(W4)이 선폭(W3)보다 작은 것은, 이하에서 설명되는 회로 기판의 제조 방법에서의 특징에 의해 달성될 수 있다.
즉, 실시 예는 제1 회로 패턴층(121)을 형성하는 과정에서, 상기 제1 회로 패턴층(121)의 미세화를 위한 추가적인 공정을 진행한다. 예를 들어, 상기 제1 회로 패턴층(121)은 드라이 필름과 같은 마스크의 개구부 내에 전해 도금을 진행하는 것에 의해 달성될 수 있다. 이때, 상기 트레이스(121-3)의 간격(W4)이 일정 수준 이상으로 낮아지는 경우, 상기 드라이 필름과 시드층(추후 설명) 사이의 접촉 면적이 감소하고, 이에 따라 상기 드라이 필름이 상기 시드층으로부터 탈락되는 문제가 발생한다. 따라서, 종래에서는 상기 드라이 필름과 상기 시드층 사이의 밀착력 문제로 인해, 상기 트레이스(121-3)의 간격(W4)을 일정 수준 이상으로 확보해야만 했다. 즉, 상기 트레이스(121-3)의 간격(W4)은 상기 드라이 필름과 상기 시드층 사이의 접촉 면적에 대응되며, 이에 따라, 종래에서는 상기 접촉 면적을 증가시키기 위해 상기 간격(W4)을 증가시켜야만 했다. 이와 다르게, 실시 예는 상기 간격(W4)이 상기 선폭(W3)보다 작도록 하면서, 상기 드라이 필름을 큐어링 하는 과정을 추가로 진행함으로써, 상기 드라이 필름과 상기 시드층 사이의 밀착력을 향상시킬 수 있도록 한다. 다시 말해서, 실시 예는 상기 간격(W4)이 선폭(W3)보다 작은 범위를 가져도, 상기 드라이 필름이 큐어링 과정을 통해 상기 시드층과의 밀착력이 확보될 수 있으며, 이에 따른 상기 드라이 필름이 상기 시드층으로부터 탈락되는 신뢰성 문제를 해결할 수 있다.
상기와 같이 실시 예에서의 제1 회로 패턴층(121)은 트레이스(121-3)를 포함하고, 상기 트레이스(121-3)는 7㎛ 이하의 선폭(W3) 및 7㎛ 이하의 간격(W4)을 가진다. 이때, 상기 제1 회로 패턴층(121)의 간격(W4)은 상기 제1 회로 패턴층(121)의 선폭(W3)보다 작도록 한다. 이에 따라, 실시 예는 상기 제1 회로 패턴층(121)의 신뢰성을 확보하면서, 상기 제1 회로 패턴층(121)의 미세화가 가능하며, 이에 따라 제한된 공간 내에서의 제1 회로 패턴층(121)의 밀집도를 향상시킬 수 있다. 나아가, 실시 예는 상기 제1 회로 패턴층(121)의 미세화가 달성됨에 따라, 상기 제1 회로 패턴층(121) 상에 적어도 2개 이상의 애플리케이션 프로세서 칩의 실장이 가능하며, 이에 따른 반도체 패키지의 전체적인 부피를 감소시킬 수 있다.
한편, 상기 제1 회로 패턴층(121)의 제2 패드(121-2)는 홈(121-2R)을 포함할 수 있다. 상기 홈(121-2R)은 상기 제2 패드(121-2)의 상면의 일부를 제거하는 것에 의해 형성될 수 있다. 예를 들어, 상기 제2 패드(121-2)의 상면에는 하측 방향으로 함몰된 홈(121-2R)이 형성될 수 있다. 그리고, 상기 홈(121-2R)은 반도체 패키지에서 솔더 볼과 같은 접속부의 흘러 넘침을 방지할 수 있다. 예를 들어, 상기 홈(121-2R)은 상기 제2 패드(121-2) 상에 배치된 솔더 볼과 같은 접속부를 가두는 댐 역할을 할 수 있으며, 이에 따라 상기 솔더 볼의 리플로우 과정에서, 상기 솔더 볼이 주변으로 흘러 넘치는 문제를 해결할 수 있다.
즉, 상기와 같이, 실시 예는 상기 제1 회로 패턴층(121)의 제2 패드(121-2)는 상기 제1 보호층(140)이 형성되지 않는 제2 영역(R2)에 형성된다.
이때, 상기 제1 보호층(140)은 개구부를 포함한다.
예를 들어, 상기 제1 영역(R1)은 상기 제1 보호층(140)이 배치된 제1-1 영역(R1-1)과, 상기 제1 보호층(140)의 개구부에 대응하는 제1-2 영역(R1-2)을 포함할 수 있다. 그리고, 상기 제1 회로 패턴층(121)의 제1 패드(121-1)는 상기 제1-1 영역(R1-1)에 일부 배치되고, 나머지 일부는 상기 제1-2 영역(R1-2)에 배치될 수 있다. 즉, 상기 제1 회로 패턴층(121)의 제1 패드(121-1)의 상면의 일부는 상기 제1-1 영역(R1-1)에 배치됨에 따라 상기 제1 보호층(140)에 의해 덮일 수 있다. 또한, 상기 제1 회로 패턴층(121)의 제1 패드(121-1)의 상면의 나머지 일부는 상기 제1-2 영역(R1-2)에 배치됨에 따라, 상기 제1 보호층(140)의 개구부를 통해 노출될 수 있다.
상기 제1 보호층(140)의 개구부의 폭(W6)은 상기 제2 패드(121-1)의 폭(W1)의 70% 내지 95%일 수 있다. 상기 제1 보호층(140)의 개구부의 폭(W6)은 상기 제2 패드(121-1)의 폭(W1)의 75% 내지 92%일 수 있다. 상기 제1 보호층(140)의 개구부의 폭(W6)은 상기 제2 패드(121-1)의 폭(W1)의 80% 내지 90%일 수 있다.
그리고, 상기 제1 패드(121-1) 상에 솔더 볼과 같은 접속부를 배치하는 경우, 상기 솔더 볼은 상기 제1 보호층(140)의 개구부 내에 안정적으로 안착될 수 있다. 예를 들어, 상기 제1 보호층(140)은 상기 제1 패드(121-1) 상에 배치되는 솔더 볼과 같은 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있다.
이에 따라, 상기 제1 영역(R1)에 배치된 상기 제1 패드(121-1)에 대한 신뢰성 이슈는 존재하지 않는다.
이에 반하여, 상기 제2 영역(R2)에는 상기와 같은 댐 역할을 하는 제1 보호층(140)이 배치되지 않는다. 이에 따라, 상기 제2 영역(R2)에 배치된 제2 패드(121-2) 상에 솔더 볼과 같은 접속부가 배치되는 경우, 상기 접속부의 주위를 가두는 역할을 하는 구성이 존재하지 않음에 따라 상기 접속부가 흘러 넘치는 문제가 발생할 수 있다.
이에 따라, 실시 예는 상기 제2 영역(R2)에 배치된 제2 패드(121-2)의 상면의 일부를 가공하여 홈(121-2R)을 형성한다. 그리고, 상기 홈(121-2R)은 상기 제2 패드(121-2) 상에 배치되는 솔더 볼과 같은 접속부를 가두는 댐 역할을 할 수 있다. 이에 따라, 실시 예는 상기 제1 보호층(140)이 배치되지 않는 영역에서, 상기 솔더 볼과 같은 접속부가 흘러 넘치는 문제를 해결할 수 있다.
상기 홈(121-2R)은 상기 제2 패드(121-2)의 제1방향으로의 폭(W2)의 30% 내지 90%의 폭(W5)을 가질 수 있다. 예를 들어, 상기 홈(121-2R)은 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)의 35% 내지 85%의 폭(W5)을 가질 수 있다. 예를 들어, 상기 홈(121-2R)은 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)의 40% 내지 80%의 폭(W5)을 가질 수 있다. 예를 들어, 상기 홈(121-2R)의 폭(W5)은 10㎛ 내지 70㎛의 범위를 만족할 수 있다. 예를 들어, 홈(121-2R)의 폭(W5)은 15㎛ 내지 65㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 홈(121-2R)의 폭(W5)은 20㎛ 내지 50㎛ 사이의 범위를 만족할 수 있다.
상기 홈(121-2R)의 폭(W5)이 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)의 30%보다 작거나, 10㎛보다 작은 경우, 상기 홈(121-2R)에 의해 상기 제2 패드(121-2) 상에 배치되는 솔더 볼과 같은 접속부가 안정적으로 가두어지지 않는 문제가 발생할 수 있다. 예를 들어, 상기 홈(121-2R)의 폭(W5)이 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)의 30%보다 작거나, 10㎛보다 작은 경우, 상기 홈(121-2R)이 상기 제2 패드(121-2) 상에 배치되는 솔더 볼과 같은 접속부를 가두는 댐 역할이 제대로 구현되기 어려울 수 있다.
상기 홈(121-2R)의 폭(W5)이 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)의 90%보다 크거나, 70㎛보다 큰 경우, 상기 제2 패드(121-2)의 전체 영역에서의 두께가 줄어들어, 상기 제2 패드(121-2)의 저항이 증가하고, 이에 따른 신호 전송 손실이 증가하는 문제가 발생할 수 있다.
한편, 상기 홈(121-2R)은 상기 제2 패드(121-2)에 일정 깊이(T2)를 가지고 형성될 수 있다. 이때, 상기 홈(121-2R)의 깊이(T2)는 상기 제2 패드(121-2)의 두께(T1)의 20% 내지 90%를 만족할 수 있다. 예를 들어, 상기 홈(121-2R)의 깊이(T2)는 상기 제2 패드(121-2)의 두께(T1)의 25% 내지 85%를 만족할 수 있다. 예를 들어, 상기 홈(121-2R)의 깊이(T2)는 상기 제2 패드(121-2)의 두께(T1)의 30% 내지 80%를 만족할 수 있다.
이때, 상기 홈(121-2R)의 깊이(T2)가 상기 제2 패드(121-2)의 두께(T1)의 20%보다 작으면, 상기 홈(121-2R)이 댐 역할을 제대로 수행하지 못하는 문제가 발생할 수 있다. 예를 들어, 상기 홈(121-2R)의 깊이(T2)가 상기 제2 패드(121-2)의 두께(T1)의 90%보다 크면, 상기 홈(121-2R)에 의해 상기 제2 패드(121-2)가 단선되는 문제가 발생할 수 있다. 예를 들어, 상기 홈(121-2R)의 깊이(T2)가 상기 제2 패드(121-2)의 두께(T1)의 90%보다 크면, 상기 홈(121-2R)이 상기 제2 패드(121-2)를 관통하는 문제가 발생할 수 있고, 이에 따른 상기 제2 패드(121-2)의 기능이 정상적으로 구현되기 어려울 수 있다.
실시 예의 회로 기판은 비아를 포함한다.
상기 비아는 실시 예의 회로 기판에 포함된 절연층(110)을 관통하며, 이에 따라 서로 다른 층에 배치된 회로 패턴층들 사이를 전기적으로 연결할 수 있다. 이때, 상기 비아는 1개의 절연층만을 관통하며 형성될 수 있으며, 이와 다르게 적어도 2개 이상의 절연층을 공통으로 관통하며 형성될 수 있다.
예를 들어, 회로 기판은 제1 비아(131)를 포함한다. 상기 제1 비아(131)는 상기 제1 절연층(111)을 관통하며 형성될 수 있다. 상기 제1 비아(131)는 상기 제1 회로 패턴층(121)과 상기 제2 회로 패턴층(122) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 비아(131)의 상면은 상기 제1 회로 패턴층(121)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제1 비아(131)의 하면은 상기 제2 회로 패턴층(122)의 상면과 직접 연결될 수 있다. 그리고, 상기 제1 회로 패턴층(121) 및 상기 제2 회로 패턴층(122)은 상기 제1 비아(131)를 통해 상호 전기적으로 연결되어 신호를 전달할 수 있다.
예를 들어, 회로 기판은 제2 비아(132)를 포함한다. 상기 제2 비아(132)는 제2 절연층(112)을 관통하며 형성될 수 있다. 상기 제2 비아(132)는 상기 제2 회로 패턴층(122)과 상기 제3 회로 패턴층(123) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 비아(132)의 상면은 상기 제2 회로 패턴층(122)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제2 비아(132)의 하면은 상기 제3 회로 패턴층(123)의 상면과 직접 연결될 수 있다. 이에 따라, 상기 제2 회로 패턴층(122)과 상기 제3 회로 패턴층(123)은 상기 제2 비아(132)를 통해 상호 직접 전기적으로 연결되어 신호를 전달할 수 있다.
예를 들어, 회로 기판은 제3 비아(133)를 포함한다. 상기 제3 비아(133)는 제3 절연층(113)을 관통하며 형성될 수 있다. 상기 제3 비아(133)는 상기 제3 회로 패턴층(123)과 상기 제4 회로 패턴층(124)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제3 비아(133)의 상면은 상기 제3 회로 패턴층(123)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제3 비아(133)의 하면은 상기 제4 회로 패턴층(124)의 상면과 직접 연결될 수 있다. 이에 따라, 상기 제3 회로 패턴층(123)과 상기 제4 회로 패턴층(124)은 상호 전기적으로 연결되어 신호를 전달할 수 있다.
상기와 같은 제1 비아(131), 제2 비아(132) 및 제3 비아(133)를 포함하는 회로 기판의 비아는 상기 절연층(110)을 관통하는 비아 홀을 형성하고, 상기 형성된 비아 홀 내부를 전도성 물질로 충진하는 것에 의해 형성될 수 있다.
상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 실시 예의 비아를 형성할 수 있다. 상기 비아를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 실시 예의 회로 기판은 제1 보호층(140) 및 제2 보호층(150)을 포함할 수 있다. 상기 제1 보호층(140) 및 제2 보호층(150)은 상기 회로 패턴층(121)의 최외측에 배치될 수 있다.
예를 들어, 제1 보호층(140)은 회로기판의 제1 최외측 또는 최상측에 배치될 수 있다. 예를 들어, 상기 제1 보호층(140)은 제1 절연층(111)의 상면에 배치될 수 있다. 예를 들어, 상기 제2 보호층(150)은 회로 기판의 제2 최외측 또는 최하측에 배치될 수 있다. 예를 들어, 상기 제2 보호층(150)은 제3 절연층(113)의 하면에 배치될 수 있다.
상기 제2 보호층(150)은 적어도 1개의 개구부(미도시)를 포함할 수 있다.
예를 들어, 상기 제2 보호층(150)은 상기 제4 회로 패턴층(124)의 하면을 노출하는 개구부를 가질 수 있다. 예를 들어, 상기 제2 보호층(150)은 상기 제4 회로 패턴층(124)의 하면 중 추후 솔더 볼이 배치된 영역(예를 들어, 외부 기판과 연결되는 단자 패드 부분)을 노출하는 개구부를 가질 수 있다.
이때, 도면 상에는 도시하지 않았지만, 상기 제2 보호층(150)의 개구부를 통해 노출된 제4 회로 패턴층(124)의 하면에는 표면 처리층(미도시)이 배치될 수 있다. 상기 표면 처리층은 상기 제2 보호층(150)을 통해 노출된 제4 회로 패턴층(124)의 부식 및 산호를 방지하면서 솔더링 특성을 향상시키기 위해 형성될 수 있다.
상기 표면 처리층은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 상기 표면 처리층은 상기 제4 회로 패턴층(124)의 하면에 코팅된 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다.
다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 표면 처리층은 도금층일 수 있다. 예를 들어, 상기 표면 처리층은 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층 중 적으도 하나를 포함할 수 있다. 또한, 상기 표면 처리층은 제1 보호층(140)을 통해 노출되거나, 상기 제1 보호층(140)이 배치되지 않은 제1 회로 패턴층(121)의 상면에도 형성될 수 있을 것이다.
한편, 실시 예에서의 회로 기판에서 회로 패턴층에는 일정 수준의 표면 거칠기가 부여될 수 있다.
이때, 실시 예에서, 상기 제1 회로 패턴층(121)의 표면 거칠기는 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 표면 거칠기와 다를 수 있다. 예를 들어, 실시 예에서의 상기 제1 회로 패턴층(121)은 미세 패턴을 포함한다. 예를 들어, 실시 예에서의 상기 제1 회로 패턴층(121)은 칩과 연결되는 칩 실장부를 포함하고, 이에 따라 제한된 공간 내에서 칩과의 연결을 위해 미세화가 요구된다. 또한, 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)도 미세화가 요구되기는 하지만, 상기 제1 회로 패턴층(121)만큼 미세화가 요구되지는 않는다.
이에 따라, 실시 예는 절연층과 회로 패턴층의 접착력 향상을 위해 진행되는 전처리 공정에서, 회로 패턴층별로 서로 다른 전처리 조건을 적용한다.
예를 들어, 상기 제1 회로 패턴층(121)은 미세 패턴을 포함하며, 이에 따라 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)보다는 낮은 전처리 조건을 적용하여 전처리를 진행한다. 예를 들어, 상기 제1 회로 패턴층(121)에서도 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)과 동일한 전처리 조건을 진행하는 경우, 미세 회로 패턴층의 무너짐과 같은 신뢰성 문제가 발생할 수 있다. 따라서, 실시 예는 상기 제1 회로 패턴층(121)의 표면 거칠기가 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 표면 거칠기보다 작도록 한다.
예를 들어, 상기 제1 회로 패턴층(121)의 10점 평균 표면 거칠기(Rz)는 0.01㎛ 내지 0.5㎛ 사이의 범위를 가지도록 한다. 또한, 상기 제2 회로 패턴층(122), 상기 제3 회로 패턴층(123) 및 상기 제4 회로 패턴층(124)은 상기 제1 회로 패턴층(121)보다 큰 10점 평균 표면 거칠기(Rz)를 가지도록 한다.
상기 제1 회로 패턴층(121)의 10점 평균 표면 거칠기(Rz)가 0.01㎛보다 작은 경우, 상기 제1 회로 패턴층(121)과 상기 제1 절연층(111) 사이의 접착력이 감소하고, 이에 따라 상기 제1 절연층(111)으로부터 상기 제1 회로 패턴층(121)이 탈락되는 문제가 발생할 수 있다. 상기 제1 회로 패턴층(121)의 10점 평균 표면 거칠기(Rz)가 0.5㎛보다 큰 경우, 상기 제1 회로 패턴층(121)의 표면에서의 스킨 이펙트가 증가함에 따라, 신호 전송 손실이 증가할 수 있다.
한편, 실시 예에서, 회로 패턴층 및 비아들은 복수의 층 구조를 가질 수 있다. 다만, 실시 예에서, 회로 패턴층 중 제1 회로 패턴층(121)은 ETS 구조를 가지며, 이에 따라 ETS 구조를 가지는 제1 회로 패턴층(121)은 다른 회로 패턴층이나 비아들과 다른 층 구조를 가질 수 있다.
예를 들어, 상기 제1 회로 패턴층(121)은 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)과 다른 층 구조를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)은 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 층수보다 작은 층수를 가질 수 있다.
예를 들어, 상기 제1 회로 패턴층(121)은 전해 도금층만을 포함할 수 있다. 이와 다르게, 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)은 각각 시드층 및 전해 도금층을 포함할 수 있다. 예를 들어, 상기 제2 회로 패턴층(122)은 시드층(122-1) 및 전해 도금층(122-2)을 포함할 수 있다. 예를 들어, 제3 회로 패턴층(123)은 시드층(123-1) 및 전해 도금층(123-2)을 포함할 수 있다. 예를 들어, 제4 회로 패턴층(124)은 시드층(124-1) 및 전해 도금층(124)을 포함할 수 있다. 또한, 이에 대응하게, 회로 기판에 포함된 비아는 시드층 및 전해 도금층을 포함할 수 있다. 예를 들어, 제1 비아(131)는 시드층(131-1) 및 전해 도금층(131-2)을 포함할 수 있다. 예를 들어, 제2 비아(132)는 시드층(132-1) 및 전해 도금층(132-2)을 포함할 수 있다. 예를 들어, 제3 비아(133)는 시드층(133-1) 및 전해 도금층(133-2)을 포함할 수 있다.
-변형 예-
도 6는 도 2의 회로 기판의 변형 예를 나타낸 도면이다.
도 6을 참조하면, 회로 기판은 절연층, 회로 패턴층, 비아 및 보호층을 포함할 수 있다.
이때, 도 6의 회로 기판에서, 도 2의 회로 기판과 상이한 부분은 제1 패드(121-1)에 있다.
즉, 도 2의 회로 기판에서, 상기 제1 패드(121-1)에는 홈이 형성되지 않았다. 예를 들어, 상기 제1 패드(121-1)는 제1 보호층(140)이 배치되는 영역에 형성되고, 이에 따라 상기 제1 보호층(140)이 댐 역할을 하기 때문에 별도의 홈 형상이 불필요했다.
이와 다르게, 이의 변형 예에서는 상기 제1 패드(121-1)의 상면에도 상기 제2 패드(121-2)의 상면에 형성된 홈과 같은 홈(121-1R)을 형성하도록 한다.
즉, 도 2에서와 같이, 제2 패드(121-2)의 상면에만 홈을 형성하는 경우, 상기 제1 패드(121-1) 상에 배치되는 접속부와, 제2 패드(121-2) 상에 배치되는 접속부 사이의 높이 차(예를 들어, 단차)가 발생할 수 있다. 예를 들어, 상기 제2 패드(121-2) 상에 배치되는 접속부의 일부는 상기 제2 패드(121-2)에 형성된 홈을 채운다. 이에 따라, 상기 제2 패드(121-2) 상에 배치되는 접속부의 높이는, 상기 제1 패드(121-1) 상에 배치되는 접속부의 높이보다 낮을 수 있다.
이에 따라, 이의 변형 예에서는 상기와 같은 문제를 해결하기 위해, 상기 제1 패드(121-1)에도, 상기 제2 패드(121-2)에 대응하는 홈(121-1R)을 형성하도록 한다.
따라서, 도 5에 따르면, 상기 제1 패드(121-1)와 제2 패드(121-2)에 각각 홈이 형성되는 구조를 가짐에 따라, 상기 제1 패드(121-1) 상에 배치되는 접속부와 상기 제2 패드(121-2) 상에 배치되는 접속부의 높이 차이를 해결할 수 있고, 이에 따른 칩 실장 신뢰성을 향상시킬 수 있다.
도 7은 도 2의 회로 기판의 다른 변형 예를 나타낸 도면이다.
도 7를 참조하면, 회로 기판은 절연층, 회로 패턴층, 비아 및 보호층을 포함할 수 있다.
이때, 도 7의 회로 기판에서, 도 2의 회로 기판과 상이한 부분은 제1 회로 패턴층(121a)에 있다.
예를 들어, 도 2에서의 제1 회로 패턴층(121)의 상면은 제1 절연층(111)의 상면과 동일 평면 상에 배치되었다.
이와 다르게, 도 7에서의 상기 제1 회로 패턴층(121a)과 상기 제1 절연층(111) 사이에는 단차가 형성될 수 있다. 예를 들어, 상기 제1 절연층(111)에는 리세스가 형성될 수 있고, 상기 제1 회로 패턴층(121a)은 상기 제1 절연층(111)의 리세스 내에 배치될 수 있다. 이때, 상기 제1 회로 패턴층(121a)은 상기 리세스의 깊이보다 작은 두께를 가질 수 있다. 이에 따라, 상기 제1 회로 패턴층(121a)의 상면은 상기 제1 절연층(111)의 상면보다 낮게 위치할 수 있다.
이에 따라, 실시 예는 상기 제1 절연층(111)의 일부가 상기 제1 회로 패턴층(121a)을 구성하는 제2 패드(121-2) 상에서의 댐 역할을 하도록 하고, 이에 따른 신뢰성을 더욱 향상시킬 수 있다. 나아가, 실시 예는 상기 제2 영역(R2)에 베치되는 제1 회로 패턴층(121a)의 트레이스를 포함한다. 이때, 상기 트레이스는 미세 패턴일 수 있다. 그리고, 상기 트레이스가 제1 절연층(111)의 표면과 동일 평면 상에 배치되는 경우, 다양한 환경에서 상기 트레이스의 손상이 발생할 수 있다. 이에 따라, 실시 예는 상기 제1 절연층(111)과 상기 제1 회로 패턴층(121a) 사이에 단차를 두어, 상기 제1 회로 패턴층(121a)이 안정적으로 보호될 수 있도록 한다.
한편, 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴층(121a)의 상면 사이의 단차는 1㎛ 내지 8㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴층(121a)의 상면 사이의 단차는 2㎛ 내지 7㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴층(121a)의 상면 사이의 단차는 3㎛ 내지 6㎛ 사이의 범위를 가질 수 있다.
상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴층(121a) 사이의 단차가 1㎛보다 작으면, 상기 제1 절연층(111)의 리세스가 상기와 같은 댐 역할을 제대로 수행하지 못할 수 있다. 또한, 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴층(121a)의 사이의 단차가 1㎛보다 작으면, 상기 제2 영역(R2)에 배치된 트레이스가 안정적으로 보호되지 않을 수 있다. 또한, 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴층(121a) 사이의 단차가 8㎛보다 크면, 상기 단차만큼의 회로 기판의 두께가 증가하는 문제가 있을 수 있다. 또한, 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴층(121a)의 상면 사이의 단차가 8㎛보다 크면, 상기 단차 만큼 최초 형성되는 상기 제1 회로 패턴층(121a)의 두께를 증가시켜야 하며, 이에 따른 제조 공정이 복잡해지거나, 제조 비용이 증가하는 문제가 있다.
실시 예의 회로 기판은 제1 최외측에 배치된 제1 절연층 및 상기 제1 절연층의 상면에 매립된 제1 회로 패턴층을 포함한다.
상기 제1 절연층은 제1 영역 및 제2 영역을 포함한다. 상기 제1 영역은 보호층에 대응하는 제2 절연층이 배치되는 영역이고, 상기 제2 절연층이 배치되지 않는 영역을 의미할 수 있다. 즉, 제2 절연층은 상기 제1 영역과 부분적으로 수직으로 중첩된 제1 개구를 포함한다. 또한, 상기 제2 절연층은 상기 제2 영역과 전체적으로 수직으로 중첩된 제2 개구를 포함한다.
또한, 상기 제1 회로 패턴층은 상기 제1 절연층의 상기 제1 영역 상에 배치되는 제1 패드 및 상기 제2 영역 상에 배치되는 제2 패드를 포함한다. 그리고, 실시 예의 상기 제2 패드의 상면에는 하측 방향으로 함몰된 리세스가 형성될 수 있다. 그리고 상기 제2 패드에 형성된 리세스는 상기 제2 패드 상에 배치되는 솔더 볼과 같은 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있다. 상기와 같이, 실시 예는 상기 접속부가 상기 제2 패드 상에 안정적으로 형성될 수 있도록 하고, 이에 따른 상기 접속부의 흘러 넘침에 따른 신뢰성 문제를 해결할 수 있다. 예를 들어, 실시 예는 상기 접속부가 흘러 넘침에 따라 이웃하는 회로 패턴층과 접촉하는 전기적 신뢰성 문제를 해결할 수 있다.
또한, 실시 예는 상기 제2 패드뿐 아니라, 상기 제1 패드에도 리세스를 형성할 수 있다. 즉, 상기 제2 패드와 마찬가지로, 상기 제1 패드 상에도 솔더 볼과 같은 접속부가 배치된다. 이때, 상기 홈이 상기 제2 패드에만 형성되는 경우, 상기 제1 패드에 배치되는 접속부와 상기 제2 패드에 배치된 접속부 사이에 단차가 발생할 수 있다. 그리고, 상기 발생한 단차에 의해, 상기 접속부 상에 실장되는 칩이 기울어지는 문제가 발생할 수 있다. 이에 따라, 실시 예는 상기 제1 패드에도 홈을 형성하여 상기 단차를 제거할 수 있으며, 이에 따른 상기 칩의 실장 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 절연층의 상면과 상기 제1 회로 패턴층의 상면이 단차를 가지도록 한다. 예를 들어, 실시 예는 상기 제1 절연층의 상면보다 상기 제1 회로 패턴층의 상면이 낮게 위치하도록 한다. 이에 따라, 실시 예는 상기 제1 절연층의 일부도 상기 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있도록 하며, 이에 따른 신뢰성을 더욱 향상시킬 수 있다. 나아가, 실시 예는 상기와 같은 보호층이 배치되지 않은 제2 영역에서의 트레이스를 안정적으로 보호할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
-반도체 패키지-
도 8은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 8을 참조하면, 실시 예의 반도체 패키지는 도 2, 도 6 및 도 7 중 어느 하나에 도시된 회로 기판, 상기 회로 기판 상에 실장되는 적어도 하나의 칩과, 상기 칩을 몰딩하는 몰딩층과, 상기 칩이나 외부 기판과의 결합을 위한 접속부를 포함한다.
이하에서는 도 2의 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 도 6 또는 도 7의 회로 기판을 포함하는 반도체 패키지를 제공할 수도 있을 것이다. 한편, 도 7의 설명에서, 상기 제1 패드(121-1)에는 홈이 형성되지 않은 것으로 설명하였으나, 도 6에서와 같이, 도 7의 제1 패드(121-1)에도 홈이 형성될 수 있을 것이다.
예를 들어, 반도체 패키지(200)는 상기 회로 기판의 최외측에 배치된 제1 회로 패턴층(121) 상에 배치된 접속부(210)를 포함한다. 상기 접속부(210)는 상기 회로 기판의 제1 패드(121-1) 및 제2 패드(121-2) 상에 배치될 수 있다. 예를 들어, 상기 접속부(210)는 상기 제1 패드(121-1) 상에 배치되는 제1 접속부(211) 및 제2 패드(121-2) 상에 배치되는 제2 접속부(212)를 포함할 수 있다.
제1 접속부(211) 및 제2 접속부(212)는 육면체 형상을 가질 수 있다. 예를 들어, 상기 제1 접속부(211) 및 제2 접속부(212)의 단면은 사각형 형상을 포함할 수 있다. 상기 제1 접속부(211) 및 제2 접속부(212)의 단면은 직사각형 또는 정사각형을 포함할 수 있다. 예를 들어, 상기 제1 접속부(211) 및 제2 접속부(212)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(211) 및 제2 접속부(212)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(211) 및 제2 접속부(212)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(211) 및 제2 접속부(212)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 제1 접속부(211) 및 제2 접속부(212)는 솔더볼일 수 있으나, 이에 한정되는 것은 아니다.
한편, 실시 예는 상기 접속부(210) 상에 배치되는 칩(220)을 포함할 수 있다. 상기 칩(220)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(220)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 칩(220)의 단자(230)는 상기 접속부(210)를 통해 상기 제1 회로 패턴층(121)의 제1 패드(121-1) 및 제2 패드(121-2)와 연결될 수 있다.
또한, 도면 상에는 도시되지 않았지만, 실시 예의 반도체 패키지는 추가 칩을 더 포함할 수 있다. 예를 들어, 실시 예는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 2개의 칩이 상기 회로 기판 상에 일정 간격을 두고 각각 배치될 수 있다. 예를 들어, 실시 예에서의 칩(220)은 센트랄 프로세서 칩 및 그래픽 프로세서 칩을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 복수의 칩은 상기 회로 기판 상에서 상호 일정 간격 이격될 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 150㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 120㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 100㎛ 이하일 수 있다.
바람직하게, 상기 복수의 칩 사이의 이격 간격은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 복수의 칩 사이의 이격 간격이 60㎛보다 작으면, 상기 복수의 칩의 상호 간의 간섭에 의해, 동작 신뢰성에 문제가 발생할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 상기 복수의 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 반도체 패키지(200)의 부피가 커질 수 있다.
상기 반도체 패키지(200)는 몰딩층(240)을 포함할 수 있다. 상기 몰딩층(240)은 상기 칩(220)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(240)은 상기 실장된 칩(220)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
상기 몰딩층(240)은 상기 제1 보호층(140) 상에 배치되는 제1 부분과, 상기 제1 절연층(111) 상에 배치되는 제2 부분을 포함할 수 있다.
이때, 상기 몰딩층(240)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(240)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(240)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(240)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예는 상기 몰딩층(250)이 저유전율을 가지도록 하여, 상기 칩(220)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.
한편, 반도체 패키지(200)는 상기 회로 기판의 최하측에 배치된 접속부(250)를 포함할 수 있다. 상기 접속부(250)는 상기 제2 보호층(150)을 통해 노출된 상기 제4 회로 패턴층(124)의 하면에 배치될 수 있다.
-제조 방법-
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다. 구체적으로, 이하에서는 도 2에 도시된 회로 기판의 제조 방법을 공정순으로 설명하기로 한다. 다만, 이하의 제조 방법을 통해 도 6 및 도 7에 도시된 회로 기판을 제조할 수 있다.
도 9 내지 도 24은 도 2에 도시된 회로 기판의 제조 방법을 공정순으로 나타낸 도면이다.
도 9를 참조하면, 실시 예는 ETS 공법으로 회로 기판을 제조하기 위한 기초 자재를 준비할 수 있다.
예를 들어, 실시 예는 캐리어 절연층(311) 및 상기 캐리어 절연층(311)의 적어도 일면에 금속층(312)이 배치된 캐리어 보드(310)를 준비할 수 있다. 이때, 상기 금속층(312)은 상기 캐리어 절연층(311)의 제1면 및 제2면 중 어느 하나의 면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 예를 들어, 상기 금속층(312)은 캐리어 절연층(311)의 일면에만 배치되고, 그에 따라 상기 일면에서만 회로 기판의 제조를 위한 ETS 공정을 진행할 수 있다. 이와 다르게, 상기 금속층(312)은 상기 캐리어 절연층(311)의 양면에 모두 배치될 수 있고, 그에 따라 상기 캐리어 보드(311)의 양면에서 회로 기판의 제조를 위한 ETS 공정을 동시에 진행할 수 있다. 이와 같은 경우, 한번에 2개의 회로 기판을 제조할 수 있다.
상기 금속층(312)은 상기 캐리어 절연층(311)에 무전해 도금을 하여 형성될 수 있다. 이와 다르게, 상기 캐리어 절연층(311) 및 금속층(312)은 CCL(Copper Clad Laminate)일 수 있다.
다음으로, 도 10을 참조하면, 실시 예는 상기 금속층(312) 상에 제1 드라이 필름(320)을 형성한다. 이때, 상기 제1 드라이 필름(320)은 상기 금속층(312)의 전체를 덮으며 배치될 수 있다. 다음으로, 실시 예는 상기 형성된 제1 드라이 필름(320)을 노광 및 현상할 수 있다.
구체적으로, 실시 예는 상기 제1 드라이 필름(320)을 노광 및 현상하여, 상기 금속층(312)의 표면을 노출하는 개구부(321)를 형성하는 공정을 진행할 수 있다.
상기 개구부(321)는 상기 금속층(312)의 표면에서, 제1 회로 패턴층(121)이 형성될 영역에 대응하게 형성될 수 있다.
이때, 실시 예는 상기 노광 및 현상을 통해 개구부(321)가 형성된 제1 드라이 필름(320)을 경화시키는 공정을 진행할 수 있다.
상기 제1 드라이 필름(320)의 경화는, 자외선을 이용한 경화와 적외선을 이용한 경화를 포함할 수 있다.
예를 들어, 실시 예는 상기 제1 드라이 필름(320)을 5mV 내지 100mV 사이의 범위의 자외선을 이용하여 경화시킬 수 있다. 이와 다르게, 실시 예는 상기 제1 드라이 필름(320)을 적외선 열 경화(curing)할 수 있다.
상기와 같이, 실시 예는 상기 제1 드라이 필름(320)을 경화하는 공정을 추가로 진행함으로써, 상기 금속층(312)과 상기 제1 드라이 필름(320) 사이의 접합력을 향상시킬 수 있다. 이에 따라, 실시 예는 상기 제1 드라이 필름(320)과 상기 금속층(312)의 접합력 향상에 따라, 상기 개구부(321)에 형성되는 제1 회로 패턴층(121)의 미세화가 가능하다. 예를 들어, 실시 예는 상기 제1 드라이 필름(320)을 경화하는 공정을 추가로 진행하는 것에 의해, 상기 제1 회로 패턴층(121)의 트레이스(121-3)의 선폭(W1) 및 간격(W2)을 줄일 수 있다. 나아가, 실시 예는 상기 제1 드라이 필름(320)을 경화하는 공정을 추가로 진행하는 것에 의해, 상기 제1 회로 패턴층(121)의 트레이스(121-3)의 선폭(W1)보다 상기 간격(W2)을 더 작게 형성하는 것이 가능하다.
다음으로, 도 11을 참조하면, 실시 예는 상기 금속층(312)을 시드층으로, 상기 경화된 제1 드라이 필름(320A)의 개구부(321) 내에 도금층을 형성하여, 제1 회로 패턴층(121)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 12를 참조하면, 실시 예는 상기 제1 회로 패턴층(121A)이 형성되면, 상기 제1 드라이 필름(320A)을 제거하는 공정을 진행할 수 있다.
다음으로, 실시 예는 상기 제1 회로 패턴층(121)을 전처리하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 상기 제1 회로 패턴층(121)을 전처리 하여, 상기 제1 회로 패턴층(121)의 표면에 일정 수준 이상의 표면 거칠기를 부여할 수 있다. 예를 들어, 실시 예는 상기 제1 회로 패턴층(121)을 전처리하여, 0.01㎛ 내지 0.5㎛ 사이의 범위의 10점 평균 표면 거칠기(Rz)를 가지는 제1 회로 패턴층(121)을 형성할 수 있다.
다음으로, 실시 예는 도 13에 도시된 바와 같이, 상기 금속층(312) 상에, 상기 제1 회로 패턴층(121)을 덮는 제1 절연층(111)을 형성할 수 있다.
다음으로, 도 14를 참조하면 실시 예는 상기 제1 절연층(111)에 비아 홀(VH)을 형성하는 공정을 진행할 수 있다. 상기 비아 홀(VH)은 레이저 가공에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 15를 참조하면, 실시 예는 제1 비아(131) 및 제2 회로 패턴층(122)을 형성하는 공정을 진행할 수 있다.
구체적으로, 실시 예는 상기 제1 절연층(111)의 하면 및 상기 비아 홀(VH)의 내벽이 시드층을 형성하고, 상기 시드층을 이용하여 전해 도금을 진행하여 상기 제2 회로 패턴층(122)과 상기 제1 비아(131)를 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예는 도 16에 도시된 바와 같이, 도 13 내지 도 15에 도시된 공정을 반복 진행하여, 적층 공정을 진행할 수 있다.
구체적으로, 실시 예는 상기 제1 절연층(111)의 하면에, 상기 제2 회로 패턴층(122)을 덮는 제2 절연층(112)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예는 상기 제2 절연층(112)을 관통하는 제2 비아(132) 및 상기 제2 절연층(112)의 하면에 돌출된 제3 회로 패턴층(123)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예는 도 17에 도시된 바와 같이, 도 16에 도시된 공정을 반복 진행하여, 추가 적층 공정을 진행할 수 있다.
구체적으로, 실시 예는 상기 제2 절연층(112)의 하면에 상기 제3 회로 패턴층(123)을 덮는 제3 절연층(113)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예는 상기 제3 절연층(113)을 관통하는 제3 비아(133) 및 상기 제3 절연층(113)의 하면에 돌출된 제4 회로 패턴층(124)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 18에 도시된 바와 같이, 실시 예는 상기와 같이 제조된 회로 기판에서, 캐리어 보드를 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 상기 캐리어 보드(310)에서, 캐리어 절연층(311)과 금속층(312)을 서로 분리하는 공정을 진행할 수 있다.
다음으로, 도 19에 도시된 바와 같이, 실시 예는 상기 회로 기판의 제1 절연층(111)의 상면에 남아있는 금속층(312)을 에칭하여 제거하는 공정을 진행할 수 있다. 이를 통해, 실시 예는 상기 회로 기판의 최상측에 배치된 제1 절연층(111)의 상면이 노출될 수 있다.
이때, 상기 금속층(312)의 에칭 조건을 변경하여, 도 2의 회로 기판을 제조 할 수 있고, 이와 다르게 도 7의 회로 기판을 제조할 수 있다.
예를 들어, 상기 금속층(312)의 에칭 조건에 따라, 상기 금속층(312)만을 선택적으로 제거하도록 할 수 있고, 이에 따라 제1 회로 패턴층(121)의 상면은 상기 제1 절연층(111)의 상면과 동일 평면 상에 위치할 수 있다.
이와 다르게, 도 20에 도시된 바와 같이, 상기 금속층(312)의 에칭 조건에 따라, 상기 금속층(312)과 함께 상기 제1 회로 패턴층(121a)의 일부도 함께 제거하여, 도 7에서와 같이, 상기 제1 절연층(111)과 단차를 가지는 제1 회로 패턴층(121a)을 형성할 수도 있을 것이다.
다음으로, 도 21에 도시된 바와 같이, 제1 절연층(111)의 상면에 제1 보호 필름(331)을 형성하고, 상기 제3 절연층(113)의 하면에 제2 보호 필름(332)을 형성할 수 있다.
이후, 실시 예는 상기 제1 보호 필름(331)에 개구부(331a)를 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 제2 영역(R2)에 배치된 제2 패드(121-2)의 상면의 일부를 노출하는 개구부(331a)를 형성할 수 있다.
다음으로, 도 22에 도시된 바와 같이, 실시 예는 상기 개구부(331a)를 통해 노출된 제2 패드(121-2)의 상면을 레이저 가공하여, 홈(121-2R)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 23에 도시된 바와 같이, 실시 예는 상기 제1 보호 필름(331) 및 제2 보호 필름(332)을 제거하는 공정을 진행할 수 있다.
다음으로, 도 24에 도시된 바와 같이, 실시 예는 상기 제1 절연층(111)의 상면의 제1 영역(R1)에 개구부를 가지는 제1 보호층(140)을 형성할 수 있다. 또한, 실시 예는 제3 절연층(113)의 하면에 개구부를 가지는 제2 보호층(150)을 형성하는 공정을 진행할 수 있다.
실시 예의 회로 기판은 제1 최외측에 배치된 제1 절연층 및 상기 제1 절연층의 상면에 매립된 제1 회로 패턴층을 포함한다. 이때, 상기 제1 절연층은 제1 보호층이 배치되는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 포함한다. 또한, 상기 제1 회로 패턴층은 상기 제1 절연층의 상기 제1 영역 상에 배치되는 제1 패드 및 상기 제2 영역 상에 배치되는 제2 패드를 포함한다. 그리고, 실시 예에서의 상기 제2 패드의 상면에는 하측 방향으로 함몰된 홈이 형성될 수 있다. 그리고, 상기 제2 패드에 형성된 홈은, 추후 패키지 공정에서 상기 제2 패드 상에 배치되는 솔더 볼과 같은 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있다. 상기와 같이, 실시 예는 상기 제2 패드 상에 상기 접속부의 흘러 넘침을 방지하는 홈을 형성함으로써, 상기 접속부가 상기 제2 패드 상에 안정적으로 형성될 수 있도록 하고, 이에 따른 상기 접속부가 흘러 넘침에 따른 신뢰성 문제를 해결할 수 있다. 예를 들어, 실시 예는 상기 접속부가 흘러 넘침에 따라 이웃하는 회로 기판과 접촉하는 전기적 신뢰성 문제를 해결할 수 있다.
또한, 실시 예는 상기 제2 패드 뿐 아니라, 상기 제1 패드에도 홈을 형성할 수 있다. 즉, 상기 제2 패드와 마찬가지로, 상기 제1 패드 상에도 솔더 볼과 같은 접속부가 배치된다. 이때, 상기 홈이 상기 제2 패드에만 형성되는 경우, 상기 제1 패드에 배치되는 접속부와 상기 제2 패드에 배치된 접속부 사이에 단차가 발생할 수 있다. 그리고, 상기 발생한 단차에 의해, 상기 접속부 상에 실장되는 칩이 기울어지는 문제가 발생할 수 있다. 이에 따라, 실시 예는 상기 제1 패드에도 홈을 형성함으로써, 상기와 같은 단차를 제거할 수 있으며, 이에 따른 상기 칩의 실장 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 절연층의 상면과 상기 제1 회로 패턴층의 상면이 단차를 가지도록 한다. 예를 들어, 실시 예는 상기 제1 절연층의 상면보다 상기 제1 회로 패턴층의 상면이 낮게 위치하도록 한다. 이에 따라, 실시 예는 상기 제1 절연층의 일부도 상기 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있도록 하며, 이에 따른 신뢰성을 더욱 향상시킬 수 있다. 나아가, 실시 예는 상기와 같은 보호층이 배치되지 않은 제2 영역에서의 트레이스를 안정적으로 보호할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 절연층;
    상기 제1 절연층의 상면에 배치된 제1 패드;
    상기 제1 절연층의 상면에 배치되고, 상기 제1 패드와 수평 방향으로 이격된 제2 패드; 및
    상기 제1 패드 상에 배치되고, 상기 제1 패드의 상면과 수직 방향으로 중첩된 제1 개구를 포함하는 제2 절연층;을 포함하고,
    상기 제2 패드는 상면에 오목한 홈부를 포함하고,
    상기 제2 패드의 상기 홈부는 상기 제1 패드의 상면보다 상기 제1 절연층의 하면에 더 인접한,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 절연층은 상기 제1 절연층의 상면에 배치된,
    반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 절연층은,
    상기 제2 패드의 상면과 전체적으로 수직으로 중첩된 제2 개구를 포함하는,
    반도체 패키지.
  4. 제2항에 있어서,
    상기 제1 패드 및 상기 제2 패드의 각각의 상면의 높이는 상기 제1 절연층의 상면의 높이 이하인,
    반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 패드는 제1 평면 형상을 가지고,
    상기 제2 패드는 상기 제1 평면 형상과 다른 제2 평면 형상을 가진,
    반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 패드의 상면은,
    상기 제1 패드의 상면에 대응하는 높이를 가지는 제1 부분과,
    상기 제1 패드의 상면보다 낮은 높이를 가지며, 상기 홈부에 대응하는 제2 부분을 포함하는,
    반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 패드의 상면 및 상기 제2 패드의 상기 제1 부분의 상면은 상기 제1 절연층의 상면보다 낮게 위치하는,
    반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 절연층 상에 배치되고, 상기 제1 패드 및 상기 제2 패드 중 적어도 하나와 연결되는 트레이스를 포함하고,
    상기 제2 패드의 상기 홈부는 상기 트레이스의 상면보다 상기 제1 절연층의 하면에 더 인접한,
    반도체 패키지.
  9. 제1항에 있어서,
    상기 홈부의 폭은 상기 제2 패드의 폭의 30% 내지 90%의 범위를 가지는,
    반도체 패키지.
  10. 제7항에 있어서,
    상기 제1 절연층의 상면과 상기 제1 패드 또는 상기 제2 패드의 상면 사이의 수직 거리는 1㎛ 내지 8㎛ 사이의 범위를 가지는,
    반도체 패키지.
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