KR20130132174A - 반도체 패키지 기판, 이를 이용한 패키지 시스템 및 이의 제조 방법 - Google Patents

반도체 패키지 기판, 이를 이용한 패키지 시스템 및 이의 제조 방법 Download PDF

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KR20130132174A
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Abstract

실시 예에 따른 반도체 패키지 기판은 절연 기판; 상기 절연 기판 위에 형성된 회로 패턴; 상기 절연 기판 위에 형성되며, 상기 절연 기판 위에 형성된 회로 패턴을 덮는 보호층; 상기 보호층 위에 형성되는 패드; 및 상기 패드 위에 형성되는 접착 부재를 포함하고, 상기 패드는, 상기 보호층 내에 매립되는 제 1 패드와, 상기 제 1 패드 위에 형성되고, 상기 보호층 위로 돌출되는 제 2 패드를 포함한다.

Description

반도체 패키지 기판, 이를 이용한 패키지 시스템 및 이의 제조 방법{Semiconductor package substrate, Package system using the same and method for manufacturing thereof}
실시 예는, 반도체 기판에 관한 것으로, 특히 플래시 메모리 적용을 위한 반도체 패키지 기판, 이를 이용한 플래시 메모리 및 이의 제조 방법에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에 소망하는 용량을 얻는 데 한계가 있다.
여기서, 메모리 칩의 용량 증대, 즉, 고집적화를 이룰 수 있는 방법으로는 한정된 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려져 있다. 그런데, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등, 고난도의 공정 기술과 많은 개발 시간을 필요로 한다. 따라서, 보다 용이하게 고집적화를 이룰 수 있는 방법으로서 적층(stacking) 기술이 개발되었고, 현재 이에 대한 연구가 활발히 진행되고 있다.
이를 위해, 최근에는 멀티 칩 패키지(MCP:Multi Chip Package) 기술이 이용되고 있다.
멀티 칩 패키지는 여러 개의 메모리 칩을 쌓아 한 개의 패키지로 만든 형태의 반도체 제품으로써, 전체적인 반도체 제품의 부피를 작게 차지하면서도 데이터 저장 용량을 높일 수 있어 휴대 전화 등의 휴대용 전자기기에서 많이 사용된다.
이때, 수십 개의 반도체 칩이 안정적으로 동작하도록 쌓아 올리면서도 두께를 최소화로 유지해야 하기 때문에, 멀티 칩 패키지 제품을 제작하기 위해서는 설계 단계에서부터 양산에 이르기까지 고도의 기술이 필요하다.
도 1은 종래 기술에 따른 패키지 시스템을 나타낸 도면이다.
도 1을 참조하면, 패키지 시스템은, 반도체 패키지 기판(10), 더미 다이(20) 및 메모리 칩(30)을 포함한다.
반도체 패키지 기판(10)은 절연 기판상에 적어도 하나의 회로 패턴이 형성되어 있으며, 상기 회로 패턴 위(반도체 패키지 기판(10)의 최상층)에는 상기 회로 패턴을 보호하기 위한 보호층이 형성된다.
상기 메모리 칩(30)은 낸드 플래시 메모리 칩(Nand Flash Memory Chip)일 수 있다.
상기 반도체 기판(10)과 메모리 칩(30) 사이에는 더미 다이(20)가 형성된다.
상기 더미 다이(20)는 상기 반도체 기판(10)과 메모리 칩(30) 사이를 이격시키면서, 상기 메모리 칩(30)이 상기 반도체 기판(10) 위에 부착될 수 있도록 하는 부착 공간을 제공한다.
그러나, 상기와 같은 패키지 시스템은 상기 반도체 기판(10)과 메모리 칩(30) 사이에 상기 메모리 칩(30)의 적층을 위해 더미 다이(20)를 형성해야 함으로써, 상기 반도체 기판(10)의 제조 이외에 추가적인 공정이 필요하며, 이에 따라 제조사의 생산성이 저하되는 문제가 있다.
또한, 상기 더미 다이(20)는 고가의 실리콘 재질로 형성되며, 이에 따라 전체적인 패키지 시스템의 단가를 높이는 요인으로 작용하는 문제가 있다.
또한, 상기 실리콘 재질의 더미 다이(20)는 일정 두께를 가지기 때문에 상기 패키지 시스템의 전체 두께를 증가시키는 요인으로 작용하는 문제가 있다.
실시 예에서는 새로운 구조의 반도체 패키지 기판, 이를 이용한 패키지 시스템 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예는 패키지 시스템의 생산성 향상 및 단가 저감을 실현할 수 있는 반도체 패키지 기판을 제공하도록 한다.
한편, 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지 기판은 절연 기판; 상기 절연 기판 위에 형성된 회로 패턴; 상기 절연 기판 위에 형성되며, 상기 절연 기판 위에 형성된 회로 패턴을 덮는 보호층; 상기 보호층 위에 형성되는 패드; 및 상기 패드 위에 형성되는 접착 부재를 포함하고, 상기 패드는, 상기 보호층 내에 매립되는 제 1 패드와, 상기 제 1 패드 위에 형성되고, 상기 보호층 위로 돌출되는 제 2 패드를 포함한다.
또한, 실시 예에 따른 패키지 시스템은 절연 기판, 상기 절연 기판의 일면에 형성된 회로 패턴 및 상기 회로 패턴을 덮으며 상기 절연 기판 위에 형성된 보호층을 포함하는 반도체 패키지 기판과, 상기 반도체 패키지 기판에 부착되는 반도체 칩을 포함하는 패키지 시스템에 있어서, 상기 반도체 패키지 기판은, 상기 보호층 위에 도금으로 형성되는 패드와, 상기 패드 위에 형성되는 접착 부재를 포함하고, 상기 반도체 칩은, 상기 접착 부재에 의해 상기 반도체 패키지 기판에 형성된 패드 위에 부착된다.
또한, 실시 예에 따른 패키지 시스템의 제조 방법은 절연 기판의 적어도 일면에 회로 패턴을 형성하는 단계; 상기 절연 기판 위에 상기 회로 패턴을 덮는 보호층을 형성하는 단계; 상기 형성된 보호층에 홈을 형성하는 단계; 상기 보호층 위에 상기 형성된 홈을 노출하는 개구부를 갖는 드라이 필름을 형성하는 단계; 상기 보호층의 홈 및 상기 드라이 필름의 개구부를 매립하는 패드를 형성하는 단계; 및 상기 형성된 패드 위에 접착 부재를 형성하는 단계를 포함한다.
실시 예에 의하면, 고가의 더미 다이를 사용하지 않고 반도체 패키지 기판 위에 구리 패드 형성 및 접착 부재를 형성함으로써, 패키지 시스템의 생산성을 향상시킬 수 있을 뿐만 아니라, 제품 단가를 낮출 수 있다.
또한, 실시 예에 의하면 서로 다른 폭을 가지는 복수의 적층 구조를 이용하여 패드를 형성시킴으로써, 접착 부재와의 접착력을 향상시켜 반도체 패키지 기판의 신뢰성을 향상시킬 수 있다.
또한, 실시 예에 의하면 보호층에 패드의 일부를 매립하고, 상기 매립된 패드가 돌기 형상을 가지도록 함으로써, 상기 패드와 보호층 사이의 접착력을 향상시켜 반도체 패키지 기판의 신뢰성을 향상시킬 수 있다.
또한, 실시 예에 의하면 고가의 더미 다이 대신에 구리 볼을 사용함으로써, 파인 피치가 가능하다.
또한, 실시 예에 의하면 구리 코어 솔더 볼(188)을 이용하여 제 2 접착 부재를 형성함으로써, 리플로우 공정 후에도 높은 스탠드 오프 높이를 유지할 수 있어, 반도체 패키지 기판의 신뢰성을 향상시킬 수 있다.
도 1은 종래 기술에 따른 패키지 시스템을 나타낸 도면이다.
도 2는 제 1 실시 예에 따른 반도체 패키지 기판을 나타낸 도면이다.
도 3은 도 2에 도시된 패드의 상세 구조를 나타내는 도면이다.
도 4 내지 17은 도 3에 도시된 반도체 패키지 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 18은 제 2 실시 예에 따른 반도체 패키지 기판을 나타낸 도면이다.
도 19는 도 18에 도시된 패드의 상세 구조를 나타내는 도면이다.
도 20 내지 25는 도 18에 도시된 반도체 패키지 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 26 및 27은 실시 예에 따른 패키지 시스템을 나타낸 도면이다.
도 28은 종래기술과 실시 예에 따른 패키지 시스템의 비교를 위한 도면이다.
첨부한 도면을 참고로 하여 본 실시 예에 대하여 본 실시 예가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 실시 예는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 실시 예를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
실시 예에서는, 고가의 더미 다이를 사용하지 않고 하이브리드 범프 기술(Hybrid Bump Technology)을 이용하여 반도체 패키지 기판 위에 구리 패드 형성 및 접착 부재를 형성함으로써, 패키지 시스템의 생산성을 향상시킬 수 있을 뿐만 아니라, 제품 단가를 낮출 수 있고, 또한 서로 다른 폭을 가지는 복수의 적층 구조를 이용하여 패드를 형성시킴으로써, 접착 부재와의 접착력을 향상시켜 반도체 패키지 기판의 신뢰성을 향상시킬 수 있으며, 보호층에 패드의 일부를 매립하고, 상기 매립된 패드가 돌기 형상을 가지도록 함으로써, 상기 패드와 보호층 사이의 접착력을 향상시켜 반도체 패키지 기판의 신뢰성을 향상시킬 수 있는 반도체 패키지 기판을 제시한다.
도 2는 제 1 실시 예에 따른 반도체 패키지 기판을 나타낸 도면이다.
도 2를 참조하면, 제 1 실시 예에 따른 반도체 패키지 기판(100)은 절연 기판(110), 상기 절연 기판(110)의 적어도 일면에 형성된 회로 패턴(125), 상기 절연 기판(110) 상에 형성되어 상기 회로 패턴(120)을 보호하는 보호층(130), 상기 절연 기판(110) 중 반도체 칩(300, 추후 설명)이 형성되는 면의 반대 면에 형성된 회로 패턴(125) 위에 형성된 제 1 접착 부재(145), 상기 절연 기판(110)의 상면에 형성된 보호층(130) 위에 형성되는 패드(170) 및 상기 패드(170) 위에 형성되는 제 2 접착 부재(180)를 포함한다.
상기 패드(170)의 일부분은 상기 보호층(130) 내에 매립 형성되고, 나머지 일부분은 상기 보호층(130)의 표면 위로 돌출되어 형성된다.
이하, 상기 제 1 실시 예에 따른 반도체 패키지 기판(100)에 대해 보다 구체적으로 설명하기로 한다.
절연 기판(110)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있다.
상기 절연 기판(110)의 적어도 일면에는 회로 패턴(125)이 형성된다.
회로 패턴(125)은 전도성 물질로 형성되며, 절연 기판(110)의 양면에 형성되는 동박층을 동시에 패터닝하여 형성될 수 있다.
회로 패턴(125)은 구리를 포함하는 합금으로 형성되며 표면에 조도가 형성될 수 있다.
상기 절연 기판(110) 위에는 상기 절연 기판(110)의 상면에 형성된 회로 패턴(125)을 덮으며, 상기 절연 기판(110)의 하면에 형성된 회로 패턴(125)의 표면을 일부 노출하는 보호층(130)이 형성되어 있다.
상기 보호층(130)은 상기 절연 기판(110)의 표면을 보호하기 위한 것으로, 상기 절연 기판(110)의 전면에 걸쳐 형성되어 있으며, 노출되어야 하는 회로 패턴(125)의 표면, 즉 상기 하면에 형성된 회로 패턴(125) 적층 구조의 표면을 개방하는 개구부(도시하지 않음)를 가진다.
상기 보호층(130)은 솔더 레지스트(SR:Solder Resist), 산화물, Au 중 어느 하나를 이용하여 하나 이상의 층으로 구성될 수 있다.
상기 보호층(130)을 통해 노출된 회로 패턴(125)의 표면에는 제 1 접착 부재(145)가 형성된다.
상기 제 1 접착 부재(145)는 추후 별도의 기판과의 패키징을 위해 전도성 볼을 부착하기 위한 용도로 형성된다.
상기 보호층(130) 위에는 패드(170)가 형성된다.
상기 패드(170)는 상기 회로 패턴(125)의 전면을 덮는 보호층(130) 위에 형성되며, 상기 절연 기판(110)이나 회로 패턴(125)과 접촉하지 않는다.
상기 패드(170)는 전도성 물질로 형성될 수 있으며, 예를 들어 구리로 형성될 수 있다.
상기 패드(170)는 추후 상기 반도체 패키지 기판(100) 위에 반도체 칩(300)을 부착하기 위한 용도로 상기 보호층(130) 위에 형성된다.
즉, 기존에는 상기 반도체 칩(300)을 부착시키기 위해, 상기 반도체 패키지 기판(100)의 제조와 별개로 상기 반도체 패키지 기판 위에 실리콘 재질의 더미 다이를 형성하였지만, 본 실시 예에서는 상기 더미 다이 대신에 상기 반도체 패키지 제조 공정에서 상기 보호층(130) 위에 패드(170)를 형성한다.
도 3은 도 2에 도시된 패드의 상세 구조를 나타내는 도면이다.
도 3을 참조하면, 패드(170)는 상기 보호층(130) 내에 매립 형성되고, 양측이 돌기 형상을 갖는 제 1 패드(172)와, 상기 제 1 패드(172) 위에 형성되며, 상기 보호층(130)의 표면 위로 돌출되는 제 2 패드(174)를 포함한다.
제 1 패드(172)는 상기 보호층(130) 내에 매립 형성되어, 상기 패드(170)와 보호층(130) 사이의 접착력을 향상시킨다.
이때, 상기 제 1 패드(172)는 상부 폭(B)과, 하부 폭(A)이 서로 다르게 형성된다.
보다 구체적으로는, 상기 제 1 패드(172)의 상부 폭(B)은 하부 폭(A)보다 좁게 형성된다. 다시 말해서, 상기 제 1 패드(172)는 하부에서 상부로 갈수록 폭이 점차 감소하는 형상을 가지며, 이에 따라 상기 제 1 패드(172)의 양측은 돌기 형상을 가지게 된다.
상기와 같이, 제 1 패드(172)를 상기 보호층(130) 내에 매립할 뿐만 아니라, 상부폭과 하부 폭이 서로 다른 돌기 형상을 가지도록 함으로써, 상기 패드(170)의 전체적인 구조와 상기 보호층(130) 사이의 접착력을 향상시킨다.
상기 제 2 패드(174)는 상기 제 1 패드(172)의 윗부분이며, 상기 보호층(130)의 표면 위로 돌출되어 형성된다.
상기 제 2 패드(174)는 상부 폭과 하부 폭이 동일하게 형성된다.
이때, 상기 제 2 패드(174)의 상부 및 하부는 상기 제 1 패드(172)의 상부와 동일한 폭으로 형성된다.
상기 제 2 패드(174)는 상기 보호층(130) 위로 돌출되어 형성됨으로써, 추후 형성되는 제 2 접착 부재(180)에 의해 상기 반도체 패키지 기판(100) 위에 반도체 칩(300)이 용이하게 부착되도록 한다.
다시 도 2를 참조하면, 상기 패드(170) 위에는 제 2 접착 부재(180)가 형성된다.
상기 제 2 접착 부재(180)는 상기 패드(170) 위에 형성되어, 상기 반도체 칩(300)과 반도체 패키지 기판(100) 사이에 접착력을 제공한다.
제 2 접착 부재(180)는 일반적인 솔더 볼로 형성될 수 있으며, 이와 다르게 접착 페이스트나 구리 코어 솔더 볼을 이용하여 형성될 수도 있다.
또한, 상기 접착 페이스트는 전기 도통을 위한 전도성 물질로 이루어질 수 있는데, 이때 상기 전도성 물질로 상기 접착 페이스트가 이루어지는 경우, 바람직하게는 구리, 은, 금, 알루미늄, 탄소나노튜브 및 이들의 조합으로 이루어진 군에서 선택된 전도성 물질로 이루어질 수 있다.
상기와 같이 본 실시 예에 의하면, 고가의 더미 다이를 사용하지 않고 반도체 패키지 기판 위에 구리 패드 형성 및 접착 부재를 형성함으로써, 패키지 시스템의 생산성을 향상시킬 수 있을 뿐만 아니라, 제품 단가를 낮출 수 있다.
또한, 실시 예에 의하면 하이브리드 범프 기술(Hybrid Bump Technology)을 이용하여 서로 다른 폭을 가지는 복수의 적층 구조에 따른 패드를 형성시킴으로써, 접착 부재와의 접착력을 향상시켜 반도체 패키지 기판의 신뢰성을 향상시킬 수 있다.
또한, 실시 예에 의하면 보호층에 패드의 일부를 매립하고, 상기 매립된 패드가 돌기 형상을 가지도록 함으로써, 상기 패드와 보호층 사이의 접착력을 향상시켜 반도체 패키지 기판의 신뢰성을 향상시킬 수 있다.
도 4 내지 17은 도 3에 도시된 반도체 패키지 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
먼저, 도 4와 같이 절연 기판(110)을 준비하고, 상기 절연 기판(110)의 적어도 일면에 금속층(120)을 적층한다.
이때, 상기 절연 기판(110)이 절연층인 경우, 상기 절연층과 상기 금속층(120)의 적층 구조는 통상적인 CCL(Copper Clad Laminate)일 수 있다.
또한, 상기 금속층(120)은 상기 절연 기판(110) 위에 비전해 도금을 수행하여 형성할 수 있으며, 상기 금속층(120)이 비전해 도금으로 형성되는 경우, 상기 절연 기판(110)의 표면에 조도를 부여하여 도금이 원활히 수행되도록 할 수 있다.
이러한, 절연 기판(110)은 열전도율이 높은 고가의 세라믹 재질을 사용하지 않고, 에폭시계 수지 또는 폴리이미드계 수지를 포함할 수 있으며, 상기 금속층(120)은 전기 전도도가 높고 저항이 낮은 구리를 포함하는 얇은 박막인 동박일 수 있다.
다음으로, 도 5와 같이 상기 절연 기판(110)의 상부 및 하부에 형성되어 있는 금속층(120)을 소정의 패턴으로 식각하여 회로 패턴(125)을 형성한다.
이때, 상기 회로 패턴(125)은 포토리소그래피 공정을 통한 에칭을 수행하거나, 레이저로 직접 패턴을 형성하는 레이저 공정을 수행하여 형성될 수 있다.
또한, 상기 절연 기판(110)의 상부 및 하부에 각각 상기 회로 패턴(125)이 형성될 수 있으며, 이와 달리 상기 절연 기판(110)의 상부에만 상기 회로 패턴(125)이 형성될 수 있다.
다음으로, 도 6과 같이 상기 절연 기판(110)의 상부 및 하부에 상기 회로 패턴(125)을 매립하는 보호층(130)을 형성한다.
상기 보호층(130)은 상기 절연 기판(110)의 표면이나 상기 회로 패턴(125)을 보호하기 위한 것으로, 솔더 레지스트, 산화물 및 Au 중 적어도 하나를 이용하여 하나 이상의 층으로 형성될 수 있다.
다음으로, 도 7과 같이 상기 절연 기판(110)의 하부에 형성된 보호층(130)을 가공하여, 상기 절연 기판(110)의 하면에 형성된 회로 패턴(125)의 표면을 노출되도록 한다.
즉, 상기 절연 기판(110)의 하부에 형성되어 있는 보호층(130)을 레이저로 가공하여 상기 절연 기판(110) 아래에 형성되어 있는 회로 패턴(125)의 표면을 노출하는 개구부(140)를 형성한다.
상기 레이저 공정은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저 공정은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 공정에 대한 레이저 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
이때, 상기 레이저 공정은 상기 자외선(UV) 레이저를 이용함으로써, 작은 구경의 개구부(140)를 형성할 수 있도록 함이 바람직하다.
또한, 상기 개구부(140)는 상기 회로 패턴(125)의 일부만을 노출하도록 형성될 수 있다.
다시 말해서, 상기 개구부(140)는 상기 회로 패턴(125)의 폭보다 좁은 폭을 갖도록 형성될 수 있으며, 이에 따라 상기 회로 패턴(125)의 가장자리 영역만 상기 보호층(130)에 의해 보호될 수 있다.
다음으로, 도 8과 같이 상기 개구부(140)에 의해 노출된 회로 패턴(125) 위에 제 1 접착 부재(145)를 형성한다.
상기 제 1 접착 부재(145)는 상기 보호층(130)을 마스크로 하여, 상기 개구부(140)에 의해 노출된 회로 패턴(125) 위에 접착 페이스트를 도포하여 형성할 수 있다.
상기 제 1 접착 부재(145)는 상기 반도체 패키지 기판(100)에 다른 기판(도시하지 않음)을 부착시키기 위하여, 상기 반도체 패키지 기판(100)과 다른 기판 사이에 접착력을 제공하는 솔더 볼을 부착하기 위한 용도로 사용된다.
다음으로, 도 9과 같이 상기 절연 기판(110)의 상부에 형성된 보호층(130)에 홈(135)을 형성한다.
이때, 상기 홈(135)의 상부 폭과 하부 폭이 서로 다르도록 형성한다.
즉, 노광량(expose energy) 조절을 통해 상기 홈(135)의 상부와 하부 폭이 서로 다르게 나타나도록 한다.
이때, 상기 홈(135)의 상부 폭은 하부 폭보다 좁게 형성된다.
다시 말해서, 상기 홈(135)은 하부에서 상부로 갈수록 폭이 점차 감소하는 돌기 형상을 갖는다.
다음으로, 도 10과 같이 상기 절연 기판(110)의 상부에 형성된 보호층(130) 위에 도금 시드층(150)을 형성한다.
상기 도금 시드층(150)은 상기 보호층(130)의 상면뿐만 아니라, 상기 형성된 홈(135)의 내벽에도 형성된다.
상기 도금 시드층(150)은 화학 동도금 방식에 의해 형성될 수 있다.
상기 화학 동도금 방식은 탈지 과정, 소프트 부식 과정, 예비 촉매 처리 과정, 촉매처리 과정, 활성화 과정, 무전해 도금 과정 및 산화방지 처리 과정의 순서로 처리하여 진행할 수 있다.
또한, 상기 동도금은 두께에 따라 헤비 동도금(Heavy Copper, 2㎛이상), 미디엄 동도금(Medium Copper, 1~2㎛), 라이트 동도금(Light Copper, 1㎛이하)으로 각각 구분되며, 여기에서는 미디엄 동도금 또는 라이트 동도금으로 0.5~1.5㎛를 만족하는 도금 시드층(150)을 형성한다.
다음으로, 도 11과 같이 상기 도금 시드층(150) 위에 드라이 필름(160)을 형성한다.
상기 드라이 필름(160)은 패드(170)가 형성 영역에 대응하는 부분을 개방하는 개구부(165)를 가질 수 있다.
이때, 드라이 필름(160)은 상기 도금 시드층(150)의 전면을 감싸도록 형성되고, 그에 따라 상기 패드(170)가 형성될 영역이 개방되도록 상기 개구부(165)를 형성할 수 있다.
또한, 상기 드라이 필름(160)의 개구부(165)의 상부 및 하부는 서로 동일한 폭을 가지며 형성된다. 또한, 상기 개구부(165)의 상부 및 하부 폭은 상기 홈(135)의 상부 폭과 동일한 폭으로 형성된다.
다음으로, 도 12와 같이 상기 보호층(130)에 형성된 홈(135) 및 상기 드라이 필름(160)에 형성된 개구부(165)를 매립하는 패드(170)를 형성한다.
상기 패드(170)는 상기 도금 시드층(150)을 시드층으로 하여 구리와 같은 금속을 전해 도금하여 형성할 수 있다.
이에 따라, 상기 패드(170)의 일부는 상기 홈(135)에 대응하는 형상을 가지며, 나머지 일부는 상기 개구부(165)에 대응하는 형상을 갖는다.
다음으로, 도 13과 같이 상기 형성한 드라이 필름(160)을 박리한다.
다음으로, 도 14와 같이 상기 패드(170)가 형성된 영역을 제외한 나머지 부분에 형성된 도금 시드층(150)을 제거한다.
이때, 상기 패드(170)의 하부에는 일부의 도금 시드층(150)이 존재하며, 그에 따라 상기 패드(170)의 전체 구조는 상기 도금 시드층(150)을 포함한다.
상기와 같은 방법을 통해 상기 보호층(130) 위에 도금 시드층(130)을 포함하는 패드(170)를 형성한다.
즉, 패드(170)는 상기 보호층(130) 내에 매립 형성되고, 양측이 돌기 형상을 갖는 제 1 패드(172)와, 상기 제 1 패드(172) 위에 형성되며, 상기 보호층(130)의 표면 위로 돌출되는 제 2 패드(174)를 포함한다.
제 1 패드(172)는 상기 보호층(130) 내에 매립 형성되어, 상기 패드(170)와 보호층(130) 사이의 접착력을 향상시킨다.
이때, 상기 제 1 패드(172)는 상기 홈(135)에 대응하는 형상을 가지며, 이에 따라 상부 폭(B)과, 하부 폭(A)이 서로 다르게 형성된다.
보다 구체적으로는, 상기 제 1 패드(172)의 상부 폭(B)은 하부 폭(A)보다 좁게 형성된다. 다시 말해서, 상기 제 1 패드(172)는 하부에서 상부로 갈수록 폭이 점차 감소하는 형상을 가지며, 이에 따라 상기 제 1 패드(172)의 양측은 돌기 형상을 가지게 된다.
상기와 같이, 제 1 패드(172)를 상기 보호층(130) 내에 매립할 뿐만 아니라, 상부폭과 하부 폭이 서로 다른 돌기 형상을 가지도록 함으로써, 상기 패드(170)의 전체적인 구조와 상기 보호층(130) 사이의 접착력을 향상시킨다.
상기 제 2 패드(174)는 상기 제 1 패드(172)의 윗부분이며, 상기 보호층(130)의 표면 위로 돌출되어 형성된다.
상기 제 2 패드(174)는 상기 개구부(165)에 대응하는 형상을 가지며, 이에 따라 상부 폭과 하부 폭이 동일하게 형성된다.
이때, 상기 제 2 패드(174)의 상부 및 하부는 상기 제 1 패드(172)의 상부와 동일한 폭으로 형성된다.
상기 제 2 패드(174)는 상기 보호층(130) 위로 돌출되어 형성됨으로써, 추후 형성되는 제 2 접착 부재(180)에 의해 상기 반도체 패키지 기판(100) 위에 반도체 칩(300)이 용이하게 부착되도록 한다.
다음으로, 도 15와 같이, 상기 패드(170) 위에 제 2 접착 부재(180)를 형성한다.
이때, 제 1 실시 예에 따른 상기 제 2 접착 부재(180)는 솔더 볼이나 마이크로 볼로 형성될 수 있다.
상기 제 2 접착 부재(180)는 플럭스 프린팅(Flux Printing), 볼 프린팅(Ball Printing), 리플로우(Reflow), 디플럭스(Deflux) 및 코이닝(Coining)을 거쳐 상기 패드(170) 위에 형성될 수 있다.
이와 다르게, 도 16과 같이 상기 패드(170) 위에 접착 페이스트(182)를 도포하여, 상기 제 2 접착 부재(180)를 형성할 수도 있다.
또한, 이와 다르게 도 17과 같이 구리 볼(184) 및 상기 구리 볼(184)의 외주면을 감싸는 솔더(186)로 구성되는 구리 코어 솔더 볼(188)을 이용하여 상기 패드(170) 위에 제 2 접착 부재를 형성할 수 있다.
상기와 같이 실시 예에 의하면, 고가의 더미 다이를 사용하지 않고 하이브리드 범프 기술(Hybrid Bump Technology)을 이용하여 반도체 패키지 기판 위에 구리 패드 형성 및 접착 부재를 형성함으로써, 패키지 시스템의 생산성을 향상시킬 수 있을 뿐만 아니라, 제품 단가를 낮출 수 있다.
또한, 실시 예에 의하면 하이브리드 범프 기술(Hybrid Bump Technology)을 이용하여 서로 다른 폭을 가지는 복수의 적층 구조를 가지는 패드를 형성시킴으로써, 접착 부재와의 접착력을 향상시켜 반도체 패키지 기판의 신뢰성을 향상시킬 수 있다.
또한, 실시 예에 의하면 보호층에 패드의 일부를 매립하고, 상기 매립된 패드가 돌기 형상을 가지도록 함으로써, 상기 패드와 보호층 사이의 접착력을 향상시켜 반도체 패키지 기판의 신뢰성을 향상시킬 수 있다.
또한, 상기와 같이 구리 코어 솔더 볼(188)을 이용하여 제 2 접착 부재를 형성함으로써, 리플로우 공정 후에도 높은 스탠드 오프 높이를 유지할 수 있어, 반도체 패키지 기판의 신뢰성을 향상시킬 수 있다.
도 18은 제 2 실시 예에 따른 반도체 패키지 기판을 나타낸 도면이다.
도 16을 참조하면, 제 2 실시 예에 따른 반도체 패키지 기판(200)은 절연 기판(210), 상기 절연 기판(210)의 적어도 일면에 형성된 회로 패턴(225), 상기 절연 기판(210) 상에 형성되어 상기 회로 패턴(225)을 보호하는 보호층(230), 상기 절연 기판(210) 중 반도체 칩(300, 추후 설명)이 형성되는 면의 반대 면에 형성된 회로 패턴(225) 위에 형성된 제 1 접착 부재(245), 상기 절연 기판(210)의 상면에 형성된 보호층(230) 위에 형성되는 패드(270) 및 상기 패드(270) 위에 형성되는 제 2 접착 부재(280)를 포함한다.
상기 패드(270)는 상기 보호층(230) 내에 매립 형성된 제 1 패드(272)와, 상기 제 1 패드(272) 위에 형성된 제 2 패드(274)를 포함한다.
절연 기판(210)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있다.
상기 절연 기판(210)의 적어도 일면에는 회로 패턴(225)이 형성된다.
회로 패턴(225)은 전도성 물질로 형성되며, 절연 기판(210)의 양면에 형성되는 동박층을 동시에 패터닝하여 형성될 수 있다.
회로 패턴(225)은 구리를 포함하는 합금으로 형성되며 표면에 조도가 형성될 수 있다.
상기 절연 기판(210) 위에는 상기 절연 기판(210)의 상면에 형성된 회로 패턴(225)을 덮으며, 상기 절연 기판(210)의 하면에 형성된 회로 패턴(225)의 표면을 일부 노출하는 보호층(230)이 형성되어 있다.
상기 보호층(230)은 상기 절연 기판(210)의 표면을 보호하기 위한 것으로, 상기 절연 기판(210)의 전면에 걸쳐 형성되어 있으며, 노출되어야 하는 회로 패턴(225)의 표면, 즉 상기 하면에 형성된 회로 패턴(225) 적층 구조의 표면을 개방하는 개구부(도시하지 않음)를 가진다.
상기 보호층(230)은 솔더 레지스트(SR:Solder Resist), 산화물, Au 중 어느 하나를 이용하여 하나 이상의 층으로 구성될 수 있다.
상기 보호층(230)을 통해 노출된 회로 패턴(225)의 표면에는 제 1 접착 부재(245)가 형성된다.
상기 제 1 접착 부재(245)는 추후 별도의 기판과의 패키징을 위해 전도성 볼을 부착하기 위한 용도로 형성된다.
상기 보호층(230) 위에는 패드(270)가 형성된다.
상기 패드(270)는 상기 회로 패턴(225)의 전면을 덮는 보호층(230) 위에 형성되며, 상기 절연 기판(210)이나 회로 패턴(225)과 접촉하지 않는다.
상기 패드(270)는 전도성 물질로 형성될 수 있으며, 예를 들어 구리로 형성될 수 있다.
상기 패드(270)는 추후 상기 반도체 패키지 기판(200) 위에 반도체 칩(300)을 부착하기 위한 용도로 상기 보호층(230) 위에 형성된다.
도 19는 도 18에 도시된 패드의 상세 구조를 나타내는 도면이다.
도 19를 참조하면, 상기 패드(270)는 상기 보호층(230) 내에 매립 형성되고, 양측이 돌기 형상을 갖는 제 1 패드(272)와, 상기 제 1 패드(272) 위에 형성되며, 상기 보호층(230)의 표면 위로 돌출되는 제 2 패드(274)를 포함한다.
제 1 패드(272)는 상기 보호층(230) 내에 매립 형성되어, 상기 패드(270)와 보호층(230) 사이의 접착력을 향상시킨다.
이때, 상기 제 1 패드(272)는 상부 폭(B)과, 하부 폭(A)이 서로 다르게 형성된다.
보다 구체적으로는, 상기 제 1 패드(272)의 상부 폭(B)은 하부 폭(A)보다 좁게 형성된다. 다시 말해서, 상기 제 1 패드(272)는 하부에서 상부로 갈수록 폭이 점차 감소하는 형상을 가지며, 이에 따라 상기 제 1 패드(272)의 양측은 돌기 형상을 가지게 된다.
상기와 같이, 제 1 패드(272)를 상기 보호층(230) 내에 매립할 뿐만 아니라, 상부 폭과 하부 폭이 서로 다른 돌기 형상을 가지도록 함으로써, 상기 패드(270)의 전체적인 구조와 상기 보호층(230) 사이의 접착력을 향상시킨다.
상기 제 2 패드(274)는 상기 제 1 패드(272)의 윗부분이며, 상기 보호층(230)의 표면 위로 돌출되어 형성된다.
상기 제 2 패드(274)는 상부 폭과 하부 폭이 동일하게 형성된다.
이때, 상기 제 2 패드(274)의 상부 및 하부는 상기 제 1 패드(272)의 상부보다 좁은 폭을 가지며 형성된다.
상기 제 2 패드(274)는 상기 보호층(230) 위로 돌출되어 형성됨으로써, 추후 형성되는 제 2 접착 부재(280)에 의해 상기 반도체 패키지 기판(100) 위에 반도체 칩(300)이 용이하게 부착되도록 한다.
또한, 상기 제 2 패드(274)의 폭을 상기 제 1 패드(272)의 상부 폭보다 좁게 형성하여, 상기 패드(270)와 반도체 칩(300) 사이의 접착력을 향상시킨다.
즉, 제 2 실시 예에서는 반도체 칩(300)의 부착을 위해 제 1 패드(272) 및 제 2 패드(274)가 형성되는데, 이때 상기 제 2 패드(274)의 폭은 상기 제 1 패드(272)의 상부 폭보다 좁도록 하여, 추후 형성되는 제 2 접착 부재(280)와의 접착력을 향상시킬 수 있도록 한다.
상기 제 2 패드(274) 위에는 제 2 접착 부재(280)가 형성된다.
상기 제 2 접착 부재(280)는 상기 제 2 패드(274) 위에 형성되어, 상기 반도체 칩(300)과 반도체 패키지 기판(200) 사이에 접착력을 제공한다.
제 2 접착 부재(280)는 일반적인 솔더 볼로 형성될 수 있으며, 이와 다르게 접착 페이스트나 구리 코어 솔더 볼을 이용하여 형성될 수도 있다.
또한, 상기 접착 페이스트는 전기 도통을 위한 전도성 물질로 이루어질 수 있는데, 이때 상기 전도성 물질로 상기 접착 페이스트가 이루어지는 경우, 바람직하게는 구리, 은, 금, 알루미늄, 탄소나노튜브 및 이들의 조합으로 이루어진 군에서 선택된 전도성 물질로 이루어질 수 있다.
상기와 같이 본 실시 예에 의하면, 고가의 더미 다이를 사용하지 않고 반도체 패키지 기판 위에 구리 패드 형성 및 접착 부재를 형성함으로써, 패키지 시스템의 생산성을 향상시킬 수 있을 뿐만 아니라, 제품 단가를 낮출 수 있다.
도 20 내지 25는 도 18에 도시된 반도체 패키지 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
먼저, 도 20과 같이 절연 기판(210)을 준비하고, 상기 절연 기판(210)의 적어도 일면에 금속층(220)을 적층한다.
이때, 상기 절연 기판(210)이 절연층인 경우, 상기 절연층과 상기 금속층(220)의 적층 구조는 통상적인 CCL(Copper Clad Laminate)일 수 있다.
또한, 상기 금속층(220)은 상기 절연 기판(210) 위에 비전해 도금을 수행하여 형성할 수 있으며, 상기 금속층(220)이 비전해 도금으로 형성되는 경우, 상기 절연 기판(210)의 표면에 조도를 부여하여 도금이 원활히 수행되도록 할 수 있다.
이러한, 절연 기판(210)은 열전도율이 높은 고가의 세라믹 재질을 사용하지 않고, 에폭시계 수지 또는 폴리이미드계 수지를 포함할 수 있으며, 상기 금속층(120)은 전기 전도도가 높고 저항이 낮은 구리를 포함하는 얇은 박막인 동박일 수 있다.
이후, 상기 절연 기판(210)의 상부 및 하부에 형성되어 있는 금속층(220)을 소정의 패턴으로 식각하여 회로 패턴(225)을 형성한다.
이때, 상기 회로 패턴(225)은 포토리소그래피 공정을 통한 에칭을 수행하거나, 레이저로 직접 패턴을 형성하는 레이저 공정을 수행하여 형성될 수 있다.
이후, 상기 절연 기판(210)의 상부 및 하부에 상기 회로 패턴(225)을 매립하는 보호층(230)을 형성한다.
상기 보호층(230)은 상기 절연 기판(210)의 표면이나 상기 회로 패턴(225)을 보호하기 위한 것으로, 솔더 레지스트, 산화물 및 Au 중 적어도 하나를 이용하여 하나 이상의 층으로 형성될 수 있다.
이후, 상기 절연 기판(210)의 하부에 형성된 보호층(230)을 가공하여, 상기 절연 기판(210)의 하면에 형성된 회로 패턴(225)의 표면을 노출되도록 한다.
이후, 상기 노출된 회로 패턴(225) 위에 제 1 접착 부재(245)를 형성한다.
상기 제 1 접착 부재(245)는 상기 반도체 패키지 기판(200)에 다른 기판(도시하지 않음)을 부착시키기 위하여, 상기 반도체 패키지 기판(200)과 다른 기판 사이에 접착력을 제공하는 솔더 볼을 부착하기 위한 용도로 사용된다.
이후, 상기 절연 기판(210)의 상부에 형성된 보호층(230)에 홈(235)을 형성한다.
이때, 상기 홈(235)의 상부 폭과 하부 폭이 서로 다르도록 형성한다.
즉, 노광량(expose energy) 조절을 통해 상기 홈(235)의 상부와 하부 폭이 서로 다르게 나타나도록 한다.
이때, 상기 홈(235)의 상부 폭은 하부 폭보다 좁게 형성된다.
다시 말해서, 상기 홈(235)은 하부에서 상부로 갈수록 폭이 점차 감소하는 돌기 형상을 갖는다.
이후, 상기 절연 기판(210)의 상부에 형성된 보호층(230) 위에 도금 시드층(250)을 형성한다.
상기 도금 시드층(250)은 상기 보호층(230)의 상면뿐만 아니라, 상기 형성된 홈(235)의 내벽에도 형성된다.
상기 도금 시드층(250)은 화학 동도금 방식에 의해 형성될 수 있다.
상기 화학 동도금 방식은 탈지 과정, 소프트 부식 과정, 예비 촉매 처리 과정, 촉매처리 과정, 활성화 과정, 무전해 도금 과정 및 산화방지 처리 과정의 순서로 처리하여 진행할 수 있다.
다음으로, 도 21과 같이 상기 도금 시드층(250) 위에 드라이 필름(260)을 형성한다.
상기 드라이 필름(260)은 패드(270)가 형성 영역에 대응하는 부분을 개방하는 개구부(265)를 가질 수 있다.
이때, 드라이 필름(260)은 상기 도금 시드층(250)의 전면을 감싸도록 형성되고, 그에 따라 상기 패드(270)가 형성될 영역이 개방되도록 상기 개구부(265)를 형성할 수 있다.
또한, 상기 드라이 필름(260)의 개구부(265)의 상부 및 하부는 서로 동일한 폭을 가지며 형성된다. 또한, 상기 개구부(265)의 상부 및 하부 폭은 상기 홈(235)의 상부 폭보다 좁게 형성된다.
다음으로, 도 22와 같이 상기 보호층(230)에 형성된 홈(235) 및 상기 드라이 필름(260)에 형성된 개구부(265)를 매립하는 패드(270)를 형성한다.
상기 패드(270)는 상기 도금 시드층(250)을 시드층으로 하여 구리와 같은 금속을 전해 도금하여 형성할 수 있다.
이에 따라, 상기 패드(270)의 일부는 상기 홈(235)에 대응하는 형상을 가지며, 나머지 일부는 상기 개구부(265)에 대응하는 형상을 갖는다.
다음으로, 도 23과 같이 상기 형성한 드라이 필름(260)을 박리한다.
다음으로, 도 24와 같이 상기 패드(270)가 형성된 영역을 제외한 나머지 부분에 형성된 도금 시드층(250)을 제거한다.
이때, 상기 패드(270)의 하부에는 일부의 도금 시드층(250)이 존재하며, 그에 따라 상기 패드(270)의 전체 구조는 상기 도금 시드층(250)을 포함한다.
상기와 같은 방법을 통해 상기 보호층(230) 위에 도금 시드층(230)을 포함하는 패드(270)를 형성한다.
즉, 상기 패드(270)는 상기 보호층(230) 내에 매립 형성되고, 양측이 돌기 형상을 갖는 제 1 패드(272)와, 상기 제 1 패드(272) 위에 형성되며, 상기 보호층(230)의 표면 위로 돌출되는 제 2 패드(274)를 포함한다.
제 1 패드(272)는 상기 보호층(230) 내에 매립 형성되어, 상기 패드(270)와 보호층(230) 사이의 접착력을 향상시킨다.
이때, 상기 제 1 패드(272)는 상부 폭(B)과, 하부 폭(A)이 서로 다르게 형성된다.
보다 구체적으로는, 상기 제 1 패드(272)의 상부 폭(B)은 하부 폭(A)보다 좁게 형성된다. 다시 말해서, 상기 제 1 패드(272)는 하부에서 상부로 갈수록 폭이 점차 감소하는 형상을 가지며, 이에 따라 상기 제 1 패드(272)의 양측은 돌기 형상을 가지게 된다.
상기와 같이, 제 1 패드(272)를 상기 보호층(230) 내에 매립할 뿐만 아니라, 상부폭과 하부 폭이 서로 다른 돌기 형상을 가지도록 함으로써, 상기 패드(270)의 전체적인 구조와 상기 보호층(230) 사이의 접착력을 향상시킨다.
상기 제 2 패드(274)는 상기 제 1 패드(272)의 윗부분이며, 상기 보호층(230)의 표면 위로 돌출되어 형성된다.
상기 제 2 패드(274)는 상부 폭과 하부 폭이 동일하게 형성된다.
이때, 상기 제 2 패드(274)의 상부 및 하부는 상기 제 1 패드(272)의 상부보다 좁은 폭을 가지며 형성된다.
상기 제 2 패드(274)는 상기 보호층(230) 위로 돌출되어 형성됨으로써, 추후 형성되는 제 2 접착 부재(280)에 의해 상기 반도체 패키지 기판(100) 위에 반도체 칩(300)이 용이하게 부착되도록 한다.
또한, 상기 제 2 패드(274)의 폭을 상기 제 1 패드(272)의 상부 폭보다 좁게 형성하여, 상기 패드(270)와 반도체 칩(300) 사이의 접착력을 향상시킨다..
다음으로, 도 25와 같이, 상기 패드(270) 위에 제 2 접착 부재(280)를 형성한다.
상기 제 2 접착 부재(280)는 솔더 볼이나 마이크로 볼로 형성될 수 있으며, 이와 다르게 접착 페이스트나, 구리 볼 및 상기 구리 볼의 외주면을 감싸는 솔더로 구성되는 구리 코어 솔더 볼로 형성될 수 있다.
상기와 같이 실시 예에 의하면, 고가의 더미 다이를 사용하지 않고 하이브리드 범프 기술(Hybrid Bump Technology)을 이용하여 반도체 패키지 기판 위에 구리 패드 형성 및 접착 부재를 형성함으로써, 패키지 시스템의 생산성을 향상시킬 수 있을 뿐만 아니라, 제품 단가를 낮출 수 있다.
또한, 실시 예에 의하면 하이브리드 범프 기술(Hybrid Bump Technology)을 이용하여 서로 다른 폭을 가지는 복수의 적층 구조에 따른 패드를 형성시킴으로써, 접착 부재와의 접착력을 향상시켜 반도체 패키지 기판의 신뢰성을 향상시킬 수 있다.
또한, 실시 예에 의하면 보호층에 패드의 일부를 매립하고, 상기 매립된 패드가 돌기 형상을 가지도록 함으로써, 상기 패드와 보호층 사이의 접착력을 향상시켜 반도체 패키지 기판의 신뢰성을 향상시킬 수 있다.
도 26 및 27은 실시 예에 따른 패키지 시스템을 나타낸 도면이다.
도 26을 참조하면, 패키지 시스템은 반도체 패키지 기판(100) 및 상기 반도체 패키지 기판(100) 위에 형성되는 메모리 칩(300)을 포함한다.
상기 메모리 칩(300)은 낸드 플래시 메모리 칩일 수 있다.
이때, 메모리 칩(300)은 상기 반도체 패키지 기판(100)에 형성된 패드(170) 및 제 2 접착 부재(180)에 의해 상기 반도체 패키지 기판(100) 위에 부착된다.
이와 같이, 상기 메모리 칩(300)을 부착하기 위해 상기 반도체 패키지 기판(100)의 제조 공정과 별개로 고가의 더미 다이를 형성하지 않고, 하이브리드 범프 기술(Hybrid Bump Technology)을 이용하여 상기 반도체 패키지 기판(100)의 제조 공정 중에 형성한 패드(170) 및 제 2 접착 부재(180) 위에 상기 메모리 칩(300)을 부착한다.
또한, 상기 패드(100)의 일부는 돌기 형상을 가지며, 상기 보호층(130) 내에 매립 형성됨으로써, 패드 신뢰성 항목인 Ball Shear Test 및 Ball Pull Test에서 높은 신뢰성 결과를 가져올 수 있다.
도 28은 종래기술과 실시 예에 따른 패키지 시스템의 비교를 위한 도면이다.
도 28을 참조하면, 종래에는 패키지 기판(10) 위에 고가의 더미 다이(20)를 형성하고, 그에 따라 상기 형성된 더미 다이(20) 위에 메모리 칩(30)을 형성하였다.
이로 인해, 상기 종래 기술에 따른 패키지 시스템의 제조 공정은 크게 3단계로 구분되어 진행되었다.
그 중 제 1 단계는, 상기 패키지 기판(10)을 제조하는 단계이다.
그리고, 제 2 단계는, 상기 제조된 패키지 기판(10) 위에 더미 다이(20)를 형성하는 단계이다. 이때, 상기 제 1 단계와 제 2 단계는, 공정의 특성상 한 번에 수행되지 못하고, 복수의 단계로 구분되어 각각 수행되었다.
마지막으로, 제 3 단계는, 상기 형성된 더미 다이(20) 위에 반도체 칩(30)을 형성하는 단계이다.
그러나, 실시 예에 따르면 하이브리드 범프 기술(Hybrid Bump Technology)을 이용하여 형성한 패드(170) 및 제 2 접착 부재(180) 위에 상기 메모리 칩(300)을 부착한다.
이로 인해, 실시 예에 따른 패키지 시스템의 제조 공정은 크게 2단계로 구분되어 진행된다.
그 중 제 1 단계는, 상기 패키지 기판(100)을 제조하는 단계이다. 이때, 상기 패키지 기판(100)의 제조 단계에는 하이브리드 범프 기술(Hybrid Bump Technology)을 이용하여 형성한 패드(170) 및 제 2 접착 부재(180)를 형성하는 단계를 포함한다.
그리고, 제 2 단계는 상기 하이브리드 범프 기술(Hybrid Bump Technology)을 이용하여 형성한 패드(170) 및 제 2 접착 부재(180) 위에 상기 메모리 칩(300)을 부착하는 단계이다.
상기와 같이, 실시 예에 따르면 고가의 더미 다이를 사용하지 않고, 하이브리드 범프 기술(Hybrid Bump Technology)을 이용하여 형성한 패드(170) 및 제 2 접착 부재(180) 위에 상기 메모리 칩(300)을 부착함으로써, 제조 단가를 감소시킬 수 있을 뿐만 아니라, 제조 공정을 간소화할 수 있게 된다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200: 반도체 패키지 기판
110, 210: 절연 기판
125, 225: 회로 패턴
130, 230: 보호층
145, 245: 제 1 접착 부재
150, 250: 도금 시드층
170, 270: 패드
180, 280: 제 2 접착 부재

Claims (29)

  1. 절연 기판;
    상기 절연 기판 위에 형성된 회로 패턴;
    상기 절연 기판 위에 형성되며, 상기 절연 기판 위에 형성된 회로 패턴을 덮는 보호층;
    상기 보호층 위에 형성되는 패드; 및
    상기 패드 위에 형성되는 접착 부재를 포함하고,
    상기 패드는,
    상기 보호층 내에 매립되는 제 1 패드와,
    상기 제 1 패드 위에 형성되고, 상기 보호층 위로 돌출되는 제 2 패드를 포함하는 반도체 패키지 기판.
  2. 제 1항에 있어서,
    상기 제 1 패드는,
    상부의 폭과 하부의 폭이 서로 다른 돌기 형상을 갖는 반도체 패키지 기판.
  3. 제 2항에 있어서,
    상기 제 1 패드는,
    하부에서 상부로 갈수록 폭이 점차 감소하는 반도체 패키지 기판.
  4. 제 1항에 있어서,
    상기 제 2 패드는,
    상부의 폭과 하부의 폭이 서로 동일한 기둥 형상을 갖는 반도체 패키지 기판.
  5. 제 4항에 있어서,
    상기 제 2 패드는,
    상기 제 1 패드의 상부 폭과 동일한 폭을 가지는 반도체 패키지 기판.
  6. 제 4항에 있어서,
    상기 제 2 패드는,
    상기 제 1 패드의 상부 폭보다 좁은 폭을 가지는 반도체 패키지 기판.
  7. 제 1항에 있어서,
    상기 접착 부재는,
    상기 패드 및 상기 패드 위에 부착되는 반도체 칩 사이에 접착력을 제공하는 반도체 패키지 기판.
  8. 제 1항에 있어서,
    상기 제 1 패드는,
    상기 제 1 패드의 하부에 도금 시드층을 더 포함하는 반도체 패키지 기판.
  9. 제 1항에 있어서,
    상기 접착 부재는,
    솔더 볼, 마이크로 볼, 접착 페이스트 및 구리 코어 솔더 볼 중 어느 하나로 구성되는 반도체 패키지 기판.
  10. 제 1항에 있어서,
    상기 보호층은,
    솔더 레지스트(SR:Solder Resist), 산화물, Au 중 어느 하나로 형성되는 반도체 패키지 기판.
  11. 제 1항에 있어서,
    상기 제 1 패드는,
    상기 보호층과 접촉하고, 상기 회로 패턴 및 절연 기판과 비접촉 하는 반도체 패키지 기판.
  12. 절연 기판, 상기 절연 기판의 일면에 형성된 회로 패턴 및 상기 회로 패턴을 덮으며 상기 절연 기판 위에 형성된 보호층을 포함하는 반도체 패키지 기판과, 상기 반도체 패키지 기판에 부착되는 반도체 칩을 포함하는 패키지 시스템에 있어서,
    상기 반도체 패키지 기판은,
    상기 보호층 위에 도금으로 형성되는 패드와,
    상기 패드 위에 형성되는 접착 부재를 포함하고,
    상기 반도체 칩은,
    상기 접착 부재에 의해 상기 반도체 패키지 기판에 형성된 패드 위에 부착되는 패키지 시스템.
  13. 제 12항에 있어서,
    상기 패드는,
    상기 보호층 내에 매립 형성되는 제 1 패드와,
    상기 제 1 패드 위에 형성되고, 상기 보호층의 표면 위로 돌출 형성되는 제 2 패드를 포함하는 패키지 시스템.
  14. 제 13항에 있어서,
    상기 제 1 패드는,
    하부에서 상부로 갈수록 폭이 점차 감소하는 돌기 형상을 갖는 패키지 시스템.
  15. 제 13항에 있어서,
    상기 제 2 패드는,
    상부의 폭과 하부의 폭이 서로 동일한 기둥 형상을 갖는 패키지 시스템.
  16. 제 15항에 있어서,
    상기 제 2 패드는,
    상기 제 1 패드의 상부 폭과 동일한 폭을 가지거나,
    상기 제 1 패드의 상부 폭보다 좁은 폭을 가지는 패키지 시스템.
  17. 제 12항에 있어서,
    상기 접착 부재는,
    솔더 볼, 마이크로 볼, 접착 페이스트 및 구리 코어 솔더 볼 중 어느 하나로 구성되는 패키지 시스템.
  18. 제 12항에 있어서,
    상기 보호층은,
    솔더 레지스트(SR:Solder Resist), 산화물, Au 중 어느 하나로 형성되는 패키지 시스템.
  19. 제 12항에 있어서,
    상기 제 1 패드는,
    상기 보호층과 접촉하고, 상기 회로 패턴 및 절연 기판과 비접촉 하는 패키지 시스템.
  20. 절연 기판의 적어도 일면에 회로 패턴을 형성하는 단계;
    상기 절연 기판 위에 상기 회로 패턴을 덮는 보호층을 형성하는 단계;
    상기 형성된 보호층에 홈을 형성하는 단계;
    상기 보호층 위에 상기 형성된 홈을 노출하는 개구부를 갖는 드라이 필름을 형성하는 단계;
    상기 보호층의 홈 및 상기 드라이 필름의 개구부를 매립하는 패드를 형성하는 단계; 및
    상기 형성된 패드 위에 접착 부재를 형성하는 단계를 포함하는 패키지 시스템의 제조 방법.
  21. 제 20항에 있어서,
    상기 홈을 형성하는 단계는,
    상기 보호층의 상면을 개방하는 홈을 형성하는 단계를 포함하며,
    상기 형성된 홈은,
    상부의 폭 및 하부의 폭이 서로 다른 패키지 시스템의 제조 방법.
  22. 제 21항에 있어서,
    상기 홈을 형성하는 단계는,
    하부에서 상부로 갈수록 폭이 점차 감소하는 돌기 형상을 갖는 홈을 형성하는 단계를 포함하는 패키지 시스템의 제조 방법.
  23. 제 22항에 있어서,
    상기 드라이 필름을 형성하는 단계는,
    상부의 폭과 하부의 폭이 서로 동일한 기둥 형상의 개구부를 갖는 드라이 필름을 형성하는 단계를 포함하는 패키지 시스템의 제조 방법.
  24. 제 23항에 있어서,
    상기 개구부의 폭은,
    상기 홈의 상부 폭과 동일하거나, 상기 홈의 상부 폭보다 좁은 패키지 시스템.
  25. 제 24항에 있어서,
    상기 패드를 형성하는 단계는,
    상기 홈을 매립하며, 상기 홈의 형상에 대응하는 형상을 갖는 제 1 패드를 형성하는 단계와,
    상기 개구부를 매립하며, 상기 제 1 패드 위에 상기 개구부의 형상에 대응하는 형상을 갖는 제 2 패드를 형성하는 단계를 포함하는 패키지 시스템의 제조 방법.
  26. 제 24항에 있어서,
    상기 패드를 형성하는 단계는,
    상기 보호층과 접촉하고, 상기 절연 기판 및 회로 패턴과 비접촉하는 패드를 상기 보호층 위에 형성하는 단계를 포함하는 패키지 시스템의 제조 방법.
  27. 제 25항에 있어서,
    상기 홈이 형성된 보호층 위에 도금 시드층을 형성하는 단계를 더 포함하며,
    상기 형성된 제 1 패드는, 상기 제 1 패드의 하부 및 측부에 상기 형성된 도금 시드층을 포함하는 패키지 시스템의 제조 방법.
  28. 제 20항에 있어서,
    상기 접착 부재를 형성하는 단계는,
    상기 형성된 패드 위에 솔더 볼, 마이크로 볼, 접착 페이스트 및 구리 코어 솔더 볼 중 적어도 하나를 형성하는 단계를 포함하는 패키지 시스템의 제조 방법.
  29. 제 20항에 있어서,
    상기 접착 부재 위에 반도체 칩을 부착하는 단계를 더 포함하는 패키지 시스템의 제조 방법.
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