KR101996935B1 - 반도체 패키지 기판, 이를 이용한 패키지 시스템 및 이의 제조 방법 - Google Patents
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Abstract
실시 예에 따른 반도체 패키지 기판은, 절연 기판; 상기 절연 기판 위에 형성된 회로 패턴; 상기 절연 기판 위에 형성되며, 상기 회로 패턴을 덮는 보호층; 상기 보호층 위로 돌출되어 형성되는 패드; 및 상기 패드 위에 형성되는 접착 부재를 포함한다.
Description
실시 예는, 반도체 기판에 관한 것으로, 특히 플래시 메모리 적용을 위한 반도체 패키지 기판, 이를 이용한 플래시 메모리 및 이의 제조 방법에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에 소망하는 용량을 얻는 데 한계가 있다.
여기서, 메모리 칩의 용량 증대, 즉, 고집적화를 이룰 수 있는 방법으로는 한정된 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려져 있다. 그런데, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등, 고난도의 공정 기술과 많은 개발 시간을 필요로 한다. 따라서, 보다 용이하게 고집적화를 이룰 수 있는 방법으로서 적층(stacking) 기술이 개발되었고, 현재 이에 대한 연구가 활발히 진행되고 있다.
이를 위해, 최근에는 멀티 칩 패키지(MCP:Multi Chip Package) 기술이 이용되고 있다.
멀티 칩 패키지는 여러 개의 메모리 칩을 쌓아 한 개의 패키지로 만든 형태의 반도체 제품으로써, 전체적인 반도체 제품의 부피를 작게 차지하면서도 데이터 저장 용량을 높일 수 있어 휴대 전화 등의 휴대용 전자기기에서 많이 사용된다.
이때, 수십 개의 반도체 칩이 안정적으로 동작하도록 쌓아 올리면서도 두께를 최소화로 유지해야 하기 때문에, 멀티 칩 패키지 제품을 제작하기 위해서는 설계 단계에서부터 양산에 이르기까지 고도의 기술이 필요하다.
도 1은 종래 기술에 따른 패키지 시스템을 나타낸 도면이다.
도 1을 참조하면, 패키지 시스템은, 반도체 패키지 기판(10), 더미 다이(20) 및 메모리 칩(30)을 포함한다.
반도체 패키지 기판(10)은 절연 기판상에 적어도 하나의 회로 패턴이 형성되어 있으며, 상기 회로 패턴 위(반도체 패키지 기판(10)의 최상층)에는 상기 회로 패턴을 보호하기 위한 보호층이 형성된다.
상기 메모리 칩(30)은 낸드 플래시 메모리 칩(Nand Flash Memory Chip)일 수 있다.
상기 반도체 기판(10)과 메모리 칩(30) 사이에는 더미 다이(20)가 형성된다.
상기 더미 다이(20)는 상기 반도체 기판(10)과 메모리 칩(30) 사이를 이격시키면서, 상기 메모리 칩(30)이 상기 반도체 기판(10) 위에 부착될 수 있도록 하는 부착 공간을 제공한다.
그러나, 상기와 같은 패키지 시스템은 상기 반도체 기판(10)과 메모리 칩(30) 사이에 상기 메모리 칩(30)의 적층을 위해 더미 다이(20)를 형성해야 함으로써, 상기 반도체 기판(10)의 제조 이외에 추가적인 공정이 필요하며, 이에 따라 제조사의 생산성이 저하되는 문제가 있다.
또한, 상기 더미 다이(20)는 고가의 실리콘 재질로 형성되며, 이에 따라 전체적인 패키지 시스템의 단가를 높이는 요인으로 작용하는 문제가 있다.
또한, 상기 실리콘 재질의 더미 다이(20)는 일정 두께를 가지기 때문에 상기 패키지 시스템의 전체 두께를 증가시키는 요인으로 작용하는 문제가 있다.
실시 예에서는 새로운 구조의 반도체 패키지 기판, 이를 이용한 패키지 시스템 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예는 패키지 시스템의 생산성 향상 및 단가 저감을 실현할 수 있는 반도체 패키지 기판을 제공하도록 한다.
한편, 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지 기판은, 절연 기판; 상기 절연 기판 위에 형성된 회로 패턴; 상기 절연 기판 위에 형성되며, 상기 절연 기판 위에 형성된 회로 패턴을 덮는 보호층; 상기 보호층 위에 절연 물질로 형성되며, 상기 보호층의 표면 위로 돌출되어 있는 절연 댐을 포함한다.
또한, 상기 절연 댐은, 상기 상부 및 하부의 폭이 동일한 기둥 형상을 갖는다.
또한, 상기 절연 댐은, SR(Solder Resist), 폴리이미드 필름 및 폴리이미드 수지 중 적어도 하나의 절연 물질로 형성된다.
또한, 상기 절연 댐은, 상기 보호층 위에 일정 간격을 두고 복수 개 형성되된다.
또한, 상기 절연 댐은 단일 층으로 구성된다.
또한, 상기 절연 댐은, 상기 보호층 위에 형성된 패드; 및 상기 패드 위에 형성된 절연층을 포함하는 복수의 층으로 구성된다.
또한, 상기 절연 댐은, 상기 보호층과 패드 사이에 형성되는 도금 씨드층을 더 포함한다.
또한, 상기 절연층은, 상기 패드의 상면 및 측면을 감싸며 형성된다.
또한, 상기 절연 댐은, 상기 보호층의 상면과 접촉하고, 상기 회로 패턴 및 절연 기판과 비접촉 한다.
한편, 실시 예에 따른 패키지 시스템은, 절연 기판, 상기 절연 기판의 일면에 형성된 회로 패턴 및 상기 회로 패턴을 덮으며 상기 절연 기판 위에 형성된 보호층을 포함하는 반도체 패키지 기판과, 상기 반도체 패키지 기판에 부착되는 반도체 칩을 포함하는 패키지 시스템에 있어서, 상기 반도체 패키지 기판은, 상기 보호층 위에 형성된 절연 댐을 포함하고, 상기 반도체 칩은, 상기 절연 댐 위에 부착된다.
또한, 상기 절연 댐은, 상기 상부 및 하부의 폭이 동일한 기둥 형상을 갖는다.
또한, 상기 절연 댐은, SR(Solder Resist), 폴리이미드 필름 및 폴리이미드 수지 중 적어도 하나의 절연 물질로 형성된다.
또한, 상기 절연 댐은, 상기 보호층 위에 일정 간격을 두고 복수 개 형성되며, 상기 반도체 칩은, 상기 복수 개 형성된 절연 댐에 의해 지지되어 상기 반도체 패키지 기판 위에 형성된다.
또한, 상기 절연 댐은, 상기 보호층 위에 형성된 패드; 및 상기 패드 위에 형성된 절연층을 포함하는 복수의 층으로 구성된다.
또한, 상기 절연 댐은, 상기 보호층과 패드 사이에 형성되는 도금 씨드층을 더 포함한다.
또한, 상기 절연층은, 상기 패드의 상면 및 측면을 감싸며 형성된다.
한편, 실시 예에 따른 패키지 시스템의 제조 방법은 절연 기판의 적어도 일면에 회로 패턴을 형성하는 단계; 상기 절연 기판 위에 상기 회로 패턴을 덮는 보호층을 형성하는 단계; 및 상기 보호층 위에 절연 물질을 인쇄하여, 상기 보호층 위로 돌출되는 절연 댐을 형성하는 단계를 포함한다.
또한, 상기 절연 댐을 형성하는 단계는, 상기 보호층 위에 개구부를 갖는 마스크를 형성하는 단계와, 상기 형성된 마스크의 개구부를 매립하도록 상기 절연 물질을 인쇄하는 단계와, 상기 형성된 마스크를 제거하는 단계를 포함한다.
또한, 상기 절연 댐을 형성하는 단계는, SR(Solder Resist), 폴리이미드 필름 및 폴리이미드 수지 중 적어도 하나의 절연 물질을 인쇄하는 단계를 포함한다.
또한, 상기 절연 댐을 형성하는 단계는, 상기 보호층 위에 절연 물질을 인쇄하여, 상기 보호층의 표면을 매립하는 절연층을 형성하는 단계와, 상기 보호층의 일부 표면을 개방하도록 상기 형성된 절연층을 가공하여 상기 절연 댐을 형성하는 단계를 포함한다.
또한, 상기 절연 댐을 형성하는 단계는, 상기 보호층 위에 일정 간격을 두고 복수 개의 절연 댐을 형성하는 단계를 포함한다.
또한, 상기 절연 댐을 형성하는 단계는, 상기 보호층 위에 도금층을 형성하는 단계와, 상기 형성된 도금층 위에 개구부를 갖는 마스크를 형성하는 단계와, 상기 도금층을 씨드층으로 전도성 물질을 도금하여 상기 개구부의 일부를 매립하는 패드를 형성하는 단계와, 상기 패드 위에 절연 물질을 인쇄하여, 상기 개구부를 매립하는 절연층을 형성하는 단계를 포함한다.
또한, 상기 절연 댐은, 상기 보호층 위에 형성된 도금층과, 상기 도금층 위에 형성된 패드와, 상기 패드 위에 형성된 절연층으로 이루어진다.
또한, 상기 절연 댐을 형성하는 단계는, 상기 보호층 위에 도금층을 형성하는 단계와, 상기 형성된 도금층 위에 제 1 개구부를 갖는 마스크를 형성하는 단계와, 상기 도금층을 씨드층으로 전도성 물질을 도금하여 상기 제 1 개구부의 일부를 매립하는 패드를 형성하는 단계와, 상기 제 1 개구부를 갖는 마스크를 제거하는 단계와, 상기 보호층 위에 상기 패드를 노출하며, 상기 패드의 폭보다 넓은 폭의 제 2 개구부를 갖는 마스크를 형성하는 단계와, 상기 형성된 마스크의 제 2 개구부를 매립하는 절연층을 형성하는 단계를 포함하며, 상기 절연층은, 상기 패드의 상면 및 측면을 감싸며 형성된다.
실시 예에 의하면, 고가의 더미 다이를 사용하지 않고 반도체 패키지 기판 위에 절연 댐을 형성함으로써, 패키지 시스템의 생산성을 향상시킬 수 있을 뿐만 아니라, 제품 단가를 낮출 수 있다.
또한, 실시 예에 의하면 절연 댐의 재료 특성상 누설 전류에 의한 신호 지연 및 오작동을 사전에 방지할 수 있다.
또한, 실시 예에 의하면 기판 제조사에서 절연 댐을 제조함으로써, 제조 효율을 높이고 제품의 부가가치를 향상시킬 수 있다.
또한, 실시 예에 의하면 기존의 더미 다이의 제조 공정보다 보다 효율적인 제조 공정 진행이 가능하다.
도 1은 종래 기술에 따른 패키지 시스템을 나타낸 도면이다.
도 2는 제 1 실시 예에 따른 반도체 패키지 기판을 나타낸 도면이다.
도 3 내지 12는 도 2에 도시된 반도체 패키지 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 13은 제 2 실시 예에 따른 반도체 패키지 기판을 나타낸 도면이다.
도 14 내지 19는 도 13에 도시된 반도체 패키지 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 20은 본 발명의 제 3 실시 예에 따른 반도체 패키지 기판을 나타낸 도면이다.
도 21 및 22는 실시 예에 따른 패키지 시스템을 나타낸 도면이다.
도 2는 제 1 실시 예에 따른 반도체 패키지 기판을 나타낸 도면이다.
도 3 내지 12는 도 2에 도시된 반도체 패키지 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 13은 제 2 실시 예에 따른 반도체 패키지 기판을 나타낸 도면이다.
도 14 내지 19는 도 13에 도시된 반도체 패키지 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 20은 본 발명의 제 3 실시 예에 따른 반도체 패키지 기판을 나타낸 도면이다.
도 21 및 22는 실시 예에 따른 패키지 시스템을 나타낸 도면이다.
첨부한 도면을 참고로 하여 본 실시 예에 대하여 본 실시 예가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 실시 예는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 실시 예를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
실시 예에서는, 고가의 더미 다이를 사용하지 않고 절연 댐을 형성함으로써, 패키지 시스템의 생산성을 향상시킬 수 있을 뿐만 아니라, 제품 단가를 낮출 수 있는 반도체 패키지 기판을 제시한다.
도 2는 제 1 실시 예에 따른 반도체 패키지 기판을 나타낸 도면이다.
도 2를 참조하면, 제 1 실시 예에 따른 반도체 패키지 기판(100)은 절연 기판(110), 상기 절연 기판(110)의 적어도 일면에 형성된 회로 패턴(125), 상기 절연 기판(110) 상에 형성되어 상기 회로 패턴(120)을 보호하는 보호층(130), 상기 절연 기판(110) 중 반도체 칩(400, 추후 설명)이 형성되는 면의 반대 면에 형성된 회로 패턴(125) 위에 형성된 접착 부재(145), 상기 절연 기판(110)의 상면에 형성된 보호층(130) 위에 형성되는 절연 댐(160)을 포함한다.
절연 기판(110)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있다.
상기 절연 기판(110)의 적어도 일면에는 회로 패턴(125)이 형성된다.
회로 패턴(125)은 전도성 물질로 형성되며, 절연 기판(110)의 양면에 형성되는 동박층을 동시에 패터닝하여 형성될 수 있다.
회로 패턴(125)은 구리를 포함하는 합금으로 형성되며 표면에 조도가 형성될 수 있다.
상기 회로 패턴(125)은 복수의 층상 구조를 가질 수 있으며, 기저 층 위에 상기 회로 패턴(125)을 이루는 금속층을 이용하여 형성될 수 있다.
상기 회로 패턴(125)은 알루미늄, 구리, 은, 백금, 니켈 또는 팔라듐 중 적어도 하나를 포함하는 합금으로 형성될 수 있다.
상기 회로 패턴(125)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
이때, 상기 절연 기판(110)과 상기 금속층은 CCL(Copper Claded Laminate)일 수 있다.
상기 절연 기판(110) 위에는 상기 절연 기판(110)의 상면에 형성된 회로 패턴(125)을 덮으며, 상기 절연 기판(110)의 하면에 형성된 회로 패턴(125)의 표면을 일부 노출하는 보호층(130)이 형성되어 있다.
상기 보호층(130)은 상기 절연 기판(110)의 표면을 보호하기 위한 것으로, 상기 절연 기판(110)의 전면에 걸쳐 형성되어 있으며, 노출되어야 하는 회로 패턴(125)의 표면, 즉 상기 하면에 형성된 회로 패턴(125) 적층 구조의 표면을 개방하는 개구부(도시하지 않음)를 가진다.
상기 보호층(130)은 솔더 레지스트(SR:Solder Resist), 산화물, Au 중 어느 하나를 이용하여 하나 이상의 층으로 구성될 수 있다.
상기 보호층(130)을 통해 노출된 회로 패턴(125)의 표면에는 접착 부재(145)가 형성된다.
상기 접착 부재(145)는 추후 별도의 기판과의 패키징을 위한 전도성 볼의 부착 용도로 형성된다.
상기 보호층(130) 위에는 절연 댐(160)이 형성된다.
상기 절연 댐(160)은 상기 회로 패턴(125)의 전면을 덮는 보호층(130) 위에 형성되며, 상기 절연 기판(110)이나 회로 패턴(125)과 접촉하지 않는다.
상기 절연 댐(160)은 상기 보호층(130) 위에 돌출된 형태로 형성되며, 이는 복수 개로 형성될 수 있다.
또한, 절연 댐(160)은 상부 및 하부의 폭이 동일한 기둥 형상을 갖는다.
한편, 도면상에는, 상기 절연 댐(160)이 2개로 형성된다고 도시하였으나, 이는 일 실시 예에 불과할 뿐, 실시 예에 따라 상기 절연 댐(160)의 수는 증가하거나 감소할 수 있다. 예를 들어, 상기 절연 댐(160)은 단수 개로 형성될 수 있으나, 이와 다르게 3개나 4개로 형성될 수 있다.
상기 절연 댐(160)은 절연 물질로 형성된다.
예를 들어, 상기 절연 댐(160)은 상기 보호층(130)과 같은 솔더 레지스트(SR:Solder Resist)로 형성될 수 있으며, 이와 다르게 폴리이미드 필름이나 폴리이미드 수지와 같은 절연 물질로 형성될 수 있다.
상기 절연 댐(160)은 추후 상기 보호층(130) 위에 형성되는 제어 소자(controller) 및 더미 온 칩(dummy on chip)의 총 높이와 동일한 높이를 가질 수 있다.
즉, 기존에는 상기 반도체 칩(400)을 부착시키기 위해, 상기 반도체 패키지 기판(100)의 제조와 별개로 상기 반도체 패키지 기판 위에 실리콘 재질의 더미 다이를 형성하였지만, 본 실시 예에서는 상기 반도체 패키지 제조 공정에서 상기 보호층 위에 절연 물질을 인쇄하여 상기 절연 댐(160)을 형성한다.
상기와 같은 실시 예에 의하면, 고가의 더미 다이를 사용하지 않고 반도체 패키지 기판 위에 절연 댐을 형성함으로써, 패키지 시스템의 생산성을 향상시킬 수 있을 뿐만 아니라, 제품 단가를 낮출 수 있으며, 절연 댐의 재료 특성상 누설 전류에 의한 신호 지연 및 오작동을 사전에 방지할 수 있으며, 기판 제조사에서 절연 댐을 제조함으로써, 제조 효율을 높이고 제품의 부가가치를 향상시킬 수 있을 뿐만 아니라, 기존의 더미 다이의 제조 공정보다 보다 효율적인 제조 공정 진행이 가능하다.
도 3 내지 12는 도 2에 도시된 반도체 패키지 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
먼저, 도 3과 같이 절연 기판(110)을 준비하고, 상기 절연 기판(110)의 적어도 일면에 금속층(120)을 적층한다.
이때, 상기 절연 기판(110)이 절연층인 경우, 상기 절연층과 상기 금속층(120)의 적층 구조는 통상적인 CCL(Copper Clad Laminate)일 수 있다.
또한, 상기 금속층(120)은 상기 절연 기판(110) 위에 비전해 도금을 수행하여 형성할 수 있으며, 상기 금속층(120)이 비전해 도금으로 형성되는 경우, 상기 절연 기판(110)의 표면에 조도를 부여하여 도금이 원활히 수행되도록 할 수 있다.
이러한, 절연 기판(110)은 열전도율이 높은 고가의 세라믹 재질을 사용하지 않고, 에폭시계 수지 또는 폴리이미드계 수지를 포함할 수 있으며, 상기 금속층(120)은 전기 전도도가 높고 저항이 낮은 구리를 포함하는 얇은 박막인 동박일 수 있다.
다음으로, 도 4와 같이 상기 절연 기판(110)의 상부 및 하부에 형성되어 있는 금속층(120)을 소정의 패턴으로 식각하여 회로 패턴(125)을 형성한다.
이때, 상기 회로 패턴(125)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
또한, 상기 절연 기판(110)의 상부 및 하부에 각각 상기 회로 패턴(125)이 형성될 수 있으며, 이와 달리 상기 절연 기판(110)의 상부에만 상기 회로 패턴(125)이 형성될 수 있다.
다음으로, 도 5와 같이 상기 절연 기판(110)의 상부 및 하부에 상기 회로 패턴(125)을 매립하는 보호층(130)을 형성한다.
상기 보호층(130)은 상기 절연 기판(110)의 표면이나 상기 회로 패턴(125)을 보호하기 위한 것으로, 솔더 레지스트, 산화물 및 Au 중 적어도 하나를 이용하여 하나 이상의 층으로 형성될 수 있다.
다음으로, 도 6과 같이 상기 절연 기판(110)의 하부에 형성된 보호층(130)을 가공하여, 상기 절연 기판(110)의 하면에 형성된 회로 패턴(125)의 표면을 노출되도록 한다.
즉, 상기 절연 기판(110)의 하부에 형성되어 있는 보호층(130)을 레이저로 가공하여 상기 절연 기판(110) 아래에 형성되어 있는 회로 패턴(125)의 표면을 노출하는 개구부(140)를 형성한다.
상기 레이저 공정은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저 공정은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 공정에 대한 레이저 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
이때, 상기 레이저 공정은 상기 자외선(UV) 레이저를 이용함으로써, 작은 구경의 개구부(140)를 형성할 수 있도록 함이 바람직하다.
또한, 상기 개구부(140)는 상기 회로 패턴(125)의 일부만을 노출하도록 형성될 수 있다.
다시 말해서, 상기 개구부(140)는 상기 회로 패턴(125)의 폭보다 좁은 폭을 갖도록 형성될 수 있으며, 이에 따라 상기 회로 패턴(125)의 가장자리 영역만 상기 보호층(130)에 의해 보호될 수 있다.
다음으로, 도 7과 같이 상기 개구부(140)에 의해 노출된 회로 패턴(125) 위에 접착 부재(145)를 형성한다.
상기 접착 부재(145)는 상기 보호층(130)을 마스크로 하여, 상기 개구부(140)에 의해 노출된 회로 패턴(125) 위에 접착 페이스트를 도포하여 형성할 수 있다.
상기 접착 부재(145)는 상기 반도체 패키지 기판(100)에 다른 기판(도시하지 않음)을 부착시키기 위하여, 상기 반도체 패키지 기판(100)과 다른 기판 사이에 접착력을 제공하는 솔더 볼을 부착하기 위한 용도로 사용된다.
다음으로, 도 8과 같이 상기 절연 기판(110)의 상부에 형성된 보호층(130) 위에 마스크(150)를 형성한다.
이때, 상기 마스크(150)는 상기 보호층(130)의 표면 중 노출되어야 하는 부분을 노출하는 개구부(151)를 포함한다.
상기 개구부(151)는, 상기 보호층(130) 위에 상기 보호층(130)을 매립하는 마스크(150)를 형성하고, 상기 형성된 마스크(150) 영역 중 절연 댐(160)이 형성될 부분을 개방하여 형성될 수 있다.
다음으로, 도 9와 같이 상기 노출된 보호층(130) 위에 상기 마스크(150)의 개구부(151)를 매립하는 절연 댐(160)을 형성한다.
상기 절연 댐(160)은 상기 개구부(151)를 매립하도록 절연 물질을 인쇄한 후 이를 경화시킴으로써 형성할 수 있다.
상기 절연 댐(160)은 솔더 레지스트로 형성될 수 있으며, 이와 다르게 폴리이미드 필름이나 폴리이미드 수지와 같은 절연 물질로 형성될 수 있다.
다음으로, 도 10과 같이 상기 보호층(130) 위에 형성된 마스크(150)를 제거한다.
한편, 상기 절연 댐(160)의 형성 공정을 복수 회 진행될 수 있다.
즉, 상기와 같은 마스크 형성, 절연 물질 인쇄 및 마스크 제거 공정을 복수 회 형성하여, 상기 절연 댐(160)이 가져야할 높이를 만족할 수 있도록 한다.
상기와 같이, 실시 예에 의하면, 고가의 더미 다이를 사용하지 않고 반도체 패키지 기판 위에 절연 댐을 형성함으로써, 패키지 시스템의 생산성을 향상시킬 수 있을 뿐만 아니라, 제품 단가를 낮출 수 있으며, 상기 절연 댐의 재료 특성상 누설 전류에 의한 신호 지연 및 오작동을 사전에 방지할 수 있으며, 기판 제조사에서 절연 댐을 제조함으로써, 제조 효율을 높이고 제품의 부가가치를 향상시킬 수 있을 뿐만 아니라, 기존의 더미 다이의 제조 공정보다 보다 효율적인 제조 공정 진행이 가능하다.
한편, 상기와 다른 제조 공정에 의해 도 2와 같은 반도체 패키지 기판을 제고할 수 있다.
즉, 상기 다른 제조 공정은 도 3 내지 7까지는 동일하며, 그 이후부터 다르다.
도 11을 참조하면, 도 7에서 제조된 제품에서 상기 보호층(130) 위에 절연 물질을 인쇄하여 절연층(155)을 형성한다.
상기 절연층(155)은 상기와 같이 솔더 레지스트, 폴리이미드 필름 및 폴리이미드 수지와 같은 절연 물질로 형성될 수 있다.
이때, 상기 절연층(155)이 일정 높이를 확보할 수 있도록 상기 절연 물질의 인쇄 공정을 복수 회 진행할 수도 있을 것이다.
다음으로, 도 12를 참조하면, 상기 보호층(130) 위에 형성된 절연층(155)의 일부를 개방하여 절연 댐(160)을 형성한다.
상기 절연 댐(160)은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다.
상기 절연 댐(160)이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 Co2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 절연층(155)을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공을 위한 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
도 13은 제 2 실시 예에 따른 반도체 패키지 기판을 나타낸 도면이다.
도 13을 참조하면, 제 2 실시 예에 따른 반도체 패키지 기판(200)은 절연 기판(210), 상기 절연 기판(210)의 적어도 일면에 형성된 회로 패턴(225), 상기 절연 기판(210) 상에 형성되어 상기 회로 패턴(220)을 보호하는 보호층(230), 상기 절연 기판(210) 중 반도체 칩(400, 추후 설명)이 형성되는 면의 반대 면에 형성된 회로 패턴(225) 위에 형성된 접착 부재(245), 상기 절연 기판(210)의 상면에 형성된 보호층(230) 위에 형성되는 절연 댐(260)을 포함한다.
상기 절연 댐(260)은, 상기 보호층(230) 위에 형성된 도금층(263)과, 상기 도금층(263) 위에 형성된 패드(261)와, 상기 패드(261) 위에 형성된 절연층(262)을 포함한다.
절연 기판(210)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있다.
상기 절연 기판(210)의 적어도 일면에는 회로 패턴(225)이 형성된다.
회로 패턴(225)은 전도성 물질로 형성되며, 절연 기판(210)의 양면에 형성되는 동박층을 동시에 패터닝하여 형성될 수 있다.
회로 패턴(225)은 구리를 포함하는 합금으로 형성되며 표면에 조도가 형성될 수 있다.
상기 회로 패턴(225)은 복수의 층상 구조를 가질 수 있으며, 기저 층 위에 상기 회로 패턴(225)을 이루는 금속층을 이용하여 형성될 수 있다.
상기 회로 패턴(225)은 알루미늄, 구리, 은, 백금, 니켈 또는 팔라듐 중 적어도 하나를 포함하는 합금으로 형성될 수 있다.
상기 회로 패턴(225)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
이때, 상기 절연 기판(210)과 상기 금속층은 CCL(Copper Claded Laminate)일 수 있다.
상기 절연 기판(210) 위에는 상기 절연 기판(210)의 상면에 형성된 회로 패턴(225)을 덮으며, 상기 절연 기판(210)의 하면에 형성된 회로 패턴(225)의 표면을 일부 노출하는 보호층(230)이 형성되어 있다.
상기 보호층(230)은 상기 절연 기판(210)의 표면을 보호하기 위한 것으로, 상기 절연 기판(210)의 전면에 걸쳐 형성되어 있으며, 노출되어야 하는 회로 패턴(225)의 표면, 즉 상기 하면에 형성된 회로 패턴(225) 적층 구조의 표면을 개방하는 개구부(도시하지 않음)를 가진다.
상기 보호층(230)은 솔더 레지스트(SR:Solder Resist), 산화물, Au 중 어느 하나를 이용하여 하나 이상의 층으로 구성될 수 있다.
상기 보호층(230)을 통해 노출된 회로 패턴(225)의 표면에는 접착 부재(245)가 형성된다.
상기 접착 부재(245)는 추후 별도의 기판과의 패키징을 위한 전도성 볼의 부착 용도로 형성된다.
상기 보호층(230) 위에는 절연 댐(260)이 형성된다.
상기 절연 댐(260)은 상기 회로 패턴(225)의 전면을 덮는 보호층(230) 위에 형성되며, 상기 절연 기판(210)이나 회로 패턴(225)과 접촉하지 않는다.
상기 절연 댐(260)은 상기 보호층(130) 위에 돌출된 형태로 형성되며, 이는 복수 개로 형성될 수 있다.
도면상에는, 상기 절연 댐(260)이 2개로 형성된다고 도시하였으나, 이는 일 실시 예에 불과할 뿐, 실시 예에 따라 상기 절연 댐(260)의 수는 증가하거나 감소할 수 있다. 예를 들어, 상기 절연 댐(260)은 단수 개로 형성될 수 있으나, 이와 다르게 3개나 4개로 형성될 수 있다.
상기 절연 댐(260)은 도금층(263), 패드(261) 및 절연층(262)을 포함한다.
도금층(263)은 패드(261)의 도금 씨드층으로써, 화학동도금에 의해 형성될 수 있다.
상기 화학동도금 방식은 탈지 과정, 소프트 부식 과정, 예비 촉매 처리 과정, 촉매처리 과정, 활성화 과정, 무전해 도금 과정 및 산화방지 처리 과정의 순서로 처리하여 진행할 수 있다.
또한, 상기 동도금은 두께에 따라 헤비 동도금(Heavy Copper, 2㎛이상), 미디엄 동도금(Medium Copper, 1~2㎛), 라이트 동도금(Light Copper, 1㎛이하)으로 각각 구분되며, 여기에서는 미디엄 동도금 또는 라이트 동도금으로 0.5~1.5㎛를 만족하는 도금 씨드층을 형성한 이후에 이의 일부를 제거하여 상기 도금층(263)을 형성할 수 있다.
패드(261)는 상기 도금층(263)을 씨드층으로 전해 도금하여 형성된다.
상기 패드(261)는 전도성 물질로 형성될 수 있으며, 예를 들어 구리로 형성될 수 있다.
상기 패드(261) 위에는 절연층(262)이 형성되어 있다.
상기 절연층(261)은 상기 보호층(230)과 같은 솔더 레지스트(SR:Solder Resist)로 형성될 수 있으며, 이와 다르게 폴리이미드 필름이나 폴리이미드 수지와 같은 절연 물질로 형성될 수 있다.
상기와 같은 절연 댐(260)은 추후 상기 보호층(230) 위에 형성되는 제어 소자(controller) 및 더미 온 칩(dummy on chip)의 총 높이와 동일한 높이를 가질 수 있다.
즉, 기존에는 상기 반도체 칩을 부착시키기 위해, 상기 반도체 패키지 기판(200)의 제조와 별개로 상기 반도체 패키지 기판 위에 실리콘 재질의 더미 다이를 형성하였지만, 본 실시 예에서는 상기 반도체 패키지 제조 공정에서 상기 보호층 위에 도금층, 패드 및 절연층으로 구성되는 절연 댐(260)을 형성한다.
한편, 상기와 같은 패드(261)와 절연층(262)의 높이 비율은 1:1, 2:1 및 3:1 등과 같이 자유롭게 설정 가능하다.
상기와 같은 실시 예에 의하면, 고가의 더미 다이를 사용하지 않고 반도체 패키지 기판 위에 절연 댐을 형성함으로써, 패키지 시스템의 생산성을 향상시킬 수 있을 뿐만 아니라, 제품 단가를 낮출 수 있으며, 절연 댐의 재료 특성상 누설 전류에 의한 신호 지연 및 오작동을 사전에 방지할 수 있으며, 기판 제조사에서 절연 댐을 제조함으로써, 제조 효율을 높이고 제품의 부가가치를 향상시킬 수 있을 뿐만 아니라, 기존의 더미 다이의 제조 공정보다 보다 효율적인 제조 공정 진행이 가능하다.
도 14 내지 19는 도 13에 도시된 반도체 패키지 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
먼저, 도 14와 같이 절연 기판(210)을 준비하고, 상기 절연 기판(210)의 적어도 일면에 금속층(220)을 적층한다.
이때, 상기 절연 기판(210)이 절연층인 경우, 상기 절연층과 상기 금속층(220)의 적층 구조는 통상적인 CCL(Copper Clad Laminate)일 수 있다.
또한, 상기 금속층(220)은 상기 절연 기판(210) 위에 비전해 도금을 수행하여 형성할 수 있으며, 상기 금속층(220)이 비전해 도금으로 형성되는 경우, 상기 절연 기판(210)의 표면에 조도를 부여하여 도금이 원활히 수행되도록 할 수 있다.
이러한, 절연 기판(210)은 열전도율이 높은 고가의 세라믹 재질을 사용하지 않고, 에폭시계 수지 또는 폴리이미드계 수지를 포함할 수 있으며, 상기 금속층(220)은 전기 전도도가 높고 저항이 낮은 구리를 포함하는 얇은 박막인 동박일 수 있다.
다음으로, 상기 절연 기판(210)의 상부 및 하부에 형성되어 있는 금속층(220)을 소정의 패턴으로 식각하여 회로 패턴(225)을 형성한다. 이때, 상기 회로 패턴(225)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
또한, 상기 절연 기판(210)의 상부 및 하부에 각각 상기 회로 패턴(225)이 형성될 수 있으며, 이와 달리 상기 절연 기판(210)의 상부에만 상기 회로 패턴(125)이 형성될 수 있다.
다음으로, 상기 절연 기판(210)의 상부 및 하부에 상기 회로 패턴(225)을 매립하는 보호층(230)을 형성한다. 상기 보호층(230)은 상기 절연 기판(210)의 표면이나 상기 회로 패턴(225)을 보호하기 위한 것으로, 솔더 레지스트, 산화물 및 Au 중 적어도 하나를 이용하여 하나 이상의 층으로 형성될 수 있다.
다음으로, 상기 절연 기판(210)의 하부에 형성된 보호층(230)을 가공하여, 상기 절연 기판(210)의 하면에 형성된 회로 패턴(225)의 표면을 노출되도록 한다.
이후, 상기 노출된 회로 패턴(225) 위에 접착 부재(245)를 형성한다.
상기 접착 부재(245)는 상기 보호층(230)을 마스크로 하여, 상기 개구부(240)에 의해 노출된 회로 패턴(225) 위에 접착 페이스트를 도포하여 형성할 수 있다.
상기 접착 부재(245)는 상기 반도체 패키지 기판(200)에 다른 기판(도시하지 않음)을 부착시키기 위하여, 상기 반도체 패키지 기판(200)과 다른 기판 사이에 접착력을 제공하는 솔더 볼을 부착하기 위한 용도로 사용된다.
다음으로, 도 15와 같이 상기 보호층(130) 위에 도금 씨드층(250)을 형성한다.
상기 도금 씨드층(250)은, 화학 동도금 방식에 의해 형성될 수 있다.
상기 화학 동도금 방식은 탈지 과정, 소프트 부식 과정, 예비 촉매 처리 과정, 촉매처리 과정, 활성화 과정, 무전해 도금 과정 및 산화방지 처리 과정의 순서로 처리하여 진행할 수 있다.
또한, 상기 동도금은 두께에 따라 헤비 동도금(Heavy Copper, 2㎛이상), 미디엄 동도금(Medium Copper, 1~2㎛), 라이트 동도금(Light Copper, 1㎛이하)으로 각각 구분되며, 여기에서는 미디엄 동도금 또는 라이트 동도금으로 0.5~1.5㎛를 만족하는 도금 시드층(250)을 형성한다.
다음으로, 상기 형성된 도금 씨드층(250) 위에 마스크(252)를 형성한다.
이때, 상기 마스크(252)는 상기 도금 씨드층(250)의 표면 중 노출되어야 하는 부분을 노출하는 개구부(252)를 포함한다.
상기 개구부(252)는, 상기 도금 씨드층(250) 위에 상기 도금 씨드층(250)을 매립하는 마스크(251)를 형성하고, 상기 형성된 마스크(251) 영역 중 절연 댐(260)이 형성될 부분을 개방하여 형성될 수 있다.
다음으로, 도 16과 같이, 상기 마스크(252)의 개구부 내에 상기 도금 씨드층(250)을 씨드층으로 패드(261)를 형성한다.
상기 패드(261)는 전도성 물질로 형성될 수 있으며, 예를 들어 구리로 형성될 수 있다.
이때, 상기 패드(261)는 상기 개구부(252)의 1/2, 2/3 및 3/4 등을 매립하며 형성될 수 있다.
다음으로, 도 17과 같이, 상기 형성된 패드 위에 상기 개구부(252)의 전 영역을 매립하는 절연층(262)을 형성한다.
상기 절연층(262)은 상기 개구부(252)를 매립하도록 절연 물질을 인쇄한 후 이를 경화시킴으로써 형성할 수 있다.
상기 절연층(262)은 솔더 레지스트로 형성될 수 있으며, 이와 다르게 폴리이미드 필름이나 폴리이미드 수지와 같은 절연 물질로 형성될 수 있다.
다음으로, 도 18과 같이 상기 도금 씨드층(250) 위에 형성된 마스크(251)를 제거한다.
다음으로, 도 19와 같이, 상기 패드(261) 아래 형성된 도금 씨드층을 제외한 나머지 도금 씨드층을 제거하여 도금층(263)을 형성한다.
상기와 같이, 실시 예에 의하면, 고가의 더미 다이를 사용하지 않고 반도체 패키지 기판 위에 절연 댐을 형성함으로써, 패키지 시스템의 생산성을 향상시킬 수 있을 뿐만 아니라, 제품 단가를 낮출 수 있으며, 상기 절연 댐의 재료 특성상 누설 전류에 의한 신호 지연 및 오작동을 사전에 방지할 수 있으며, 기판 제조사에서 절연 댐을 제조함으로써, 제조 효율을 높이고 제품의 부가가치를 향상시킬 수 있을 뿐만 아니라, 기존의 더미 다이의 제조 공정보다 보다 효율적인 제조 공정 진행이 가능하다.
도 20은 본 발명의 제 3 실시 예에 따른 반도체 패키지 기판을 나타낸 도면이다.
도 20을 참조하면, 제 3 실시 예에 따른 반도체 패키지 기판(300)은 절연 기판(310), 상기 절연 기판(310)의 적어도 일면에 형성된 회로 패턴(325), 상기 절연 기판(310) 상에 형성되어 상기 회로 패턴(320)을 보호하는 보호층(330), 상기 절연 기판(310) 중 반도체 칩(400, 추후 설명)이 형성되는 면의 반대 면에 형성된 회로 패턴(325) 위에 형성된 접착 부재(345), 상기 절연 기판(310)의 상면에 형성된 보호층(330) 위에 형성되는 절연 댐(360)을 포함한다.
상기 절연 댐(360)은, 상기 보호층(230) 위에 형성된 패드(361)와, 상기 패드(261) 위에 형성된 절연층(362)을 포함한다.
절연 기판(310)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있다.
상기 절연 기판(310)의 적어도 일면에는 회로 패턴(325)이 형성된다.
상기 회로 패턴(325)은 알루미늄, 구리, 은, 백금, 니켈 또는 팔라듐 중 적어도 하나를 포함하는 합금으로 형성될 수 있다.
상기 회로 패턴(325)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 절연 기판(310) 위에는 상기 절연 기판(310)의 상면에 형성된 회로 패턴(325)을 덮으며, 상기 절연 기판(310)의 하면에 형성된 회로 패턴(325)의 표면을 일부 노출하는 보호층(330)이 형성되어 있다.
상기 보호층(330)은 상기 절연 기판(310)의 표면을 보호하기 위한 것으로, 상기 절연 기판(310)의 전면에 걸쳐 형성되어 있으며, 노출되어야 하는 회로 패턴(325)의 표면, 즉 상기 하면에 형성된 회로 패턴(225) 적층 구조의 표면을 개방하는 개구부(도시하지 않음)를 가진다.
상기 보호층(330)은 솔더 레지스트(SR:Solder Resist), 산화물, Au 중 어느 하나를 이용하여 하나 이상의 층으로 구성될 수 있다.
상기 보호층(330)을 통해 노출된 회로 패턴(325)의 표면에는 접착 부재(345)가 형성된다.
상기 보호층(330) 위에는 절연 댐(360)이 형성된다.
상기 절연 댐(360)은 상기 회로 패턴(325)의 전면을 덮는 보호층(330) 위에 형성되며, 상기 절연 기판(310)이나 회로 패턴(325)과 접촉하지 않는다.
상기 절연 댐(360)은 상기 보호층(330) 위에 돌출된 형태로 형성되며, 이는 복수 개로 형성될 수 있다.
상기 절연 댐(360)은 패드(361) 및 절연층(362)을 포함한다.
이때, 도면상에는 도시하지 않았지만, 패드(361) 아래에는 상기 패드(361)의 씨드층인 도금 씨드층이 형성될 수 있다.
패드(361)는 상기 도금 씨드층을 이용하여 형성된다.
상기 패드(361)는 전도성 물질로 형성될 수 있으며, 예를 들어 구리로 형성될 수 있다.
상기 패드(361) 위에는 절연층(362)이 형성되어 있다.
상기 절연층(361)은 상기 보호층(330)과 같은 솔더 레지스트(SR:Solder Resist)로 형성될 수 있으며, 이와 다르게 폴리이미드 필름이나 폴리이미드 수지와 같은 절연 물질로 형성될 수 있다.
이때, 상기 제 2 실시 예에서의 절연층(262)은 상기 패드(361)의 상면에만 형성되었지만, 제 3 실시 예에서의 절연층(362)은 상기 패드(361)의 상면 및 측면을 감싸며 형성된다.
상기와 같은 절연 댐(360)은 추후 상기 보호층(330) 위에 형성되는 제어 소자(controller) 및 더미 온 칩(dummy on chip)의 총 높이와 동일한 높이를 가질 수 있다.
이때, 상기와 같은 절연 댐(360)은 다음과 같은 제조 공정에 의해 형성될 수 있다.
우선, 도 16과 같은 제조 공정을 수행하여, 도 16에 도시된 반도체 패키지 기판을 제조한다.
이후, 도 16에 개시된 마스크를 제거한다.
이후, 상기 제거된 마스크의 개구부보다 폭이 넓으며, 상기 형성된 패드를 노출하는 마스크를 상기 도금 씨드층 위에 다시 형성한다.
이후, 상기 형성된 마스크 내에 절연 물질을 인쇄하여, 상기 패드보다 폭이 넓은 절연층을 형성한다.
이때, 상기 절연층은 상기 패드보다 폭이 넓으면서 상기 패드 위에 형성되기 때문에, 상기 패드의 상면 및 측면을 감싸는 형상을 가지게 된다.
도 21 및 22는 실시 예에 따른 패키지 시스템을 나타낸 도면이다.
도 21 및 22를 참조하면, 패키지 시스템은 반도체 패키지 기판(100) 및 상기 반도체 패키지 기판(100) 위에 형성되는 메모리 칩(400)을 포함한다.
상기 메모리 칩(400)은 낸드 플래시 메모리 칩일 수 있다.
이때, 메모리 칩(400)은 상기 반도체 패키지 기판(100)에 형성된 절연 댐(160)(SR Dam)에 의해 상기 반도체 패키지 기판(100) 위에 부착된다.
이와 같이, 상기 메모리 칩(400)을 부착하기 위해 상기 반도체 패키지 기판(100)의 제조 공정과 별개로 고가의 더미 다이를 형성하지 않고, 상기 반도체 패키지 기판(100)의 제조 공정 중에 형성한 절연 댐(160, 260, 360) 위에 상기 메모리 칩(400)을 부착한다.
즉, 종래기술과 실시 예에 따른 패키지 시스템은 패키지 기판 위에 고가의 더미 다이를 형성하고, 그에 따라 상기 형성된 더미 다이 위에 메모리 칩을 형성하였다.
이로 인해, 상기 종래 기술에 따른 패키지 시스템의 제조 공정은 크게 3단계로 구분되어 진행되었다.
그 중 제 1 단계는, 상기 패키지 기판을 제조하는 단계이다.
그리고, 제 2 단계는, 상기 제조된 패키지 기판 위에 더미 다이를 형성하는 단계이다. 이때, 상기 제 1 단계와 제 2 단계는, 공정의 특성상 한 번에 수행되지 못하고, 복수의 단계로 구분되어 각각 수행되었다.
마지막으로, 제 3 단계는, 상기 형성된 더미 다이 위에 반도체 칩을 형성하는 단계이다.
그러나, 실시 예에 따르면 상기 반도체 패키지 기판의 형성 공정 중에 형성한 절연 댐(160, 260, 360) 위에 상기 메모리 칩(400)을 부착한다.
이로 인해, 실시 예에 따른 패키지 시스템의 제조 공정은 크게 2단계로 구분되어 진행된다.
그 중 제 1 단계는, 상기 반도체 패키지 기판을 제조하는 단계이다. 이때, 상기 패키지 기판의 제조 단계에는 절연 댐(160, 260, 360)을 형성하는 단계를 포함한다.
그리고, 제 2 단계는 상기 형성한 절연 댐 위에 상기 메모리 칩(400)을 부착하는 단계이다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200, 300: 반도체 패키지 기판
110, 210, 310: 절연 기판
125, 225, 325: 회로 패턴
130, 230, 330: 보호층
145, 245, 345: 접착 부재
160, 260, 360: 절연 댐
110, 210, 310: 절연 기판
125, 225, 325: 회로 패턴
130, 230, 330: 보호층
145, 245, 345: 접착 부재
160, 260, 360: 절연 댐
Claims (25)
- 절연 기판;
상기 절연 기판 위에 형성된 회로 패턴;
상기 절연 기판 위에 형성되며, 상기 절연 기판 위에 형성된 회로 패턴을 덮는 보호층;
상기 보호층 위에 절연 물질로 형성되며, 상기 보호층의 표면 위로 돌출되어 있는 절연 댐을 포함하며,
상기 절연 댐은,
상기 보호층 상에 배치되는 도금층과,
상기 도금층 상에 배치되는 패드와,
상기 패드 상에 배치되는 절연층을 포함하고,
상기 도금층, 상기 패드 및 상기 절연층은,
상기 회로 패턴과 접촉하지 않으면서 상기 보호층 상에 배치되는
반도체 패키지 기판. - 제 1항에 있어서,
상기 절연 댐은,
상부 및 하부의 폭이 동일한 기둥 형상을 갖는
반도체 패키지 기판. - 제 1항에 있어서,
상기 절연층은,
SR(Solder Resist), 폴리이미드 필름 및 폴리이미드 수지 중 적어도 하나의 절연 물질을 포함하는
반도체 패키지 기판. - 제 1항에 있어서,
상기 절연 댐은,
상기 보호층 위에 일정 간격을 두고 복수 개 형성되는
반도체 패키지 기판. - 제 1항에 있어서,
상기 도금층의 하면은,
상기 보호층의 상면보다 높게 위치하는
반도체 패키지 기판. - 제 1항에 있어서,
상기 도금층의 폭, 상기 패드의 폭 및 상기 절연층의 폭은 서로 동일한
반도체 패키지 기판. - 절연 기판, 상기 절연 기판의 일면에 형성된 회로 패턴 및 상기 회로 패턴을 덮으며 상기 절연 기판 위에 형성된 보호층을 포함하는 반도체 패키지 기판과, 상기 반도체 패키지 기판에 부착되는 반도체 칩을 포함하는 패키지 시스템에 있어서,
상기 반도체 패키지 기판은,
상기 보호층 위에 일정 간격을 두고 복수 개 형성된 절연 댐을 포함하고,
상기 절연 댐은,
상기 보호층 상에 배치되는 도금층과,
상기 도금층 상에 배치되는 패드와,
상기 패드 상에 배치되는 절연층을 포함하고,
상기 반도체 칩은,
상기 복수 개 형성된 절연 댐에 의해 지지되어 상기 반도체 패키지 기판 위에 배치되며,
상기 도금층, 상기 패드 및 상기 절연층은,
상기 회로 패턴과 접촉하지 않으면서 상기 보호층 상에 배치되는
패키지 시스템. - 제 7항에 있어서,
상기 절연층은,
SR(Solder Resist), 폴리이미드 필름 및 폴리이미드 수지 중 적어도 하나의 절연 물질을 포함하는
패키지 시스템. - 제 7항에 있어서,
상기 도금층의 하면은,
상기 보호층의 상면보다 높게 위치하는
패키지 시스템. - 제 9항에 있어서,
상기 도금층의 폭, 상기 패드의 폭 및 상기 절연층의 폭은 서로 동일한
패키지 시스템. - 삭제
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