KR101222820B1

KR101222820B1 - 반도체 패키지 및 그 제조방법

Info

Publication number: KR101222820B1
Application number: KR1020110023510A
Authority: KR
Inventors: 김흥규
Original assignee: 삼성전기주식회사
Priority date: 2011-03-16
Filing date: 2011-03-16
Publication date: 2013-01-15
Also published as: KR20120105834A

Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 제1 범프 패드를 포함하는 제1 회로층이 양면에 형성된 코어 절연층; 상기 코어 절연층 상에 형성되어 상기 제1 범프 패드를 노출시키는 제1 오픈부와 비아 형성을 위한 제2 오픈부를 가지며, 상기 제1 회로층과의 층간 연결을 위한 비아 및 상기 비아 상에 형성된 제2 범프 패드를 포함하는 제2 회로층이 형성된 제1 절연층; 상기 제1 오픈부에 형성된 제1 범프; 및 상기 제1 범프 상에 형성된 제1 칩;을 포함하여, 절연층에 칩 실장을 위한 범프가 일부 매립되고, 칩이 실장되는 반도체 패키지 기판의 영역에 솔더레지스트가 제거된 구조로, 칩과 반도체 패키지 기판의 간극이 줄어든다는 효과를 기대할 수 있고, 이에 더해, 전체적인 PoP(Package on Package) 구조의 반도체 패키지의 전체적인 두께도 줄어든다는 효과를 기대할 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and manufacturing method of the same}

본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.

고성능 및 박형화의 기술적 요구에 부응하기 위해 반도체 패키지용 기판에 사용되는 재료, 표면처리, 구조 등이 발전하여 왔다.

최근 고성능 및 박형화의 요구에 부응하기 위해 PoP(Package on Package) 구조의 반도체 패키지가 사용되고 있으며, 일반적으로 메모리와 프로세서로 각각 구성된 두 개의 반도체가 사용되고 있다.

그러나, 제품의 고성능화 추세에 부응하기 위해 신호의 개수가 늘어나고, 파워 및 그라운드에 사용되는 입출력(I/O) 패드의 증가로 인해 새로운 구조의 반도체 패키지에 사용되는 기판이 요구되고 있는 상황이다.

즉, 전자기기의 성능 향상으로 인하여 기존과 동일 면적의 패키지 기판에 형성되어야 할 I/O 패드의 수가 늘어나고 전자기기의 박형화가 요구되기 때문에, 이에 부응하기 위해 반도체 패키지의 전체 두께를 줄여야 할 필요성이 점차 증가하고 있는 실정이다.

본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 PoP(Package on Package) 구조의 반도체 패키지의 전체적인 두께를 줄일 수 있도록 하는 반도체 패키지 및 그 제조방법을 제공하는 것이다.

본 발명의 다른 측면은 간단한 공정을 통해 반도체 패키지 기판에 범프를 형성할 수 있도록 하는 반도체 패키지 및 그 제조방법을 제공하는 것이다.

본 발명의 또 다른 측면은 미세 피치 범프를 구현할 수 있도록 하는 반도체 패키지 및 그 제조방법을 제공하는 것이다.

본 발명의 반도체 패키지는,

제1 범프 패드를 포함하는 제1 회로층이 양면에 형성된 코어 절연층;

상기 코어 절연층 상에 형성되어 상기 제1 범프 패드를 노출시키는 제1 오픈부와 접속 비아 형성을 위한 제2 오픈부를 가지며, 상기 제1 회로층과의 층간 연결을 위한 접속 비아 및 상기 접속 비아 상에 형성된 제2 범프 패드를 포함하는 제2 회로층이 형성된 제1 절연층;

상기 제1 오픈부에 형성된 제1 범프; 및

상기 제1 범프 상에 형성된 제1 칩;

을 포함하고,

상기 제2 범프 패드는 상기 제1 절연층 상에 형성된다.

여기에서, 상기 제1 범프는 상기 제1 절연층에 대해 두께 방향으로 일부가 매립되고 일부가 돌출된 구조를 갖는 것이 바람직하다.

또한, 상기 제1 절연층 상에 형성되어 상기 제1 범프 및 상기 제1 칩이 형성될 영역을 노출시키는 제3 오픈부를 갖는 제2 절연층;을 더 포함하는 것이 바람직하다.

또한, 상기 제2 절연층은 솔더레지스트층인 것이 바람직하다.

또한, 상기 제2 절연층은 상기 제2 범프 패드를 노출시키는 제4 오픈부를 더 포함하는 것이 바람직하다.

또한, 상기 제4 오픈부에 형성된 제2 범프;를 더 포함하는 것이 바람직하다.

또한, 상기 제2 범프 상에 형성된 제2 칩을 포함하는 패키지;를 더 포함하는 것이 바람직하다.

다른 본 발명의 반도체 패키지 제조 방법은,

양면에 제1 범프 패드를 포함하는 제1 회로층이 형성된 코어 절연층을 준비하는 단계;

상기 코어 절연층 상에 제1 절연층을 형성하고, 상기 제1 절연층에 제1 범프 형성을 위해 상기 제1 범프 패드가 노출되는 제1 오픈부와 접속 비아 형성을 위한 제2 오픈부를 형성하는 단계;

상기 제1 절연층 상에 상기 제1 회로층과의 층간 연결을 위한 접속 비아 및 상기 접속 비아 상에 형성된 제2 범프 패드를 포함하는 제2 회로층을 형성하는 단계;

상기 제1 오픈부에 도금을 수행하여 범프용 비아를 형성하는 단계;

상기 범프용 비아 상에 제1 칩에 형성된 솔더를 배치하는 단계; 및

상기 범프용 비아와 상기 솔더에 리플로우 공정을 수행하여 상기 제1 범프를 형성하는 단계;

를 포함하고,

상기 제2 범프 패드는 상기 제1 절연층 상에 형성된다.

여기에서, 상기 제2 오픈부를 형성하는 단계는,

상기 제1 회로층과 상기 제2 회로층의 층간 연결을 위한 접속 비아 형성을 위해 상기 제1 범프 패드가 노출되도록 제2 오픈부를 형성하는 단계인 것이 바람직하다.

또한, 상기 제2 회로층을 형성하는 단계는,

노출된 상기 제1 범프 패드를 포함하는 상기 제1 오픈부와 상기 제2 오픈부의 내벽 및 상기 제1 절연층 상에 시드층을 형성하는 단계;

상기 시드층 상에 상기 제2 오픈부에 대응되는 개구부를 갖는 도금 레지스트 패턴을 형성하는 단계;

상기 개구부에 도금을 통해서 충전하여 접속 비아 및 상기 접속 비아 상에 형성된 제2 범프 패드를 포함하는 제2 회로층을 형성하는 단계;

상기 도금 레지스트 패턴을 제거하는 단계; 및

상기 시드층을 제거하는 단계;

를 포함하는 것이 바람직하다.

또한, 상기 제2 회로층을 형성하는 단계에서,

상기 도금은 동도금인 것이 바람직하다.

또한, 상기 제2 회로층을 형성하는 단계 이후에,

상기 제2 회로층 상에 제2 절연층을 형성하고, 상기 제2 절연층에 상기 제1 범프 및 상기 제1 범프 상에 실장될 제1 칩이 형성될 영역을 노출시키는 제3 오픈부를 형성하는 단계;

를 더 포함하는 것이 바람직하다.

또한, 상기 제3 오픈부를 형성하는 단계 이후에,

상기 제2 절연층에 상기 제2 범프 패드를 노출시키는 제4 오픈부를 더 형성하고, 상기 제4 오픈부에 제2 범프를 형성하는 단계; 및

상기 제2 범프 상에 제2 칩을 포함하는 패키지를 형성하는 단계;

를 더 포함하는 것이 바람직하다.

또한, 상기 범프용 비아를 형성하는 단계에서,

상기 범프용 비아는 주석(Tin) 도금을 통해 형성되는 것이 바람직하다.

또한, 상기 주석 도금은 전해 도금인 것이 바람직하다.

또한, 상기 범프용 비아는 상기 제1 칩에 형성된 솔더와 서로 대응될 수 있도록 형성된 것이 바람직하다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

본 발명의 반도체 패키지 및 그 제조방법은, 절연층에 칩 실장을 위한 범프가 일부 매립되고, 칩이 실장되는 반도체 패키지 기판의 영역에 솔더레지스트가 제거된 구조로, 칩과 반도체 패키지 기판의 간극이 줄어든다는 효과를 기대할 수 있고, 이에 더해, PoP(Package on Package) 구조의 반도체 패키지의 전체적인 두께도 줄어든다는 효과를 기대할 수 있다.

또한, 본 발명은 반도체 패키지 기판에 형성된 오픈부에 주석(Tin) 도금을 수행하는 간단한 공정을 통해 칩 실장을 위한 범프를 형성할 수 있어, 제조 공정이 간단해지고, 제조 비용도 줄일 수 있다는 장점이 있다.

이에 더하여, 본 발명은 범프가 반도체 패키지 기판의 절연층에 일부 매립된 구조이기 때문에, 미세 피치의 범프 형성 시에도 범프끼리 연결되는 브릿지(Bridge) 불량을 미연에 방지할 수 있다는 효과가 있다.

도 1은 본 발명에 의한 반도체 패키지의 구성을 나타내는 단면도,
도 2는 본 발명에 의한 패키지 온 패키지 구조의 반도체 패키지를 나타내는 단면도,
도 3 내지 11은 본 발명에 의한 도 1의 반도체 패키지의 제조 방법을 설명하기 위한 공정 흐름도이다.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.

본 발명에서 사용되는 용어, "범프용 비아"는 범프 형성을 위해 형성된 비아를 의미하며, "접속 비아"는 층간 접속을 위한 비아를 의미하는 것으로 구분하여 사용하기로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.

반도체 패키지

도 1은 본 발명에 의한 반도체 패키지의 구성을 나타내는 단면도이고, 도 2는 본 발명에 의한 패키지 온 패키지 구조의 반도체 패키지를 나타내는 단면도이다.

이하, 도 1 내지 도 2를 참조하여 본 발명의 반도체 패키지를 설명하기로 한다.

도 1 및 도 2를 참조하면, 반도체 패키지(200)는 제1 범프 패드를 포함하는 제1 회로층(101a, 101b)이 양면에 형성된 코어 절연층(100), 상기 코어 절연층(100) 상에 형성되어 상기 제1 범프 패드를 노출시키는 제1 오픈부와 접속 비아 형성을 위한 제2 오픈부를 가지며, 상기 제1 회로층과의 층간 연결을 위한 접속 비아(106a, 106b) 및 상기 접속 비아(106a, 106b) 상에 형성된 제2 범프 패드를 포함하는 제2 회로층(107a, 107b)이 형성된 제1 절연층(102a, 102b), 상기 제1 오픈부에 형성된 제1 범프(112), 및 상기 제1 범프(112) 상에 형성된 제1 칩(110)을 포함하고, 상기 제2 범프 패드는 상기 제1 절연층(102a, 102b) 상에 형성된다.

상기 절연층(100, 102a, 102b)으로는 통상의 수지 절연재가 사용될 수 있다. 상기 수지 절연재로는 통상의 수지 기판 자재로서 공지된 FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.

바람직하게는, 제1 범프(112)는 상기 제1 절연층(102a)에 대해 두께 방향으로 일부가 매립되고 일부가 돌출된 구조를 갖을 수 있다.

도 1을 참조하면, 제1 범프(112)는 복수 개가 형성되어 제1 절연층(102a)에 일부가 매립된 구조로, 미세 피치 범프를 구현하여도 범프 간에 연결되는 브릿지(Bridge) 현상을 미연에 방지할 수 있다는 효과를 기대할 수 있다.

여기에서, 제1 범프(112)는 주석(Tin) 도금을 통해 형성된 비아와 제1 칩(110)에 부착된 솔더의 리플로우 공정으로 용융 및 접합되어 형성된 것으로, 이에 대한 상세한 설명은 후술하기로 한다.

상기 제1 회로층(101a, 101b)은 회로기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 구리를 사용하는 것이 전형적이다.

또한, 코어 절연층(100)에는 제1 범프 패드 이외에도 회로 패턴 및 솔더링 패드를 포함하는 제1 회로층이 구비될 수 있음은 물론이다.

바람직하게는, 반도체 패키지(200)는 제1 절연층(102a, 102b) 상에 형성되어 상기 제1 범프 및 상기 제1 칩이 형성될 영역을 노출시키는 제3 오픈부를 갖는 제2 절연층(108a, 108b)을 더 포함할 수 있다.

추가로, 제2 절연층(108a, 108b)은 제2 범프 패드를 노출시키는 제4 오픈부(도시하지 않음)를 더 포함할 수 있다.

여기에서, 제2 절연층은 솔더레지스트층일 수 있다.

상기 솔더레지스트층은 최외층의 외층 회로 패턴을 보호하는 보호층 기능을 하며, 전기적 절연을 위해 형성되는 것으로서, 최외층의 제2 회로층(107a, 107b)을 노출시키기 위해 오픈부(도시하지 않음)가 형성된다. 상기 솔더레지스트층은 당업계에 공지된 바에 따라, 예를 들어, 솔더레지스트 잉크, 솔더레지스트 필름 또는 캡슐화제 등으로 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다.

바람직하게는, 도 2에서 도시하는 바와 같이, 반도체 패키지(200)는 제4 오픈부(도시하지 않음)에 형성된 제2 범프(120) 및 제2 범프(120) 상에 형성된 제2 칩(301)을 포함하는 패키지(300)를 더 포함할 수 있다.

여기에서, 패키지(300)는 인쇄회로기판에 제2 칩(301)이 실장된 반도체 패키지를 의미하는 것이다.

도 2에서 도시하는 바와 같이, 접속 비아(106a)는 제1 회로층(101a, 101b) 상에 형성되며, 제1 칩(110)의 배치를 고려하여, 제1 범프(112)가 형성된 영역을 제외한 영역에 배치되는 것이 바람직하다. 예를 들어, 복수의 제1 범프(112)가 제1 칩(110)의 하부에 해당하는 반도체 패키지 기판의 중심부에 형성되는 경우, 제2 범프(120)는 중심부의 외측에 형성되며, 이를 위해 접속 비아(106a) 역시 외측에 형성되는 것이 바람직하다.

도 1 및 도 2에서 도시하는 바와 같이, 제1 칩(110)은 중앙처리장치(Central Processing Unit; CPU)와 같은 프로세서이고, 제2 칩(301)은 디램, 플래쉬 메모리, 롬(ROM)과 같은 메모리일 수 있으며, 이에 한정되는 것은 아니다.

한편, 반도체 패키지(200)는 도 1 및 도 2의 코어 절연층(100)의 하부와 같이 운용자의 필요에 따라 회로 패턴을 상부와 다르게 설계하거나, 다른 기판(예를 들어, 메인 보드)과의 접속을 위해 솔더볼(121)을 형성하는 것이 가능하다.

만약, 도 1 및 도 2에서 도시하는 바와 같이, 솔더볼(121)을 형성하는 경우, 솔더볼과 접촉되는 제2 회로층(107b)은 솔더링 패드를 의미한다.

반도체 패키지의 제조방법

도 3 내지 11은 본 발명에 의한 도 1의 반도체 패키지의 제조 방법을 설명하기 위한 공정 흐름도이다.

먼저, 도 3을 참조하면, 양면에 제1 범프 패드를 포함하는 제1 회로층(101a, 101b)이 형성된 코어 절연층(100)을 준비하고, 코어 절연층(100) 상에 제1 절연층(102a, 102b)을 형성하고, 제1 절연층(102a, 102b)에 제1 범프(112) 형성을 위해 제1 범프 패드가 노출되는 제1 오픈부(103a)와 비아 형성을 위한 제2 오픈부(103b)를 형성한다.

상기 절연층으로는 통상의 수지 절연재가 사용될 수 있다. 상기 수지 절연재로는 통상의 수지 기판 자재로서 공지된 FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.

상기 제1 오픈부(103a)를 형성할 때, 제1 범프(112)가 형성될 위치에 대응되는 제1 회로층(101a)의 제1 범프 패드가 노출되도록 제1 오픈부(103a)를 형성한다.

상기 제1 오픈부(103a) 및 제2 오픈부(103b)는 Yag 레이저와 같은 통상의 레이저 가공에 의해 수행될 수 있으며, 이에 한정되는 것은 아니다. 상기 레이저로 가공할 경우, 미세 피치의 오픈부 크기를 구현할 수 있기 때문에 미세 피치 범프 형성에 유리하다.

상기 제2 오픈부(103b)는 제1 회로층(101a, 101b)과 제2 회로층(107a, 107b)의 층간 연결을 위한 접속 비아(106a, 106b) 형성을 위해 제1 범프 패드가 노출되도록 형성하는 것이다.

다음, 도 4 내지 도 7에서 도시하는 바와 같이, 제1 절연층(102a) 상에 제1 회로층(101a, 101b)과의 층간 연결을 위한 접속 비아(106a, 106b) 및 접속 비아(106a, 106b) 상에 형성된 제2 범프 패드를 포함하는 제2 회로층(107a, 107b)을 형성한다.

이를 보다 상세히 설명하면, 도 4를 참조하면, 노출된 제1 범프 패드를 포함하는 제1 오픈부(103a)와 제2 오픈부(103b)의 내벽 및 제1 절연층(102a) 상에 시드층(104a)을 형성한다.

이때, 시드층은 무전해 도금층일 수 있다. 상기 무전해 도금은 화학동도금인 것이 바람직하나, 이에 한정되는 것은 아니다.

상술한 무전해 도금층은, 예를 들어 탈지(cleaner) 과정, 소프트 부식(soft etching) 과정, 예비 촉매처리(pre-catalyst)과정, 촉매 처리 과정, 활성화(accelerator) 과정, 무전해 도금 과정, 및 산화방지 처리과정을 포함하는 일반적인 촉매 석출 방식을 이용하여 형성된다. 공지의 기술인 촉매 석출 방식에 대한 상세한 설명은 생략하기로 한다.

다음, 도 5를 참조하면, 시드층(104a) 상에 제2 오픈부(103b)에 대응되는 개구부를 갖는 도금 레지스트 패턴(105)을 형성한다.

여기에서, 도금 레지스트 패턴(105)은 제2 범프 패드의 형성을 고려하여 개구부가 길이방향으로 제2 오픈부(103b) 보다 크도록 형성되는 것이 바람직하다.

또한, 도금 레지스트 패턴(105)으로는 드라이 필름(dry film) 또는 액상의 포지티브 포토 레지스트(P-LPR; positive liquid photo resist)와 같은 감광성 레지스트가 사용될 수 있으며, 감광성 레지스트를 시드층에 도포한 후, 회로형성영역에 해당하는 부분에 자외선을 노광하고, 노광된 부분을 현상액을 이용하여 제거함으로써 개구부를 형성할 수 있다.

다음, 도 6 및 도 7을 참조하면, 도금 레지스트 패턴(105)의 개구부에 도금을 통해서 충전하여 접속 비아(106a, 106b) 및 접속 비아(106a, 106b) 상에 형성된 제2 범프 패드를 포함하는 제2 회로층(107a, 107b)을 형성하고, 도금 레지스트 패턴(105) 및 그 하부의 시드층(104a)을 제거하여 시드층(104a, 104b) 및 접속 비아(106a, 106b)와 제2 범프 패드를 포함하는 제2 회로층(107a, 107b)을 형성한다.

이때, 도금 레지스트 패턴(105)의 개구부에 전해 도금공정을 수행하며, 상기 전해 도금은 동도금인 것이 바람직하나, 이에 한정되는 것은 아니다.

여기에서, 도금 레지스트 패턴(105)는 수산화나트륨(NaOH) 또는 수산화칼륨(KOH) 등의 박리액을 사용하여 제거되며, 시드층(104a, 104b)은 퀵 에칭(quick etching) 또는 플래시 에칭 등에 의해 제거된다.

상기 제2 범프 패드는 제1 절연층(102a, 102b) 상에 형성된 구조이다.

다음, 도 8을 참조하면, 제2 회로층(107a, 107b) 상에 제2 절연층(108a, 108b)을 형성하고, 제2 절연층(108a, 108b)에 제1 범프(112) 및 제1 범프 상에 실장될 제1 칩(110)이 형성될 영역을 노출시키는 제3 오픈부를 형성한다.

이때, 제2 절연층(108a, 108b)은 솔더레지스트층일 수 있다.

상기, 솔더레지스트층은 최외층 회로를 보호하는 보호층 기능을 하며, 전기적 절연을 위해 형성되는 것으로서, 이후 제2 범프(120) 형성을 위해 최외층의 제2 회로층(107a, 107b)을 노출시키는 오픈부(도시하지 않음)가 형성될 수 있다. 상기 솔더레지스트층은 당업계에 공지된 바에 따라, 예를 들어, 솔더레지스트 잉크, 솔더레지스트 필름 또는 캡슐화제 등으로 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다.

다음, 도 9를 참조하면, 제1 오픈부(103a)에 도금을 수행하여 범프용 비아(109)를 형성한다.

이때, 상기 범프용 비아는 주석(Tin) 도금을 수행함에 따라 형성된다. 또한, 주석 도금은 전해 도금을 수행하는 것이 바람직하다.

이를 보다 상세히 설명하면, 다수의 반도체 패키지 기판이 각각 분리되기 이전인 워크 패널(Workpanel)(도시하지 않음) 상태에서, 전기신호가 공급되는 워크 패널의 접점이 반도체 패키지 기판의 내층 패드에 해당하는 제1 회로층(101a)과 전기적으로 연결되면, 범프용 비아(109)의 하부에 형성된 제1 회로층(101a)을 통해 전기를 공급받아서, 전해 주석 도금을 수행하는 것이다.

상기 범프용 비아(109)는 제1 칩(110)에 형성된 솔더(111)와 서로 대응되도록 형성될 수 있다.

예를 들어, 범프용 비아(109)는 제1 칩(110)에 형성된 솔더(111)의 위치 및 개수에 대응되도록 형성되어, 제1 칩(110)을 제1 절연층(102a) 상에 배치할 때, 범프용 비아(109)와 솔더(111)가 도 1에서 도시하는 바와 같이 서로 대응되도록 하는 것이다.

다음, 도 10 및 11을 참조하면, 범프용 비아(109) 상에 제1 칩(110)에 형성된 솔더(111)를 배치한 후, 범프용 비아(109)와 솔더(111)에 리플로우 공정을 수행하여 용융 및 접합을 통해 제1 범프(112)를 형성한다.

한편, 도시하지 않았지만, 도 10의 제1 칩(110)에 형성된 솔더(111)를 배치하는 단계 이전에, 제1 칩(110)을 형성하고, 제1 칩(110)의 기판 실장면에 반도체 패키지 기판에 실장하기 위한 솔더(111)를 형성하는 공정을 수행한다.

이후, 도 2에서 도시하는 바와 같이, 제2 절연층(108a, 108b)에 제2 범프 패드를 노출시키는 제4 오픈부(도시하지 않음)를 더 형성하고, 제4 오픈부에 제2 범프(120)를 형성하며, 제2 범프(120) 상에 제2 칩(301)을 포함하는 패키지(300)를 형성할 수 있다.

상기 제1 칩(110)에 부착된 솔더(111)는 칩을 반도체 패키지 기판에 실장하기 위해 형성되는 구성으로, 이는 공지 기술에 해당하여 상세한 설명은 생략하기로 한다.

단, 본 발명에서 개시하는 반도체 패키지 기판에 제1 칩(110)을 실장하는 공정 중에 범프를 형성하기 위해서는 제1 칩(110)에 부착된 솔더(111) 이외에 별도의 솔더(반도체 패키지 기판의 비아 상의 솔더 범프)는 요구되지 않는다.

일반적으로, 칩을 반도체 패키지 기판에 실장하기 위해서 칩에 부착된 솔더와 반도체 패키지 기판에 부착된 솔더 범프를 서로 용융 접합한다.

그러나, 본 발명은 도 9 내지 도 11에서 도시하는 바와 같이, 제1 오픈부(103a)에 주석 도금을 수행하고, 이를 통해 형성된 범프용 비아(109)에 제1 칩(110)에 부착된 솔더(111)를 용융 및 접착하기 때문에, 반도체 패키지 기판 측에 솔더 범프를 형성하는 공정을 생략할 수 있고, 이로 인해 전체적인 반도체 패키지 제조 공정이 간단해 진다는 효과를 기대할 수 있다.

또한, 본 발명의 제1 범프(112)는 일부가 제1 절연층(102a)에 매립된 형태이기 때문에, 반도체 패키지 기판과 반도체 패키지 기판상에 실장되는 제1 칩(110) 사이의 간극이 줄어든다는 효과를 기대할 수 있으며, 이로 인해 전체적인 PoP(Package on Package) 패키지의 두께도 줄어드는 효과를 기대할 수 있다.

이에 더하여, 본 발명의 제1 범프(112)는 제1 절연층(102a)에 매립된 형태이기 때문에, 미세 피치 범프를 구현하여도 범프 간에 서로 연결되는 브릿지(Bridge) 현상을 미연에 방지할 수 있다는 효과를 기대할 수 있다.

한편, 반도체 패키지(200)는 도 3 내지 도 11의 코어 절연층(100)의 하부와 같이 운용자의 필요에 따라 회로 패턴을 상부와 다르게 설계하거나, 다른 기판(예를 들어, 메인 보드)과의 연결을 위해 솔더볼(121)을 형성하는 것이 가능하다.

만약, 도 1 및 도 2에서 도시하는 바와 같이, 솔더볼(121)을 형성하는 경우, 솔더볼과 접촉되는 제2 회로층(107b)은 솔더링 패드이다.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

100 : 코어 절연층 101a, 101b : 제1 회로층
102a, 102b : 제1 절연층 103a : 제1 오픈부
103b : 제2 오픈부 104a, 104b : 시드층
105: 도금 레지스트 패턴 106a, 106b : 접속 비아
107a, 107b : 제2 회로층 108a, 108b : 제2 절연층
109 : 범프용 비아 110 : 제1 칩
111 : 솔더 112 : 제1 범프
120 : 제2 범프 200, 300 : 반도체 패키지
301 : 제2 칩

Claims

제1 범프 패드를 포함하는 제1 회로층이 양면에 형성된 코어 절연층;
상기 코어 절연층 상에 형성되어 상기 제1 범프 패드를 노출시키는 제1 오픈부와 접속 비아 형성을 위한 제2 오픈부를 가지며, 상기 제1 회로층과의 층간 연결을 위한 접속 비아 및 상기 접속 비아 상에 형성된 제2 범프 패드를 포함하는 제2 회로층이 형성된 제1 절연층;
상기 제1 오픈부에 형성된 제1 범프; 및
상기 제1 범프 상에 형성된 제1 칩;
을 포함하고,
상기 제2 범프 패드는 상기 제1 절연층 상에 형성된 반도체 패키지.
제1항에 있어서,
상기 제1 범프는 상기 제1 절연층에 대해 두께 방향으로 일부가 매립되고 일부가 돌출된 구조를 갖는 반도체 패키지.
제1항에 있어서,
상기 제1 절연층 상에 형성되어 상기 제1 범프 및 상기 제1 칩이 형성될 영역을 노출시키는 제3 오픈부를 갖는 제2 절연층;
을 더 포함하는 반도체 패키지.
제3항에 있어서,
상기 제2 절연층은 솔더레지스트층인 반도체 패키지.
제3항에 있어서,
상기 제2 절연층은 상기 제2 범프 패드를 노출시키는 제4 오픈부를 더 포함하는 반도체 패키지.
제5항에 있어서,
상기 제4 오픈부에 형성된 제2 범프;
를 더 포함하는 반도체 패키지.
제6항에 있어서,
상기 제2 범프 상에 형성된 제2 칩을 포함하는 패키지;
를 더 포함하는 반도체 패키지.
양면에 제1 범프 패드를 포함하는 제1 회로층이 형성된 코어 절연층을 준비하는 단계;
상기 코어 절연층 상에 제1 절연층을 형성하고, 상기 제1 절연층에 제1 범프 형성을 위해 상기 제1 범프 패드가 노출되는 제1 오픈부와 접속 비아 형성을 위한 제2 오픈부를 형성하는 단계;
상기 제1 절연층 상에 상기 제1 회로층과의 층간 연결을 위한 접속 비아 및 상기 접속 비아 상에 형성된 제2 범프 패드를 포함하는 제2 회로층을 형성하는 단계;
상기 제1 오픈부에 도금을 수행하여 범프용 비아를 형성하는 단계;
상기 범프용 비아 상에 제1 칩에 형성된 솔더를 배치하는 단계; 및
상기 범프용 비아와 상기 솔더에 리플로우 공정을 수행하여 상기 제1 범프를 형성하는 단계;
를 포함하고,
상기 제2 범프 패드는 상기 제1 절연층 상에 형성되는 반도체 패키지 제조 방법.
제8항에 있어서,
상기 제2 오픈부를 형성하는 단계는,
상기 제1 회로층과 상기 제2 회로층의 층간 연결을 위한 접속 비아 형성을 위해 상기 제1 범프 패드가 노출되도록 제2 오픈부를 형성하는 단계인 반도체 패키지 제조 방법.
제9항에 있어서,
상기 제2 회로층을 형성하는 단계는,
노출된 상기 제1 범프 패드를 포함하는 상기 제1 오픈부와 상기 제2 오픈부의 내벽 및 상기 제1 절연층 상에 시드층을 형성하는 단계;
상기 시드층 상에 상기 제2 오픈부에 대응되는 개구부를 갖는 도금 레지스트 패턴을 형성하는 단계;
상기 개구부에 도금을 통해서 충전하여 접속 비아 및 상기 접속 비아 상에 형성된 제2 범프 패드를 포함하는 제2 회로층을 형성하는 단계;
상기 도금 레지스트 패턴을 제거하는 단계; 및
상기 시드층을 제거하는 단계;
를 포함하는 반도체 패키지 제조 방법.
제10항에 있어서,
상기 제2 회로층을 형성하는 단계에서,
상기 도금은 동도금인 반도체 패키지 제조 방법.
제8항에 있어서,
상기 제2 회로층을 형성하는 단계 이후에,
상기 제2 회로층 상에 제2 절연층을 형성하고, 상기 제2 절연층에 상기 제1 범프 및 상기 제1 범프 상에 실장될 제1 칩이 형성될 영역을 노출시키는 제3 오픈부를 형성하는 단계;
를 더 포함하는 반도체 패키지 제조 방법.
제12항에 있어서,
상기 제3 오픈부를 형성하는 단계 이후에,
상기 제2 절연층에 상기 제2 범프 패드를 노출시키는 제4 오픈부를 더 형성하고, 상기 제4 오픈부에 제2 범프를 형성하는 단계; 및
상기 제2 범프 상에 제2 칩을 포함하는 패키지를 형성하는 단계;
를 더 포함하는 반도체 패키지 제조 방법.
제8항에 있어서,
상기 범프용 비아를 형성하는 단계에서,
상기 범프용 비아는 주석(Tin) 도금을 통해 형성되는 반도체 패키지 제조 방법.
제14항에 있어서,
상기 주석 도금은 전해 도금인 반도체 패키지 제조 방법.
제8항에 있어서,
상기 범프용 비아는 상기 제1 칩에 형성된 솔더와 서로 대응될 수 있도록 형성된 반도체 패키지 제조 방법.