JPH0936549A - ベアチップ実装用プリント基板 - Google Patents

ベアチップ実装用プリント基板

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JPH0936549A
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Abstract

(57)【要約】 【課題】 ベアチップ部品実装用の凹部をフォトエッチ
ングにより形成することにより、凹部を簡易かつ確実に
形成でき、製品精度が高く、凹部の上方にも自由にパッ
ケージ部品を追加実装することができるベアチップ実装
用プリント基板を提供すること。 【解決手段】 基材となるプリント基板１０の片面又は
両面に、配線回路導体層１２と絶縁層とを交互に任意の
層だけ積層するとともに、当該プリント基板１０の表面
上に、ベアチップ部品１が実装，封止できる上方に開口
した凹部１３を形成したベアチップ実装用の多層プリン
ト基板であって、絶縁層１１の少なくとも最上層を感光
性樹脂により形成するとともに、当該感光性樹脂からな
る絶縁層１１にフォトエッチングを施すことにより、ベ
アチップ部品１用の凹部１３を形成した構成としてあ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多層プリント基板
の表面上にベアチップ部品が実装，封止できる凹部を形
成したベアチップ実装用の多層プリント基板に関し、特
に、ベアチップ部品実装用の凹部をフォトエッチングに
より形成したベアチップ実装用プリント基板に関する。
【０００２】
【従来の技術】基板の片面（又は両面）に配線回路導体
層と絶縁層とを交互に積み重ねて多層を形成した多層式
のプリント基板は、部品の高密度な表面実装が可能で、
電子機器の小型化，軽量化に対応できるため、これま
で、各種電子，電気機器の分野で広く用いられてきてお
り、装置の小型化，薄型化に貢献してきた。
【０００３】しかし、近年、電子機器等のさらなる軽薄
短小化の要望が高まる一方、高性能化に伴うパッケージ
ＬＳＩの大型化が進展し、これまでの多層プリント基板
による表面実装技術では、最近の超小型，薄型化した機
器に対応しきれなくなってきている。
【０００４】そこで、最近では、ＬＳＩのパッケージを
省略したベアチップ部品を、プリント基板の表面に形成
した凹部に直接実装，封止する、いわゆるベアチップ実
装，ＣＯＢと呼ばれる技術が提案されている。
【０００５】ここで、図４，図５及び図６を参照して、
従来のベアチップ実装用の多層プリント基板について説
明する。図４は、従来のベアチップ実装用プリント基板
のうち、ベアチップ部品の実装される凹部が最上層の絶
縁層のみに形成されている場合（以下、「単層式」とい
う。）であり、図５は、凹部が少なくとも最上層の絶縁
層とその下層の絶縁層にわたって形成されている場合
（以下、「多層式」という。）を示している。また、図
６は、凹部を形成していないプリント基板にベアチップ
実装した場合を示している。
【０００６】これらの図に示すように、ベアチップ実装
用プリント基板は、絶縁層１１と配線回路導体層１２を
交互に積み重ねて任意の多層を形成したプリント基板１
０であって、絶縁層１２のうち少なくとも最上層（図４
では最上層のみ、図５では最上層及びその下層）に、ル
ーターなどによる機械的切削加工によって凹部１３を形
成してある。
【０００７】そして、この凹部１３にベアチップ部品１
を配設して接着剤２により固定するとともに、プリント
基板１０の配線回路導体１２とベアチップ部品１とをワ
イヤ３によりワイヤボンディングして接続し、最後に、
凹部１３の周辺に流れ止め枠１４を設けて封止樹脂４に
よりベアチップ部品１を封止して実装してある。なお、
図５に示すように、凹部１３を多層式とした場合には、
凹部１３自体が封止樹脂１４の流れ止めとなるので、流
れ止め枠１４は設けていない。
【０００８】このようなベアチップ実装によれば、これ
までプリント基板に表面実装されていたチップ部品の厚
さの分だけ薄型化を図ることができ（図６参照）、電子
機器等の小型，薄型化の要請に応えることができる。ま
た、図５に示すように、凹部を多層式にすると、封止樹
脂４をプリント基板１０と同一平面にすることができる
ので、さらに、ベアチップ部品１を封止した凹部１３を
跨いだ状態でパッケージＬＳＩ２０を表面実装すること
もでき、部品の実装効率をより高めることが可能となっ
ている。
【０００９】この種のベアチップ実装の技術としては、
これまで、特開昭６０−１００４５４号，特開昭６１−
６４１８７号，特開昭６４−５７６５３号，特開平１−
２５８４４６号，特開平３−２０８３９１号，特開平４
−３５９４６２号，特開平７−３００５９号等の各種公
報において多数提案されている。
【００１０】
【発明が解決しようとする課題】しかしながら、これら
各公報に記載されている従来のベアチップ実装の技術
は、いずれも、プリント基板への凹部の形成をルーター
などによる機械的切削加工により行なっていた。このた
め、特に図５に示した多層式の凹部の場合、ベアチップ
部品を接続するプリント基板の内層の配線回路導体につ
いても機械的に削り出さなければならなかった。
【００１１】一般に、多層プリント基板に配線される配
線回路導体は、厚さ数十ミクロンの銅箔等が用いられて
いる。このため、ルーターなどによる機械的切削では積
層厚みのばらつきや、切削ツールの精密制御の問題等に
より、プリント基板の精度，歩留まりがきわめて悪く、
結果として非常にコストの高いプリント基板となってし
まっていた。
【００１２】一方、図４に示したような単層式の凹部に
実装したベアチップ部品を封止した場合には、配線回路
導体の削り出しによる問題は生じないが、封止するため
の絶縁性樹脂が基板面より高く盛り上がってはみだして
しまうため、凹部の上方にパッケージ部品を追加実装し
た場合、封止部とパッケージ部品が干渉してしまうとい
う事態が生じた。
【００１３】この場合、凹部をさらに深く切削すること
により、封止部とパッケージ部品の接触を回避すること
もできるが、そうすると、多層式の凹部と同様、削り出
しによる製品精度の悪化という問題が生じてしてしま
う。従って、単層式の凹部の場合、パッケージ部品を追
加実装するためには、最上層の絶縁層を厚くするしかな
く、プリント基板の薄型化をかえって阻害するという問
題があった。
【００１４】なお、これまで、特開昭６２−２９１０９
５号，１−１８４９９７号，３−３２９７号，３−３２
９８号，５−１０２６６９号，５−３３５７４４号等の
各公報において、多層プリント基板の製造に関する技術
が提案されているが、これらはいずれもプリント基板自
体の製造に関するもので、ベアチップ実装用プリント基
板の凹部の形成に関する技術思想は、開示されていな
い。
【００１５】本発明は、このような従来の技術が有する
問題を解決するために提案されたものであり、多層プリ
ント基板の表面上にベアチップ部品が実装，封止できる
凹部を形成したベアチップ実装用の多層プリント基板に
おいて、ベアチップ部品実装用の凹部をフォトエッチン
グにより形成することにより、凹部を簡易かつ確実に形
成でき、製品精度が高く、凹部の上方にも自由にパッケ
ージ部品を追加実装することができるベアチップ実装用
プリント基板の提供を目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
本発明の請求項１記載のベアチップ実装用プリント基板
は、基材となるプリント基板の片面又は両面に、配線回
路導体層と絶縁層とを交互に任意の層だけ積層するとと
もに、当該プリント基板の表面上に、ベアチップ部品が
実装，封止できる上方に開口した凹部を形成したベアチ
ップ実装用の多層プリント基板であって、前記絶縁層の
少なくとも最上層を感光性樹脂により形成するととも
に、当該感光性樹脂からなる前記絶縁層にフォトエッチ
ングを施すことにより、前記ベアチップ部品用の凹部を
形成した構成としてある。
【００１７】このような構成からなる本発明のベアチッ
プ実装用プリント基板によれば、ベアチップ部品実装用
の凹部をフォトエッチングにより形成するので、凹部の
形成，内層配線回路導体の露出が簡単かつ確実に行な
え、プリント基板の製品精度がきわめて高く、歩留まり
の良いプリント基板が得られる。
【００１８】また、請求項２記載のベアチップ実装用プ
リント基板は、前記感光性樹脂からなる絶縁層が、前記
プリント基板の表面層から複数積層され、前記凹部が、
当該複数の絶縁層にわたって形成された構成としてあ
り、また、請求項３記載のベアチップ実装用プリント基
板は、前記凹部が、少なくとも実装される前記ベアチッ
プ部品の高さより深い構成としてある。
【００１９】また、請求項４記載のベアチップ実装用プ
リント基板は、前記複数の絶縁層のうち、少なくとも上
層が下層より広く開口することにより、前記凹部が段部
を構成する構成としてあり、さらに、請求項５記載のベ
アチップ実装用プリント基板は、前記下層の絶縁層の上
面に、前記配線回路導体が露出した構成としてある。
【００２０】このような構成からなる本発明のベアチッ
プ実装用プリント基板によれば、フォトエッチングによ
り形成した凹部を多層式で、かつ、段部を有する構成と
することができるので、封止のための絶縁性樹脂をプリ
ント基板と同一面とすることができ、ベアチップ部品の
封止部分と干渉することなく、凹部の上方にパッケージ
部品を追加実装することができる。
【００２１】
【発明の実施の形態】以下、本発明のベアチップ実装用
プリント基板の一実施形態について、図面を参照して説
明する。なお、本発明のベアチップ実装用プリント基板
は、従来のベアチップ実装用プリント基板において機械
的加工により行なっていた凹部の形成を、フォトエッチ
ングにより行なうことを特徴としており、その他の点に
ついては従来のプリント基板と同様である。従って、図
４，図５，図６で示した従来のベアチップ実装用プリン
ト基板と同様の部分については、図中同一符号を付して
説明する。
【００２２】［第一の実施形態］まず、本発明のベアチ
ップ実装用プリント基板の第一の実施形態について説明
する。図１は、本発明のベアチップ実装用プリント基板
の第一の実施形態を示しており、（ａ）は要部断面正面
図、（ｂ）は（ａ）の要部拡大図である。
【００２３】これらの図に示すように、本実施の形態の
ベアチップ実装用プリント基板１０は、基材となるガラ
スエポキシ積層板などの合成樹脂系の硬質性基板１０ａ
の片面又は両面に、絶縁層１１と配線回路導体層１２を
交互に任意の層だけ積層した多層プリント基板であり、
図１（ａ）に示す本実施形態のプリント基板１０は、両
面積層の場合である。そして、このプリント基板１０を
構成する絶縁層１１のうち、少なくとも最上層に凹部１
３が形成してあり、本実施の形態においては、図１に示
すように、最上層１１ａ及びその下層１１ｂの二層にわ
たって凹部１３を形成してある。また、この凹部１３
は、少なくとも実装されるベアチップ部品１の高さより
深くなるように形成してある。
【００２４】この凹部１３は、フォトエッチングにより
形成されている。すなわち、本実施の形態におけるプリ
ント基板１０は、凹部１３を形成する絶縁層１１（１１
ａ，１１ｂ）を感光性樹脂により形成してあり、この感
光性樹脂にフォトエッチングを施すことにより凹部１３
を形成してある。ここで、本実施の形態のプリント基板
１０は、少なくとも凹部１３を形成する上層の絶縁層１
１のみを感光性樹脂により形成すればよいが、これを、
その他の絶縁層１１の全部又は一部についても感光性樹
脂により形成することもできる。
【００２５】一般に、多層プリント基板は、絶縁層と配
線回路導体とを複数積層して加熱プレスにより一体化
し、その後ツイストドリルを用いてスルーホールを形成
することにより製作されているが、絶縁層を感光性樹脂
により形成するとともに、フォトエッチング法を用いる
ことにより、より高密度，高精度の多層プリント基板を
形成することができる。
【００２６】ここで、感光性樹脂及びフォトエッチング
を用いた本実施の形態のプリント基板１０及び凹部１３
の製造方法について説明する。 まず、基材となるガラスエポキシ積層板などの合成樹
脂系の硬質性基板１０ａの全面に、銅箔等の金属箔を接
着した積層基板に、フォトエッチングを施して不要な銅
箔を溶解除去して配線回路導体１２を形成する。 つぎに、この配線回路導体１２を形成した基板面の全
体に絶縁層１１として紫外線硬化型エポキシ樹脂等の感
光性樹脂を被覆し、この感光性樹脂からなる絶縁層１１
に、フォトエッチングにより微小径のスルーホール（ビ
アホール）を形成する。 その後、絶縁層１１を粗面化し、その絶縁層１１の表
面を活性化処理した後、無電解銅メッキ又は電解銅メッ
キ法を併用して金属化するとともに、フォトエッチング
によって配線回路導体１２を形成する。 そして、スルーホールを導通化して上下層の配線回路
導体１２を電気的に接続する。 以上の手順を繰り返すことにより、任意の多層を形成し
たプリント基板１０を製造することができる。 最後に、プリント基板１０の最上層（又はその下層）
の絶縁層１１にフォトエッチングを施して絶縁層１１の
一部を除去し、所望の凹部１３を形成する。このとき、
凹部１３の底面には、絶縁層１１が除去されたことによ
り、当該絶縁層１１の下層に積層されている配線回路導
体１２が露出する。
【００２７】このような方法によりプリント基板１０及
び凹部１３を形成することにより、従来機械的切削加工
により行なっていた、絶縁層１１及び配線回路導体１２
の削り出し作業が一切不要となり、フォトエッチングに
より、簡易かつ高精度に凹部１３の形成が行なえる。こ
れにより、従来問題となっていたプリント基板１０の製
品精度を向上させることができ、歩留まりのよいプリン
ト基板１０を製造することができる。
【００２８】そして、このようにして形成した凹部１３
に、従来と同様、ベアチップ部品１を配設して接着剤２
により固定するとともに、凹部１３の底面に露出してい
る配線回路導体１２とベアチップ部品１とを、ワイヤ３
によりワイヤボンディングして接続する。最後に、凹部
１３が樹脂の流れ止めとなっているので、ベアチップ部
品３を封止樹脂４により封止し、これにより実装が完成
する。
【００２９】なお、凹部１３の形状としては図１に示す
ような無段形状とすることもできるが、これ以外にも、
フォトエッチングにより絶縁層１１を自由に除去するこ
とで、任意の形状とすることができる。例えば、図２に
示すように、凹部１３が形成された複数の絶縁層１１の
うち、上層の絶縁層１１ｂを下層の絶縁層１１ａより広
く除去することにより、凹部１３に段部を形成すること
ができる。
【００３０】このとき、形成した段部、すなわち、下層
の絶縁層１１ａの上面に、配線回路導体１２を露出させ
ることで、この配線回路導体１２にワイヤ３をワイヤボ
ンディングすることもできる。このようにすると、凹部
１３の底面の配線回路導体１２にワイヤボンディングす
る場合に比べて、ワイヤ３の引き回し作業が容易となる
という効果がある。
【００３１】このように、本実施の形態のベアチップ実
装用プリント基板によれば、ベアチップ部品１を実装す
る凹部１３をフォトエッチングにより形成するので、凹
部１３の形成，内層の配線回路導体１２の露出が簡単か
つ確実に行なえ、プリント基板１０の製品精度がきわめ
て高く、歩留まりの良いプリント基板が得られる。
【００３２】［第二の実施形態］次に、本発明のベアチ
ップ実装用プリント基板の第二の実施形態について、図
３を参照して説明する。図３は、本発明のベアチップ実
装用プリント基板の第二の実施形態を示す要部断面正面
図である。
【００３３】同図に示すように、本実施の形態の上述し
た第一の実施形態の変形実施の場合である。すなわち、
本実施の形態では、第一の実施形態におけるプリント基
板１０の凹部１３に実装されたベアチップ部品１の封止
樹脂４が、プリント基板１０の同一平面になるようにし
てあり、さらに、この封止された凹部１３を跨いだ状態
で、パッケージＬＳＩ２０がプリント基板１０に表面実
装してある。
【００３４】本発明のプリント基板１０では、フォトエ
ッチングにより凹部１３を形成しているので、凹部１３
を、封止部分がプリント基板１０から盛り上がらないよ
うにある程度深く形成することも容易であり、これによ
って、図３に示すよう封止樹脂４がプリント基板１０と
同一平面となるようにすることができる。これにより、
従来は困難であった、パッケージＬＳＩ２０の追加実装
も簡単に行なえるようにしたものである。
【００３５】このようなに、本実施の形態のベアチップ
実装用プリント基板によれば、フォトエッチングによ
り、凹部を多層式で、また、段部を有する形状に構成す
ることができるので、封止樹脂４をプリント基板１０と
同一面とすることができ、パッケージＬＳＩ２０の底面
が封止部分と干渉することもなく、凹部１３の上方に、
自由にパッケージ部品等を追加実装することができる。
【００３６】
【発明の効果】以上説明したように本発明のベアチップ
実装用プリント基板によれば、多層プリント基板の表面
上にベアチップ部品が実装，封止できる凹部を形成した
ベアチップ実装用の多層プリント基板において、ベアチ
ップ部品実装用の凹部をフォトエッチングにより形成す
ることにより、凹部を簡易かつ確実に形成でき、製品精
度が高く、凹部の上方にも自由にパッケージ部品を追加
実装することができる。
【図面の簡単な説明】
【図１】本発明のベアチップ実装用プリント基板の第一
の実施形態を示しており、（ａ）は要部断面正面図、
（ｂ）は（ａ）の要部拡大図である。
【図２】図１に示すベアチップ実装用プリント基板の変
形実施形態を示す要部断面正面図である。
【図３】本発明のベアチップ実装用プリント基板の第二
の実施形態を示す要部断面正面図である。
【図４】従来のベアチップ実装用プリント基板を示す要
部断面正面図である。
【図５】従来のベアチップ実装用プリント基板を示す要
部断面正面図である。
【図６】従来のベアチップ実装用プリント基板を示す要
部断面正面図である。
【符号の説明】
１…ベアチップ部品 ２…接着剤 ３…ワイヤ ４…封止樹脂 １０…プリント基板 １１…絶縁層 １２…配線回路導体 １３…凹部 １４…流れ止め枠 ２０…パッケージＬＳＩ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 基材となるプリント基板の片面又は両面
    に、配線回路導体層と絶縁層とを交互に任意の層だけ積
    層するとともに、当該プリント基板の表面上に、ベアチ
    ップ部品が実装，封止できる上方に開口した凹部を形成
    したベアチップ実装用の多層プリント基板であって、 前記絶縁層の少なくとも最上層を感光性樹脂により形成
    するとともに、 当該感光性樹脂からなる前記絶縁層にフォトエッチング
    を施すことにより、前記ベアチップ部品用の凹部を形成
    したことを特徴とするベアチップ実装用プリント基板。
  2. 【請求項２】 前記感光性樹脂からなる絶縁層が、前記
    プリント基板の表面層から複数積層され、 前記凹部が、当該複数の絶縁層にわたって形成された請
    求項１又は記載のベアチップ実装用プリント基板。
  3. 【請求項３】 前記凹部が、少なくとも実装される前記
    ベアチップ部品の高さより深い請求項１又は２記載のベ
    アチップ実装用プリント基板。
  4. 【請求項４】 前記複数の絶縁層のうち、少なくとも上
    層が下層より広く開口することにより、前記凹部が段部
    を構成する請求項２又は３記載のベアチップ実装用プリ
    ント基板。
  5. 【請求項５】 前記下層の絶縁層の上面に、前記配線回
    路導体が露出した請求項４記載のベアチップ実装用プリ
    ント基板。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6101098A (en) * 1998-02-17 2000-08-08 Nec Corporation Structure and method for mounting an electric part
JP2007221110A (ja) * 2006-02-16 2007-08-30 Samsung Electro-Mechanics Co Ltd キャビティの形成された基板製造方法
CN111689461A (zh) * 2019-12-30 2020-09-22 浙江集迈科微电子有限公司 一种嵌入式微系统模组中的芯片切割误差的协调方法

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5943216A (en) * 1997-06-03 1999-08-24 Photo Opto Electronic Technologies Apparatus for providing a two-sided, cavity, inverted-mounted component circuit board
US5963429A (en) * 1997-08-20 1999-10-05 Sulzer Intermedics Inc. Printed circuit substrate with cavities for encapsulating integrated circuits
US6043987A (en) * 1997-08-25 2000-03-28 Compaq Computer Corporation Printed circuit board having a well structure accommodating one or more capacitor components
US5919329A (en) * 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
US5930604A (en) * 1998-02-02 1999-07-27 Delco Electronics Corporation Encapsulation method for fine-pitch chip-on-board
US6065980A (en) * 1998-06-29 2000-05-23 Cisco Technology, Inc. Grounding a PCB to an enclosure sub-assembly using a grounding spring
US6154371A (en) * 1998-09-30 2000-11-28 Cisco Technology, Inc. Printed circuit board assembly and method
JP3792445B2 (ja) * 1999-03-30 2006-07-05 日本特殊陶業株式会社 コンデンサ付属配線基板
US6325552B1 (en) 2000-02-14 2001-12-04 Cisco Technology, Inc. Solderless optical transceiver interconnect
US6480395B1 (en) * 2000-05-25 2002-11-12 Hewlett-Packard Company Device and method for interstitial components in a printed circuit board
KR20020000012A (ko) * 2000-06-20 2002-01-04 윤종용 슬릿이 형성된 칩 스케일 패키지 제조 방법
US6475830B1 (en) 2000-07-19 2002-11-05 Cisco Technology, Inc. Flip chip and packaged memory module
US6445591B1 (en) * 2000-08-10 2002-09-03 Nortel Networks Limited Multilayer circuit board
KR100600176B1 (ko) * 2000-09-19 2006-07-12 앰코 테크놀로지 코리아 주식회사 반도체패키지
GB2370421A (en) * 2000-12-22 2002-06-26 Ubinetics Printed circuit board with recessed component
JP3890947B2 (ja) * 2001-10-17 2007-03-07 松下電器産業株式会社 高周波半導体装置
US6506633B1 (en) * 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of fabricating a multi-chip module package
JP3951779B2 (ja) * 2002-04-10 2007-08-01 株式会社デンソー プリント回路板およびその製造方法
TWI239083B (en) * 2004-02-26 2005-09-01 Advanced Semiconductor Eng Chip package structure
US7253502B2 (en) * 2004-07-28 2007-08-07 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal organic memory device, electrical assembly utilizing same, and information handling system utilizing same
US7045897B2 (en) * 2004-07-28 2006-05-16 Endicott Interconnect Technologies, Inc. Electrical assembly with internal memory circuitized substrate having electronic components positioned thereon, method of making same, and information handling system utilizing same
JP4252019B2 (ja) * 2004-09-01 2009-04-08 三洋電機株式会社 回路装置およびその製造方法
US7317250B2 (en) * 2004-09-30 2008-01-08 Kingston Technology Corporation High density memory card assembly
US20060141666A1 (en) * 2004-12-29 2006-06-29 Infineon Technologies Ag Method for producing a module including an integrated circuit on a substrate and an integrated module manufactured thereby
US7384856B2 (en) * 2005-01-10 2008-06-10 Endicott Interconnect Technologies, Inc. Method of making an internal capacitive substrate for use in a circuitized substrate and method of making said circuitized substrate
US7449381B2 (en) * 2005-07-05 2008-11-11 Endicott Interconect Technologies, Inc. Method of making a capacitive substrate for use as part of a larger circuitized substrate, method of making said circuitized substrate and method of making an information handling system including said circuitized substrate
US7235745B2 (en) * 2005-01-10 2007-06-26 Endicott Interconnect Technologies, Inc. Resistor material with metal component for use in circuitized substrates, circuitized substrate utilizing same, method of making said ciruitized substrate, and information handling system utilizing said ciruitized substrate
US7687724B2 (en) 2005-01-10 2010-03-30 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal resistor, method of making said circuitized substrate, and electrical assembly utilizing said circuitized substrate
US7541265B2 (en) * 2005-01-10 2009-06-02 Endicott Interconnect Technologies, Inc. Capacitor material for use in circuitized substrates, circuitized substrate utilizing same, method of making said circuitized substrate, and information handling system utilizing said circuitized substrate
US7025607B1 (en) 2005-01-10 2006-04-11 Endicott Interconnect Technologies, Inc. Capacitor material with metal component for use in circuitized substrates, circuitized substrate utilizing same, method of making said circuitized substrate, and information handling system utilizing said circuitized substrate
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
WO2007002324A2 (en) 2005-06-24 2007-01-04 Metaram, Inc. An integrated memory core and memory interface circuit
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US7429510B2 (en) * 2005-07-05 2008-09-30 Endicott Interconnect Technologies, Inc. Method of making a capacitive substrate using photoimageable dielectric for use as part of a larger circuitized substrate, method of making said circuitized substrate and method of making an information handling system including said circuitized substrate
GB2444663B (en) 2005-09-02 2011-12-07 Metaram Inc Methods and apparatus of stacking drams
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US9713258B2 (en) 2006-04-27 2017-07-18 International Business Machines Corporation Integrated circuit chip packaging
US7897877B2 (en) * 2006-05-23 2011-03-01 Endicott Interconnect Technologies, Inc. Capacitive substrate
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US7800916B2 (en) 2007-04-09 2010-09-21 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal stacked semiconductor chips, method of making same, electrical assembly utilizing same and information handling system utilizing same
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US8017451B2 (en) 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
US8273603B2 (en) * 2008-04-04 2012-09-25 The Charles Stark Draper Laboratory, Inc. Interposers, electronic modules, and methods for forming the same
EP2441007A1 (en) 2009-06-09 2012-04-18 Google, Inc. Programming of dimm termination resistance values
US20170063381A1 (en) * 2015-08-28 2017-03-02 Higher Ground Llc Oscillator protection
KR20170033191A (ko) * 2015-09-16 2017-03-24 삼성전기주식회사 인쇄회로기판 및 그 제조 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60100454A (ja) * 1983-11-05 1985-06-04 Matsushita Electric Works Ltd プリント配線板の製法
JPS60116191A (ja) * 1983-11-29 1985-06-22 イビデン株式会社 電子部品搭載用基板の製造方法
US4484979A (en) * 1984-04-16 1984-11-27 At&T Bell Laboratories Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer
JPS6164187A (ja) * 1984-09-06 1986-04-02 松下電器産業株式会社 電子回路装置の製造方法
US4729061A (en) * 1985-04-29 1988-03-01 Advanced Micro Devices, Inc. Chip on board package for integrated circuit devices using printed circuit boards and means for conveying the heat to the opposite side of the package from the chip mounting side to permit the heat to dissipate therefrom
JPS62291095A (ja) * 1986-06-10 1987-12-17 日立化成工業株式会社 配線板の製造方法
US4993148A (en) * 1987-05-19 1991-02-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a circuit board
JPH0632386B2 (ja) * 1988-01-19 1994-04-27 イビデン株式会社 多層プリント配線板及びその製造方法
JPH01258446A (ja) * 1988-04-08 1989-10-16 Nec Corp 混成集積回路の多層厚膜基板
JP3069356B2 (ja) * 1989-05-31 2000-07-24 イビデン株式会社 多層プリント配線板およびその製造方法
JP2776886B2 (ja) * 1989-05-31 1998-07-16 イビデン株式会社 多層プリント配線板およびその製造方法
JP2980629B2 (ja) * 1990-01-10 1999-11-22 ティーディーケイ株式会社 混成集積回路部品の構造
JP2799472B2 (ja) * 1990-05-31 1998-09-17 イビデン株式会社 電子部品搭載用基板
JPH04359462A (ja) * 1991-06-05 1992-12-11 Toyota Motor Corp 混成集積回路装置
JP2857270B2 (ja) * 1991-08-09 1999-02-17 イビデン株式会社 多層プリント配線板の製造方法
JPH05335744A (ja) * 1992-05-29 1993-12-17 Matsushita Electric Ind Co Ltd 多層プリント配線板の製造方法
JPH0730059A (ja) * 1993-06-24 1995-01-31 Nec Corp マルチチップモジュール
US5679444A (en) * 1996-07-15 1997-10-21 International Business Machines Corporation Method for producing multi-layer circuit board and resulting article of manufacture

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6101098A (en) * 1998-02-17 2000-08-08 Nec Corporation Structure and method for mounting an electric part
JP2007221110A (ja) * 2006-02-16 2007-08-30 Samsung Electro-Mechanics Co Ltd キャビティの形成された基板製造方法
US7858437B2 (en) 2006-02-16 2010-12-28 Samsung Electro-Mechanics Co., Ltd. Method for manufacturing a substrate with cavity
JP4658974B2 (ja) * 2006-02-16 2011-03-23 サムソン エレクトロ−メカニックス カンパニーリミテッド． キャビティの形成された基板製造方法
CN111689461A (zh) * 2019-12-30 2020-09-22 浙江集迈科微电子有限公司 一种嵌入式微系统模组中的芯片切割误差的协调方法
CN111689461B (zh) * 2019-12-30 2023-04-28 浙江集迈科微电子有限公司 一种嵌入式微系统模组中的芯片切割误差的协调方法

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