KR20000002962A - 웨이퍼레벨의 칩스케일 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 통상의 웨이퍼레벨의 제조공정을 완료한 기판에 추가로 배선공정을 한번만 실시하여 기판의 본딩패드에 일체로 연결된 볼 패드를 형성하되 볼 패드의 하부에 서로 다른 크기의 스트레스 완화용 절연층의 패턴을 형성한다.
따라서, 본 발명은 반도체칩을 하나씩 조립하지 않는, 구조가 간단한 웨이퍼레벨의 칩스케일 패키지를 제조할 수 있다. 그 결과, 본 발명은 반도체칩의 패드가 중앙부 또는 주변부에 형성된 경우라도 도전성 볼의 내측 영역으로 진입하지 않는 한 반도체칩의 축소를 유연하게 실시할 수 있고 제품의 제조비용을 저감시킬 수 있다.

Description

웨이퍼레벨의 칩스케일 패키지 및 그 제조방법
본 발명은 칩스케일 패키지에 관한 것으로, 더욱 상세하게는 통상의 반도체제조공정을 완료한 반도체기판 상에 볼 패드를 형성하고 그 위에 도전성 볼을 안착시켜 구조가 간단하고 신뢰성이 높은 웨이퍼레벨의 칩스케일 패키지 및 그 제조방법에 관한 것이다.
일반적으로 널리 알려진 바와 같이, 전자기기와 정보기기의 메모리용량이 대용량화에 따라 DRAM과 SRAM과 같은 반도체 메모리칩의 고집적화가 가속화하고 칩사이즈도 대형화하고 있다. 그리고, 전자기기와 정보기기의 소형화 및 경량화에 따라 반도체칩 패키지의 경박단소화 및 고신뢰성 요구가 증가하는 추세에 있다.
기존의 반도체칩 패키지로서는 이러한 추세에 맞추기가 어려워 반도체 제조회사들은 반도체칩의 사이즈에 근접한 칩스케일 패키지(chip scale package)를 개발하기 시작하였는데 이들 제조회사들은 자사 고유의 아이디어를 이용하여 칩스케일 패키지의 구조 및 제조방법을 달리하고 있다.
예를 들면, 탭(tape automated bonding: TAB)을 이용한 칩스케일 패키지 제조방법은 반도체칩의 본딩패드와 테이프의 리드용 금속패턴을 전기적으로 상호 연결하기 위해 도전성 범프(bump)를 사용한다.
그러나, 탭을 이용한 칩스케일 패키지 제조방법은 반도체칩의 본딩패드 또는 테이프의 금속패턴에 범프를 형성하여야 하고 반도체칩의 축소 또는 본딩패드의 레이아웃(layout) 변경시 테이프의 금속패턴의 변경을 필수적으로 동반하여야 하므로 신속 대응이 어렵다. 또한, 반도체칩을 하나씩 테이프에 조립하여야 하고 조립공정 완료 이후에도 칩스케일 패키지를 인쇄회로기판상에 실장하는데 많은 어려움이 있다.
이와 같이, 종래의 칩스케일 패키지 제조방법은 반도체칩들을 하나씩 조립하기 때문에 칩스케일 패키지의 전반적인 구조가 복잡하였다. 이로 인하여 조립 완성된 제품의 신뢰성이 불량하고 양품 수율이 낮으며 제조원가에 대한 부담이 높았다.
따라서, 본 발명의 목적은 각 반도체칩 하나씩을 조립에 적용하지 않으면서도 구조가 간단하고 신뢰성 높은 칩스케일패키지를 제조하도록 한 것이다.
또한, 본 발명의 다른 목적은 반도체칩의 크기 변경 또는 본딩패드의 변경에 신속히 대응하도록 한 것이다.
그리고, 본 발명의 다른 목적은 본 발명의 상세한 설명 및 다음의 첨부된 도면에 의해 보다 명확해 질 것이다.
도 1은 본 발명에 의한 웨이퍼레벨의 칩스케일 패키지를 나타낸 단면도.
도 2 내지 도 7은 본 발명에 의한 웨이퍼레벨의 칩스케일 패키지 제조방법을 나타낸 단면공정도.
<도면의주요부분에대한부호의설명>
10: 기판 11: 본딩패드 13: 보호층 14,24: 개구부 15,17: 스트레스 완화용 절연층 19: 배선 21: 볼 패드 23: 배선보호용 절연층 25: 도전성 볼 27: 보호층
이와 같은 목적을 달성하기 위한 본 발명에 의한 웨이퍼레벨의 칩스케일 패키지는
기판의 상부면에 본딩패드가 형성되고, 상기 본딩패드를 노출시키기 위한 개구부를 가지며 상기 기판의 상부면에 보호층이 형성되고, 상기 보호층 상의 일부 영역에 상기 기판에 인가될 스트레스를 완화시키는 스트레스 완화용 절연층의 패턴이 형성되고, 상기 본딩패드와 일체로 연결되며 상기 절연층의 패턴 상에 볼 패드를 위치시키기 위해 상기 절연층의 패턴 상으로 배선이 연장되고, 상기 볼 패드를 노출시키기 위한 개구부를 가지며 상기 배선을 보호하도록 상기 기판 상에 배선보호용 절연층이 형성되고, 상기 볼 패드 상에 도전성 볼이 안착되는 구조로 이루어진 것을 특징으로 한다.
바람직하게는 상기 도전성 볼 이외 영역의 상기 배선보호용 절연층 전면 상에 반도체칩의 취급성, 표면 보호 및 도전성 볼 접합을 강화시키는 절연층이 추가로 형성된다. 또한, 상기 도전성 볼이 있는 영역의 상기 배선보호용 절연층 일부분 상에만 반도체칩의 취급성, 표면 보호 및 도전성 볼 접합을 강화시키는 절연층이 선택적으로 형성될 수 있다.
상기 스트레스 완화용 절연층의 패턴은 상기 절연층의 패턴 측면에서의 상기 배선의 단차를 줄이기 위해 서로 다른 크기로 다층, 예를 들어 상, 하층의 두층으로 이루어진다. 상기 상층이 상기 하층보다 크거나 작은 크기로 형성될 수 있다. 또한, 상기 절연층의 패턴은 상기 도전성 볼의 접합 저항을 강화시키기 위해 각 층이 최대 수 μm의 두께로 형성될 수 있다. 상기 절연층의 패턴은 예를 들어BCB(benzo-cyclo-butene)과 폴리이미드 재질중 어느 하나로 이루어진다.
상기 배선은 상층의 배선용 금속층 및 하층의 장벽금속층으로 이루어질 수 있다. 상기 장벽금속층은 예를 들어 니켈, 파라듐, 텅스텐 또는 구리로 이루어지고, 상기 배선의 접착층으로서 예를 들어 니켈 또는 구리로 이루어진다. 또한, 상기 배선은 단층의 금속층 예를 들어 알루미늄 층으로 이루어질 수 있다.
바람직하게는 반도체칩의 취급성, 표면 보호 및 도전성 볼 접합을 강화시키는 절연층이 에폭시계 수지로 형성된다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 웨이퍼레벨의 칩스케일 패키지 제조방법은 기판의 상부면에 본딩패드를 형성하고, 상기 본딩패드를 노출시키기 위한 개구부를 가지며 상기 본딩패드와 상기 상부면에 보호층을 형성하는 단계, 상기 보호층 상의 일부 영역에 상기 기판에 인가될 스트레스를 완화시키는 스트레스 완화용 절연층의 패턴을 형성하는 단계, 상기 본딩패드와 일체로 연결하며 상기 절연층의 패턴 상에 볼 패드를 위치시키기 위해 상기 절연층의 패턴 상으로 연장되는 배선을 형성하는 단계, 상기 볼 패드를 노출시키기 위한 개구부를 가지며 상기 배선을 보호하도록 상기 기판 상에 배선보호용 절연층을 형성하는 단계 및 상기 볼 패드 상에 도전성 볼을 안착시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 도전성 볼 이외 영역의 상기 배선보호용 절연층 전면 상에 반도체칩의 취급성, 표면 보호 및 도전성 볼 접합을 강화시키는 절연층을 형성하거나 상기 도전성 볼이 있는 영역의 상기 배선보호용 절연층 일부분 상에만 반도체칩의 취급성, 표면 보호 및 도전성 볼 접합을 강화시키는 절연층을 선택적으로 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체칩의 취급성, 표면 보호 및 도전성 볼 접합을 강화시키는 절연층을 예를 들어 에폭시계 수지로 형성한다. 바람직하게는 스크린프린팅장치과 멀티 도팅팁이 있는 장치중 어느 하나에 의해 상기 에폭시계 수지를 코팅하고 나서 경화시킨다.
바람직하게는 상기 에폭시계 수지의 코팅을 기판과 절단된 반도체칩중 어느 하나에 실시할 수 있다.
따라서, 본 발명은 반도체칩을 하나씩 조립하지 않고도 구조가 간단한 웨이퍼레벨의 칩스케일 패키지를 제공하여 제품의 신뢰성을 향상시키고 제조비용을 저감시킨다.
이하, 본 발명에 의한 웨이퍼레벨의 칩스케일 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1을 참조하면, 기판(10), 예를 들어 반도체기판의 상부면에 도전성 금속의 본딩패드들(11)이 각각 이격하여 형성된다. 기판(10)은 본딩패드들(11)을 제외한 집적회로 구조물이 없는 것처럼 도시되어 있다. 실제로는 예를 들면, 복수개의 확산영역, 게이트 전극, 스토리지 전극 및 본딩패드들(11)에 일체로 연결된 금속배선 등이 기판(10)에 이미 형성되어 있는데 설명의 편의상 도 1에 도시하지 않았다.
기판(10)과 본딩패드들(11)의 상부면에 보호층(13)이 형성되고 본딩패드들(11)을 각각 노출시키기 위한 개구부들(14)이 보호층(13)에 형성된다. 도전성 볼(25)의 안착을 위한 영역의 보호층(13) 상에 스트레스 완화용 절연층(15)의 패턴이 본딩패드들(11)로부터 각각 이격하여 형성되고, 절연층(15)의 패턴 상에 스트레스 완화용 절연층(17)의 패턴이 형성된다. 배선(19)의 일측이 개구부(14)를 거쳐 본딩패드들(11)에 접속하고 타측이 보호층(13)과 절연층(15),(17)의 패턴 상으로 연장하여 형성된다. 물론, 배선(19)은 배선용 금속층 단독으로 이루어지거나 상층의 배선용 금속층과 하층의 장벽금속층으로 형성될 수 있다.
여기서, 절연층(15),(17)의 패턴이 예를 들면, BCB(benzo -cyclo-butene) 또는 폴리이미드 재질로 이루어진다. 바람직하게는 절연층(15)의 패턴이 절연층(17)의 패턴보다 크거나 작게 형성되는데 이는 절연층(15),(17)의 패턴 측면에 형성되는 배선(19)의 단차를 줄여주기 위함이다. 또한 절연층(15),(17)의 패턴을 가능한 한 두껍게 예를 들어 최대 수μm의 두께로 형성하여 도전성 볼(25), 예를 들어 솔더볼의 솔더접합에 대한 저항성을 강화시킨다. 절연층(15),(17)을 기판(10) 상에 전면 형성하지 않고 부분 형성하여 기판(10) 또는 반도체칩의 상부면에 인가되는 스트레스를 최소화하는 것이 바람직하다.
배선(19)은 하층의 장벽금속층과 상층의 배선용 금속층 사이의 접착층으로 예를 들어 니켈(Ni), 크롬(Cr) 등을 사용하거나 알루미늄(Al)층을 단독으로 사용할 수 있다. 장벽금속층은 예를 들어 파라듐(Pd), 니켈(Ni), 텅스텐(W), 구리(Cu) 등 중 어느 하나를 사용한다. 최종의 배선(19)을 보호하기 위해 금(Au) 층을 추가로 사용할 수도 있다.
배선보호용 절연층(23)이 배선(19)을 보호하도록 배선(19)을 포함한 기판(10) 상에 형성되고, 배선(19)의 볼 패드(21)만을 노출시키도록 개구부(24)가 절연층(23)에 형성된다. 볼 패드(21) 상에 도전성 볼(25), 예를 들어 솔더볼이 안착된다.
바람직하게는 절연층(23)은 BCB 또는 폴리이미드 재질의 단층으로 이루어지거나 에폭시계 수지층으로 형성될 수 있다. 또한 절연층(23)은 BCB 또는 폴리이미드 재질의 단층 및 그 위에 에폭시계 수지의 층으로 형성될 수 있다.
상기 솔더볼은 스크린프린팅에 의해 형성되거나 도금후 리플로우에 의해 형성되거나 기존의 솔더볼을 안착시킨 후 리플로우에 의해 형성될 수 있다. 볼 패드(21)의 피치는 0.5 내지 1mm 사이의 값으로 결정된다.
보호층(27)으로서 에폭시계 수지가 반도체칩의 취급성과 표면 보호 및 솔더 접합의 강화를 위해 도전성 볼(25) 이외 영역의 절연층(23) 상에 형성된다. 이를 위해 스크린프린팅 또는 멀티도팅팁(multi dotting tip)을 갖는 장치(도시 안됨)에 의해 에폭시계 수지를 기판(10) 상에 도포하고 상기 에폭시계 수지를 가열시키면서 기판(10)을 기울여 기판(10)의 상부면 전체에 코팅할 수 있다. 또한, 도전성 볼(25)이 있는 영역에만 에폭시계 수지를 코팅하고 에폭시계 수지의 표면 장력에 의한 도전성 볼(25) 주위에 필렛(fillet)을 형성한 후 경화시킬 수도 있다.
이와 같이 구성되는 웨이퍼레벨의 칩스케일 패키지의 제조방법을 도 2 내지 도 7을 참조하여 설명하기로 한다.
도 2를 참조하면, 먼저, 기판(10), 예를 들어 반도체기판의 상부면에 도전성 금속의 본딩패드들(11)을 각각 형성한다. 기판(10)은 본딩패드들(11)을 제외한 집적회로 구조물이 없는 것처럼 도시되어 있다. 실제로는 예를 들면, 복수개의 확산영역, 게이트 전극, 스토리지 전극 및 본딩패드들(11)에 일체로 연결된 금속배선 등이 기판(10)에 이미 형성되어 있는데 설명의 편의상 도 2 내지 도 9에 도시하지 않았다. 물론, 금속배선들(도시 안됨)이 해당 본딩패드들(11)에 일체로 연결되며 기판(10)의 상부면에 형성됨은 당연한 사실이다.
본딩패드들(11)이 형성되고 나면, 기판(10)과 본딩패드들(11)의 상부면에 보호층(13)을 형성하고 본딩패드들(11)을 각각 노출시키기 위한 개구부들(14)을 보호층(13)에 형성한다.
도 3을 참조하면, 이후, 보호막(13) 상에 예를 들어 BCB 또는 폴리이미드 재질의 절연층(15)을 스핀코팅하고 경화시킨 다음 후술할 도전성 볼(25)인 솔더볼의 안착 영역에만 스트레스 완화용 절연층(15)의 패턴을 형성한다. 이어서, 동일한 방법을 이용하여 절연층(15)의 패턴 상에만 스트레스 완화용 절연층(17)의 패턴을 형성한다.
바람직하게는 절연층(15),(17)을 가능한 한 두껍게 예를 들어 최대 수μm의 두께로 형성하여 도전성 볼(25)인 솔더볼의 솔더접합에 대한 저항성을 강화시킨다. 그리고, 절연층(15),(17)을 기판(10) 상에 전면 형성하지 않고 부분 형성하여 기판(10) 또는 반도체칩의 상부면에 인가되는 스트레스를 최소화시킨다.
바람직하게는 절연층(17)의 패턴을 절연층(15)의 패턴보다 크거나 작게 형성하는데 이는 절연층(15),(17)의 측면에 형성되는 후술할 배선(19)의 단차를 줄여주기 위함이다. 절연층(15),(17)을 가능한 한 두껍게 예를 들어 최대 수μm의 두께로 형성하여 도전성 볼(25)인 솔더볼의 솔더접합에 대한 저항성을 강화시킨다.
도 5를 참조하면, 상기 결과의 구조 상에 배선(19)용 금속층을 적층하고 나서 패터닝하여 배선들(19)을 형성한다. 여기서, 배선(19)의 일측이 개구부(14)를 거쳐 패드들(11)에 접속하고 타측이 보호층(13)과 절연층(15),(17)의 패턴 상으로 연장하여 형성된다. 물론, 배선(19)은 상층의 배선용 금속층과 하층의 장벽금속층으로 형성될 수 있다.
한편, 배선(19)은 하층의 장벽금속층과 상층의 배선용 금속층 사이의 접착층으로 니켈(Ni), 크롬(Cr) 등을 사용하거나 알루미늄(Al) 층을 단독으로 사용할 수 있다. 상기 장벽금속층은 파라듐(Pd), 니켈(Ni), 텅스텐(W), 구리(Cu) 등 중 어느 하나를 사용한다. 최종 배선(19)의 보호를 위해 배선(19)의 표면에 금(Au) 층을 사용할 수 있다.
도 6을 참조하면, 상기 결과의 구조 상에 배선(19)을 보호하도록 배선보호용 절연층(23)을 형성한다. 바람직하게는 절연층(23)은 BCB 또는 폴리이미드 재질의 단층으로 이루어지거나 에폭시계 수지층으로 형성될 수 있다. 또한 절연층(23)은 BCB 또는 폴리이미드 재질의 단층 및 그 위에 에폭시계 수지의 층으로 형성될 수 있다.
이어서, 사진공정 또는 레이저 처리에 의해 절연층(23)에 개구부들(24)을 각각 형성하여 배선(19)의 볼 패드(21)만을 노출시킨다.
도 7을 참조하면, 개구부들(24) 내의 볼 패드(21) 상에 도전성 볼들(25), 예를 들어 솔더볼들을 각각 안착시킨다.
상기 솔더볼은 스크린프린팅에 의해 형성되거나 도금후 리플로우에 의해 형성되거나 기존의 솔더볼을 안착시킨 후 리플로우에 의해 형성될 수 있다. 볼 패드(21)의 피치는 0.5 내지 1mm 사이의 값으로 결정된다.
도 8을 참조하면, 보호층(27)으로서 에폭시계 수지를 반도체칩의 취급성과 표면 보호 및 솔더 접합의 강화를 위해 도전성 볼(25) 이외 영역의 절연층(23) 상에 형성하여 도 1에 도시한 바와 같은 웨이퍼레벨의 칩스케일 패키지를 완성한다.
여기서, 상기 에폭시계 수지를 스크린프린팅 또는 멀티도팅팁(multi dotting tip)을 갖는 장치(도시 안됨)에 의해 도전성 볼(25) 이외 영역의 절연층(23) 상에 도포하고 상기 에폭시계 수지를 가열시키면서 기판(10)을 기울여 절연층(23)의 상부면 전체에 코팅할 수 있다. 또한, 도전성 볼(25)이 있는 영역에만 에폭시계 수지를 코팅하고 에폭시계 수지의 표면 장력에 의한 도전성 볼(25) 주위에 필렛(fillet)을 형성한 후 경화시킬 수도 있다.
한편, 에폭시계 수지의 코팅은 기판에 대해 실시하거나 공정에 따라 기판을 각각의 반도체칩으로 절단한 후 반도체칩에 대해 실시하여도 무방하다.
이상에서 살펴 본 바와 같이, 본 발명은 통상의 웨이퍼레벨의 제조공정을 완료한 기판에 추가로 배선공정을 한번만 실시하여 기판의 본딩패드에 일체로 연결된 볼 패드를 형성하되 볼 패드의 하부에 서로 다른 크기의 스트레스 완화용 절연층의 패턴을 형성한다.
따라서, 본 발명은 반도체칩을 하나씩 조립하지 않는, 구조가 간단하고 신뢰성이 높은 웨이퍼레벨의 칩스케일 패키지를 제조할 수 있다. 그 결과, 본 발명은 반도체칩의 패드가 중앙부 또는 주변부에 형성된 경우라도 도전성 볼의 내측 영역으로 진입하지 않는 한 반도체칩의 축소를 유연하게 실시할 수 있고, 제품의 제조비용을 저감시킬 수 있다.

Claims (34)

  1. 상부면에 본딩패드가 형성되고, 상기 본딩패드를 노출시키기 위한 개구부를 가지며 상기 상부면에 보호층이 형성되는 기판:
    상기 보호층 상의 일부 영역에 형성되어 상기 기판에 인가될 스트레스를 완화시키는 스트레스 완화용 절연층의 패턴;
    상기 본딩패드와 일체로 연결되며 상기 절연층의 패턴 상에 볼 패드를 위치시키기 위해 상기 절연층의 패턴 상으로 연장되는 배선;
    상기 볼 패드를 노출시키기 위한 개구부를 가지며 상기 배선을 보호하도록 상기 기판 상에 형성된 배선보호용 절연층; 그리고
    상기 볼 패드 상에 안착되는 도전성 볼을 포함하는 웨이퍼레벨의 칩스케일 패키지.
  2. 제 1 항에 있어서, 상기 도전성 볼 이외 영역의 상기 배선보호용 절연층 전면 상에 형성되어 반도체칩의 취급성, 표면 보호 및 도전성 볼 접합을 강화시키는 절연층을 포함하는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  3. 제 1 항에 있어서, 상기 도전성 볼이 있는 영역의 상기 배선보호용 절연층 일부분 상에만 선택적으로 형성되어 반도체칩의 취급성, 표면 보호 및 도전성 볼 접합을 강화시키는 절연층을 포함하는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  4. 제 1 항 내지 제 3 항중 어느 하나에 있어서, 상기 스트레스 완화용 절연층의 패턴은 서로 다른 크기로 다층 형성되어 상기 절연층의 패턴 측면에서의 상기 배선의 단차를 줄이는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  5. 제 4 항에 있어서, 상기 스트레스 완화용 절연층의 패턴은 상, 하층의 두층으로 이루어지는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  6. 제 5 항에 있어서, 상기 상층이 상기 하층보다 큰 크기로 형성된 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  7. 제 5 항에 있어서, 상기 상층이 상기 하층보다 작은 크기로 형성된 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  8. 제 1 항 내지 제 3 항중 어느 하나에 있어서, 상기 절연층의 패턴은 각 층이 최대 수 μm의 두께로 형성되어 상기 도전성 볼의 접합 저항을 강화시키는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  9. 제 4 항에 있어서, 상기 절연층의 패턴은 각 층이 최대 수 μm의 두께로 형성되어 상기 도전성 볼의 접합 저항을 강화시키는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  10. 제 1 항에 있어서, 상기 절연층의 패턴은 BCB(benzo-cyclo-butene)과 폴리이미드 재질중 어느 하나로 이루어지는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  11. 제 1 항에 있어서, 상기 배선은 상층의 배선용 금속층 및 하층의 장벽금속층으로 이루어지는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  12. 제 1 항에 있어서, 상기 배선은 단층의 금속층으로 이루어지는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  13. 제 11 항에 있어서, 상기 장벽금속층은 니켈, 파라듐, 텅스텐 및 구리 중 어느 하나로 이루어진 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  14. 제 13 항에 있어서, 상기 배선의 접착층으로서 니켈 및 구리 중 어느 하나로 이루어진 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  15. 제 12 항에 있어서, 상기 배선은 알루미늄 층으로 이루어지는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  16. 제 2 항 또는 제 3 항에 있어서, 상기 반도체칩의 취급성, 표면 보호 및 도전성 볼 접합을 강화시키는 절연층이 에폭시계 수지로 형성된 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  17. 기판의 상부면에 본딩패드를 형성하고, 상기 본딩패드를 노출시키기 위한 개구부를 가지며 상기 본딩패드와 상기 상부면에 보호층을 형성하는 단계:
    상기 보호층 상의 일부 영역에 상기 기판에 인가될 스트레스를 완화시키는 스트레스 완화용 절연층의 패턴을 형성하는 단계;
    상기 본딩패드와 일체로 연결하며 상기 절연층의 패턴 상에 볼 패드를 위치시키기 위해 상기 절연층의 패턴 상으로 연장되는 배선을 형성하는 단계;
    상기 볼 패드를 노출시키기 위한 개구부를 가지며 상기 배선을 보호하도록 상기 기판 상에 배선보호용 절연층을 형성하는 단계; 그리고
    상기 볼 패드 상에 도전성 볼을 안착시키는 단계를 포함하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  18. 제 17 항에 있어서, 상기 도전성 볼 이외 영역의 상기 배선보호용 절연층 전면 상에 반도체칩의 취급성, 표면 보호 및 도전성 볼 접합을 강화시키는 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  19. 제 17 항에 있어서, 상기 도전성 볼이 있는 영역의 상기 배선보호용 절연층 일부분 상에만 반도체칩의 취급성, 표면 보호 및 도전성 볼 접합을 강화시키는 절연층을 선택적으로 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  20. 제 17 내지 제 19 항에 있어서, 상기 스트레스 완화용 절연층의 패턴을 서로 다른 크기로 다층 형성하여 상기 절연층의 패턴 측면에서의 상기 배선의 단차를 줄이는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  21. 제 20 항에 있어서, 상기 스트레스 완화용 절연층의 패턴을 상, 하층의 두층으로 형성하는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  22. 제 21 항에 있어서, 상기 상층을 하층보다 큰 크기로 형성하는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  23. 제 21 항에 있어서, 상기 상층을 하층보다 작은 크기로 형성하는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  24. 제 17 항 내지 제 19 항중 어느 하나에 있어서, 상기 절연층의 패턴을 각 층에 대해 최대 수 μm의 두께로 형성하여 상기 도전성 볼의 접합 저항을 강화시키는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  25. 제 20 항에 있어서, 상기 절연층의 패턴을 각 층에 대해 최대 수 μm의 두께로 형성하여 상기 도전성 볼의 접합 저항을 강화시키는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  26. 제 17 항에 있어서, 상기 절연층의 패턴을 BCB(benzo-cyclo-butene)과 폴리이미드 재질중 어느 하나로 형성하는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  27. 제 17항에 있어서, 상기 배선을 상층의 배선용 금속층 및 하층의 장벽금속층으로 형성하는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  28. 제 17 항에 있어서, 상기 배선을 단층의 금속층으로 형성한 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지.
  29. 제 27 항에 있어서, 상기 장벽금속층을 니켈, 파라듐, 텅스텐 및 구리 중 어느 하나로 형성한 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  30. 제 29 항에 있어서, 상기 배선의 접착층으로서 니켈 및 구리 중 어느 하나로 형성한 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  31. 제 28 항에 있어서, 상기 배선을 알루미늄의 단층으로 형성하는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  32. 제 18 항 또는 제 19 항에 있어서, 상기 반도체칩의 취급성, 표면 보호 및 도전성 볼 접합을 강화시키는 절연층을 에폭시계 수지로 형성하는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  33. 제 32 항에 있어서, 상기 에폭시계 수지를 스크린 프린팅장치과 멀티 도팅팁이 있는 장치중 어느 하나에 의해 코팅하고 나서 경화시키는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
  34. 제 33 항에 있어서, 상기 에폭시계 수지의 코팅을 기판과 절단된 반도체칩중 어느 하나에 실시하는 것을 특징으로 하는 웨이퍼레벨의 칩스케일 패키지 제조방법.
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