KR20030064998A - 칩 스케일 패키지 - Google Patents

Abstract

전면에 복수개의 본딩패드들이 형성되고 소자영역이 형성된 반도체 칩과, 본딩패드들이 노출되도록 패시베이션 막을 개재하여 반도체 칩의 전면에 적층되는 제 1 절연층과, 제 1 절연층 위에 형성되며 일단이 비아 홀을 통하여 본딩패드에 전기적으로 연결되는 리드패턴과, 리드패턴을 커버하도록 제 1 절연층 위에 적층되는 제 2 절연층 및 제 2 절연층에 형성된 비아 홀을 통하여 리드패턴의 타단에 전기적으로 연결되는 도전성 범프를 포함하며, 제 1 절연층은 도전성 범프를 통하여 인가되는 응력을 흡수하여 소자영역에 전달되는 것을 방지하는 칩 스케일 패키지가 개시된다. 따라서, 소자영역을 범프의 배열에 관계없이 확장시킬 수 있는 이점이 있다.

Description

칩 스케일 패키지{Chip scale package}

본 발명은 칩 스케일 패키지(Chip Scale Package)에 관한 것으로, 더욱 상세하게는 범프용 패드를 재배치하여 회로선폭을 미세화함으로서 칩 사이즈를 줄일 수 있는 칩 스케일 패키지에 관한 것이다.

더욱이, 본 발명은 절연보호층 위에 패드 재배치층을 형성하여 소자영역을 확대할 수 있는 칩 스케일 패키지에 관한 것이다.

일반적으로 반도체 패키지는 반도체 칩을 리드 프레임(lead frame)에 의하여 지지하고 이를 외부 기판 등에 장착하여, 반도체 칩과 외부 기판을 연결하는 기능을 한다. 이러한 반도체 패키지는 반도체 칩과, 반도체 칩과 회로 기판의 연결 통로로 작용하는 리드를 가지는 리드 프레임과, 리드와 반도체 칩을 연결하는 본딩 와이어와, 반도체 칩, 리드 프레임 및 본딩 와이어를 밀봉하여 보호하는 밀봉 수지를 구비하여 이루어진다.

이와 같은 반도체 패키지는 그 구조나 기능에 따라 칩-온-보드(chip on board) 패키지, 볼 그리드 어레이(ball grid array; BGA) 패키지 등 여러 가지로 구분된다.

특히, 집적 회로 등에 사용되는 패키지의 한 종류로서 칩 크기와 같거나 약간 큰 패키지를 칩 스케일 패키지(Chip Scale Package; CSP)라 부르며, 이들은 여러 종류가 있다. 칩 스케일 패키지는 칩 표면에 각 패드 간에 매우 가깝게 이웃하고 있는 본드 패드를 인쇄회로기판에 실장을 용이하게 하고, 또한 이들을 표준화시키기 위하여 본드 패드 위에 절연층을 형성하고, 그 위에 전기적인 도선을 재배치시키며, 그 끝단에 패드를 만들고, 그 위에 솔더 볼을 얹어서 만든다. 또한, 칩과 크기가 같고, 면이 평면이고 사각이며, 그 한쪽에 범프라 불리는 작은 돌출부 또는 솔더 볼로 이루어진 것을 플립 칩(flip chip)이라고 한다. 이 범프는 칩의 회로와 인쇄회로기판 간의 전기적인 연결을 해 주는 기능을 갖고 있다.

반도체 칩 상의 소자영역에는 반도체 칩이 적용되는 분야에 관련된 기능을 수행하기 위한 다양한 소자가 형성된다. 특히, 액정표시장치(이하 LCD라 함)에 적용되는 구동소자는 그 크기가 매우 작은 반면, 입출력단자의 개수가 매우 많다는 특징이 있다.

따라서, 이들을 탑재하는 패키지는 범용패키지와 달리 칩 스케일 패키지 또는 플립칩 적용 기술을 이용한다. 도 1과 도 2를 참조하면, 소자형성영역(4)에 각종 소자들이 형성된 반도체 칩(2)의 표면에 패시베이션막(6)을 개재하여 절연층(8)을 적층하고 반도체 칩 표면에 형성된 입출력용 본딩패드(3) 위에 박막공정을 통해 UBM(Under Bump Metal; 7)을 형성하고 금 등을 도금하여 범프(10)를 형성한다.

그러나, 이러한 구조로는 소자형성영역이 범프 사이에 한정될 수 밖에 없는데, 이는 소자들이 본딩패드와 겹쳐지게 되면 완성된 패키지를 인쇄회로기판에 실장하는 경우 압력을 받아 불량이 발생하기 때문이다. 이와 같은 상황에서 LCD 구동소자와 같이 칩 자체가 작고 입출력단자가 많은 경우에는 전체 면적에 대해 본딩패드가 차지하는 면적의 비율이 다른 칩에 비해 상당히 높게 되어 소형화에 큰 제약으로 대두되고 있다.

또한, 입출력단자가 많아지게 되면 이에 대응하여 회로선폭의 미세화는 당연한 추세이지만, 회로선폭을 미세화하기 위해서는 범프의 사이즈를 줄이거나 범프의 배치를 2열 이상으로 할 필요가 있다.

그러나, 범프의 사이즈는 공정상 어느 정도 이하로 축소하는 것은 불가능하며 축소함에 따라 불량률이 높아지는 문제가 있다.

이를 위해 범프의 배치를 2열 이상으로 하게 되면, 소자들과 겹쳐지지 않도록 하기 위해 불가피하게 소자영역이 축소되어 오히려 회로선폭의 미세화 효과를 반감시키는 결과를 가져온다.

따라서, 본 발명의 목적은 반도체 칩 상에 형성되는 소자영역을 범프와 겹쳐지는 부분까지 확장시킬 수 있는 칩 스케일 패키지를 제공하는데 있다.

본 발명의 다른 목적은 회로선폭의 미세화에 따라 범프의 배치를 2열 이상으로 하여도 소자영역이 축소되지 않는 칩 스케일 패키지를 제공하는데 있다.

본 발명의 다른 목적과 특징들은 이하에 서술되는 본 발명의 바람직한 실시예를 통하여 명확하게 제공될 것이다.

도 1은 종래의 칩 스케일 패키지를 나타내는 단면도이다.

도 2는 도 1의 칩 스케일 패키지의 평면도이다.

도 3은 본 발명의 일실시예에 따른 칩 스케일 패키지를 나타내는 단면도이다.

도 4는 본 발명의 다른 실시예에 따른 칩 스케일 패키지의 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

2: 반도체 칩3: 본딩패드

4: 소자영역6: 패시베이션

7: UBM(Under Bump Metal)8: 제 1 절연층

10: 도전성 범프11: 리드패턴

12: 제 2 절연층13: 비아 홀

본 발명에 따르면, 전면에 복수개의 본딩패드들이 형성되고 소자영역이 형성된 반도체 칩과, 본딩패드들이 노출되도록 패시베이션 막을 개재하여 반도체 칩의 전면에 적층되는 제 1 절연층과, 제 1 절연층 위에 형성되며 일단이 비아 홀을 통하여 본딩패드에 전기적으로 연결되는 리드패턴과, 리드패턴을 커버하도록 제 1 절연층 위에 적층되는 제 2 절연층 및 제 2 절연층에 형성된 비아 홀을 통하여 리드패턴의 타단에 전기적으로 연결되는 도전성 범프를 포함하며, 제 1 절연층은 도전성 범프를 통하여 인가되는 응력을 흡수하여 소자영역에 전달되는 것을 방지하는 칩 스케일 패키지가 개시된다.

제 1 절연층은 폴리머를 포함하며, 두께는 2㎛ 이상, 바람직하게 5㎛ 이상의 두께를 갖는다.

본 발명에 따르면, 도전성 범프는 제 2 절연층의 에지를 따라 적어도 2열 이상으로 배치될 수 있다.

또한, 소자영역은 도전성 범프와 중첩되도록 확장될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 설명의 편의를 위하여 동일한 구성요소에 대해서는 동일한 부호를 이용한다.

도 3은 본 발명의 일실시예에 따른 칩 스케일 패키지의 부분 단면도이다.

도시된 바와 같이, 반도체 칩(2) 상의 소자영역(4)에는 다양한 종류의 소자들이 형성되고, 복수개의 본딩패드들(3)이 형성된다. 바람직하게, 소자영역(4)은 후술되는 도전성 범프(10)와 겹쳐지도록 반도체 칩(2)의 에지까지 확장되어 형성된다.

반도체 칩(2)의 전면에는 패시베이션막(6)을 개재하여 제 1 절연층(8)이 적층된다. 제 1 절연층(8)에는 본딩패드들(3)에 대응하여 비아 홀(13)이 형성되고 비아 홀(13)을 통하여 본딩패드들(3)은 리드패턴(11)의 일단과 전기적으로 연결된다.

제 1 절연층(8)으로는 폴리머가 적용될 수 있으며, 2㎛ 이상, 바람직하게는 5㎛ 이상의 두께로 형성된다.

본 발명에 따르면, 리드패턴(11)을 커버하도록 제 1 절연층(8) 위에 제 2 절연층(12)이 적층된다. 제 2 절연층(12)에는 리드패턴(11)의 타단에 대응하여 형성된 비아 홀(미도시)에 선택적으로 UBM(7)이 형성되고 UBM(7)에 도전성 범프(10)가 도금 등의 방법으로 형성된다.

이와 같은 일실시예에 따르면, 제 2 절연층(12)이 범프용 패드를 재배치하기 위한 기능을 수행하며, 제 1 절연층(8)이 응력을 흡수하는 기능을 수행함으로서 소자영역(4)을 범프(10)의 배치에 관계없이 반도체 칩(2) 전면으로 확대할 수 있게 된다.

즉, 제 1 절연층(8)은 패키지를 인쇄회로기판에 실장하는 경우, 범프(10)를 통하여 인가되는 압력을 흡수하여 반도체 칩 상에 형성된 소자들에 전달되지 않도록 함으로서, 소자영역(4)이 범프(10)와 겹쳐지도록 확장되어도 무방하며, 이에 따라 회로선폭을 미세화하여 칩의 사이즈를 줄이더라도 소자영역의 면적은 실질적으로 감소시키지 않을 수 있다.

도 4를 참조하면, 본 발명에 따른 칩 스케일 패키지의 평면도가 도시되어 있다.

도 3의 일실시예와 비교하여, 범프(10)가 2열로 배치되어 있는 것이 상이하다. 즉, 범프용 패드를 구성하는 리드패턴(11)의 타단을 2열로 배치하고 이에 대응하여 제 2 절연층(12)에 비아 홀을 형성한 후, UBM(7)을 적층하고 범프(10)를 형성하여 완성한다.

여기에서는 2열로 형성되는 구성을 보여주고 있으나, 그 이상의 배열도 가능함은 물론이다. 이와 같이 범프를 2열 이상으로 구성함으로서 범프를 일정한 크기로 유지할 수 있어 공정성이 좋아지며, TCP, COF 및 COG 등 실장시 사용되는 기판의 제작이 용이하며 기판의 수율이 향상되고 제조원가가 감소한다.

더욱이, 제 1 절연층이 응력을 흡수함으로서, 범프를 2열 이상으로 배열하더라도 소자영역이 범프의 배열에 영향을 받지 않아 소자영역은 줄어들지 않으므로 칩을 효과적으로 축소시킬 수 있다.

이상에서는 본 발명의 바람직한 실시예를 중심으로 서술하였으나, 당업자의 여러 가지의 변형이 가능함을 물론이다. 이러한 변형들은 본 발명의 개념을 벗어나지 않는 범위내에서 본 발명에 속하는 것은 당연하다.

이상에서 설명한 바와 같이, 본 발명에 따르면 범프용 패드를 재배치하기 위한 제 2 절연층을 제 1 절연층에 적층함으로서 소자영역을 범프의 배열에 관계없이 확장시킬 수 있는 이점이 있다.

또한, 제 2 절연층을 이용하여 도전성 범프를 2열 이상으로 배열함으로서 범프의 공정성을 개선할 수 있으며, TCP, COF 및 COG 등 실장시 사용되는 기판의 제작이 용이하며 기판의 수율이 향상되고 제조원가가 감소하는 이점이 있다.

특히, 제 1 절연층이 응력을 흡수함으로서 소자영역이 범프의 배열에 영향을받지 않아 범프를 2열 이상으로 배열하더라도 소자영역이 줄어들지 않으므로 칩을 효과적으로 축소시킬 수 있다.

또한, 본 발명에 따른 구성은 칩 스케일 패키지이외에 플립 칩에도 적용될 수 있다.

Claims (6)

1. 전면에 복수개의 본딩패드들이 형성되고 소자영역이 형성된 반도체 칩;

   상기 본딩패드들이 노출되도록 패시베이션 막을 개재하여 상기 반도체 칩의 전면에 적층되는 제 1 절연층;

   상기 제 1 절연층 위에 형성되며 일단이 비아 홀을 통하여 상기 본딩패드에 전기적으로 연결되는 리드패턴;

   상기 리드패턴을 커버하도록 상기 제 1 절연층 위에 적층되는 제 2 절연층;

   상기 제 2 절연층에 형성된 비아 홀을 통하여 상기 리드패턴의 타단에 전기적으로 연결되는 도전성 범프를 포함하며,

   상기 제 1 절연층은 상기 도전성 범프를 통하여 인가되는 응력을 흡수하여 상기 소자영역에 전달되는 것을 방지하는 칩 스케일 패키지.
2. 제 1 항에 있어서, 상기 제 1 절연층은 폴리머를 포함하는 칩 스케일 패키지.
3. 제 1 항에 있어서, 상기 제 1 절연층의 두께는 2㎛ 이상인 칩 스케일 패키지.
4. 제 3 항에 있어서, 상기 제 1 절연층의 두께는 5㎛ 이상인 칩 스케일 패키지.
5. 제 1 항에 있어서, 상기 도전성 범프는 상기 제 2 절연층의 에지를 따라 적어도 2열 이상으로 배치되는 칩 스케일 패키지.
6. 제 1 항에 있어서, 상기 소자영역은 상기 도전성 범프와 중첩되도록 확장되는 칩 스케일 패키지.