JP2010073771A

JP2010073771A - 半導体装置の実装構造

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Publication number: JP2010073771A
Application number: JP2008237515A
Authority: JP
Inventors: Kazuyoshi Arai; 一能新井
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2008-09-17
Filing date: 2008-09-17
Publication date: 2010-04-02

Abstract

【課題】ＣＳＰと呼ばれる半導体構成体を複数個回路基板上に実装しても、実装面積を小さくし、且つ、全体としての厚さを薄くする。
【解決手段】回路基板１の上面側に形成された凹部２内には第１の半導体構成体１１ａがフェースアップ方式で埋設され、第１の半導体構成体１１ａおよび回路基板１の上方には第２、第３の半導体構成体１１ｂ、１１ｃがフェースダウン方式で搭載されている。これにより、第１の半導体構成体１１ａと第２および第３の半導体構成体１１ｂ、１１ｃとに互いに重なり合う部分が生じ、実装面積を小さくすることができる。また、回路基板１の凹部２内に第１の半導体構成体１１ａを埋設しているので、全体としての厚さを薄くすることができる。
【選択図】図２

Description

この発明は半導体装置の実装構造に関する。

従来の半導体装置には、ＣＳＰ(chip size package)と呼ばれるものがある（例えば、特許文献１参照）。この半導体装置は、上面に複数の接続パッドが設けられた半導体基板を備えている。半導体基板上に設けられた絶縁膜の上面には配線が接続パッドに接続されて設けられている。配線の接続パッド部上面には柱状電極が設けられている。配線を含む絶縁膜の上面には封止膜がその上面が柱状電極の上面と面一となるように設けられている。柱状電極の上面には半田ボールが設けられている。

特開２００４−２８１６１４号公報

ところで、上記従来の半導体装置を回路基板上に実装する場合には、上記従来の半導体装置の半田ボールを回路基板の上面に設けられた接続端子に接合することにより、上記従来の半導体装置を回路基板上にフェースダウン方式で実装することになる。したがって、上記従来の半導体装置を複数個回路基板上に実装する場合には、回路基板上に適宜に離間させて平面的に実装することになる。

このように、上記従来の半導体装置では、回路基板上にフェースダウン方式で実装するため、複数個回路基板上に実装する場合には、回路基板上に適宜に離間させて平面的に実装することになるので、実装面積が大きくなってしまうという問題があった。

そこで、この発明は、半導体構成体の実装面積を小さくすることができる半導体装置の実装構造を提供することを目的とする。

請求項１に記載の発明は、上面において第1の半導体構成体埋設領域の周囲に複数の接続端子が設けられた回路基板と、前記回路基板の上面側の第1の半導体構成体埋設領域にフェースアップ方式で埋設され、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する第１の半導体構成体と、前記第１の半導体構成体および前記回路基板の上方にフェースダウン方式で搭載され、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する第２の半導体構成体とを備え、前記第２の半導体構成体の一部の外部接続用電極は前記第１の半導体構成体の外部接続用電極に導電接合部材を介して接合され、前記第２の半導体構成体の残りの外部接続用電極は前記回路基板の接続端子に導電接合部材を介して接合されていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記第１の半導体構成体の上方において前記第２の半導体構成体の搭載領域以外の領域に、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する第３の半導体構成体がフェースダウン方式で搭載され、前記第３の半導体構成体の外部接続用電極は前記第１の半導体構成体の外部接続用電極に導電接合部材を介して接合されていることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記第２の半導体構成体の平面サイズは前記第１の半導体構成体の平面サイズよりも大きくなっていることを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記回路基板の上面側に前記第１の半導体構成体が複数個フェースアップ方式で埋設されていることを特徴とするものである。
請求項５に記載の発明は、請求項４に記載の発明において、前記第２の半導体構成体の平面サイズは前記第１の半導体構成体の平面サイズよりも大きくなっており、前記第２の半導体構成体の一部の外部接続用電極は全ての前記第１の半導体構成体の外部接続用電極に導電接合部材を介して接合されていることを特徴とするものである。
請求項６に記載の発明は、請求項１〜５のいずれかに記載の発明において、前記第１の半導体構成体および前記回路基板の上面は実質的に一面を形成していることを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記第１の半導体構成体は前記回路基板の上面側に形成された凹部内に配置されていることを特徴とするものである。
請求項８に記載の発明は、請求項７に記載の発明において、前記第１の半導体構成体は前記回路基板の凹部内の底面に接着層を介して接着されていることを特徴とするものである。
請求項９に記載の発明は、請求項６に記載の発明において、前記第１の半導体構成体は前記回路基板の上面側に埋め込まれていることを特徴とするものである。
請求項１０に記載の発明は、請求項６に記載の発明において、前記各導電接合部材は同一の大きさの半田ボールからなることを特徴とするものである。
請求項１１に記載の発明は、請求項１０に記載の発明において、前記各半導体構成体は、前記外部接続用電極としての柱状電極を有し、且つ、前記柱状電極間に設けられた封止膜を有することを特徴とするものである。
請求項１２に記載の発明は、請求項１０に記載の発明において、前記各半導体構成体は、前記外部接続用電極としての接続パッド部を有する配線を有し、且つ、前記配線の接続パッド部以外を覆うオーバーコート膜を有することを特徴とするものである。

この発明によれば、回路基板の上面側に第１の半導体構成体をフェースアップ方式で埋設し、第１の半導体構成体および回路基板の上方に第２の半導体構成体をフェースダウン方式で搭載しているので、第１の半導体構成体と第２の半導体構成体とに互いに重なり合う部分が生じ、これにより半導体構成体の実装面積を小さくすることができる。この場合、回路基板の上面側に第１の半導体構成体を埋設しているので、全体の厚さを薄くすることができる。

（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の実装構造の要部の平面図を示し、図２は図１のII−II線に沿う断面図を示す。この半導体装置の実装構造では、簡単に説明すると、回路基板１の上面側に形成された凹部２内に第１の半導体構成体１１ａがフェースアップ方式で埋設され、第１の半導体構成体１１ａの４辺部の各中央部およびその各外側における回路基板１の上方に４つの第２の半導体構成体１１ｂがフェースダウン方式で搭載され、第１の半導体構成体１１ａの上面中央部に第３の半導体構成体１１ｃがフェースダウン方式で搭載されている。

このうち、回路基板１の上面において平面正方形状の凹部（第１の半導体構成体埋設領域）２の周囲には複数の接続端子３が設けられている。接続端子３は、回路基板１の上面に設けられた配線（図示せず）の一端部に接続されている。凹部２は、ガラス布基材エポキシ樹脂等からなる回路基板１の上面側に座ぐり加工等により形成されている。

第１〜第３の半導体構成体１１ａ、１１ｂ、１１ｃは、一般的にはＣＳＰと呼ばれるものであり、基本的な構成は同じである。すなわち、第１〜第３の半導体構成体１１ａ、１１ｂ、１１ｃは、平面正方形状または長方形状のシリコン基板（半導体基板）１２ａ、１２ｂ、１２ｃを備えている。シリコン基板１２ａ（１２ｂ、１２ｃ）の上面（下面）には所定の機能の集積回路（図示せず）が設けられ、上面（下面）周辺部にはアルミニウム系金属等からなる複数の接続パッド１３ａ（１３ｂ、１３ｃ）が集積回路に接続されて設けられている。

接続パッド１３ａ（１３ｂ、１３ｃ）の中央部を除くシリコン基板１２ａ（１２ｂ、１２ｃ）の上面（下面）には酸化シリコン等からなるパッシベーション膜１４ａ（１４ｂ、１４ｃ）およびポリイミド系樹脂等からなる保護膜１５ａ（１５ｂ、１５ｃ）が設けられ、接続パッド１３ａ（１３ｂ、１３ｃ）の中央部はパッシベーション膜１４ａ（１４ｂ、１４ｃ）および保護膜１５ａ（１５ｂ、１５ｃ）に設けられた開口部１６ａ（１６ｂ、１６ｃ）を介して露出されている。

保護膜１５ａ（１５ｂ、１５ｃ）の上面（下面）には配線１７ａ（１７ｂ、１7ｃ）が設けられている。配線１7ａ（１7ｂ、１７ｃ）は、保護膜１５ａ（１５ｂ、１５ｃ）の上面（下面）に設けられた銅等からなる下地金属層１８ａ（１８ｂ、１８ｃ）と、下地金属層１８ａ（１８ｂ、１８ｃ）の上面（下面）に設けられた銅からなる上部金属層１９ａ（１９ｂ、１９ｃ）との２層構造となっている。配線１7ａ（１7ｂ、１7ｃ）の一端部は、パッシベーション膜１４ａ（１４ｂ、１４ｃ）および保護膜１５ａ（１５ｂ、１５ｃ）の開口部１６ａ（１６ｂ、１６ｃ）を介して接続パッド１３ａ（１３ｂ、１３ｃ）に接続されている。

配線１７ａ（１７ｂ、１７ｃ）の接続パッド部上面（下面）には銅からなる柱状電極（外部接続用電極）２０ａ（２０ｂ、２０ｃ）が設けられている。配線１７ａ（１７ｂ、１７ｃ）を含む保護膜１５ａ（１５ｂ、１５ｃ）の上面（下面）にはエポキシ系樹脂等からなる封止膜２１ａ（２１ｂ、２１ｃ）がその上面（下面）が柱状電極２０ａ（２０ｂ、２０ｃ）の上面（下面）と面一となるように設けられている。ここまでが、第１〜第３の半導体構成体１１ａ、１１ｂ、１１ｃの基本的な構成が同じ部分である。

次に、第２、第３の半導体構成体１１ｂ、１１ｃの構成が第１の半導体構成体１１ａの構成と異なる点について説明する。第２の半導体構成体１１ｂでは、柱状電極２０ｂの下面に半田ボール（導電接合部材）２２ｂが設けられている。第３の半導体構成体１１ｃでは、柱状電極２０ｃの下面に半田ボール（導電接合部材）２２ｃが設けられている。この場合、半田ボール２２ｂ、２２ｃの大きさ（高さ）は同じとなっている。

そして、第１の半導体構成体１１ａは、そのシリコン基板１２ａの下面に予め設けられたダイボンド材からなる接着層４が回路基板１の凹部２内の底面に接着されていることにより、回路基板１の凹部２内にフェースアップ方式で配置（埋設）されている。この状態では、第１の半導体構成体１１ａおよび回路基板１の上面は実質的に一面を形成している。

第２の半導体構成体１１ｂは、その一部の半田ボール２２ｂが第１の半導体構成体１１ａの周辺部に配置された柱状電極２０ａの上面に接合され、且つ、その残りの半田ボール２２ｂが回路基板１の接続端子３に接合された状態で、第１の半導体構成体１１ａの４辺部の各中央部およびその各外側における回路基板１の上方にフェースダウン方式で搭載されている。

第３の半導体構成体１１ｃは、その半田ボール２２ｃが第１の半導体構成体１１ａの中央部に配置された柱状電極２０ａの上面に接合された状態で、第１の半導体構成体１１ａの上面中央部（第２の半導体構成体１１ｂの搭載領域以外の領域）にフェースダウン方式で搭載されている。

以上のように、この半導体装置の実装構造では、回路基板１の上面側に形成された凹部２内に第１の半導体構成体１１ａをフェースアップ方式で埋設し、第１の半導体構成体１１ａおよび回路基板１の上方に第２の半導体構成体１１ｂをフェースダウン方式で搭載しているので、第１の半導体構成体１１ａと第２の半導体構成体１１ｂとに互いに重なり合う部分が生じ、これにより第１、第２の半導体構成体１１ａ、１１ｂを回路基板１上に実装しても、実装面積を小さくすることができる。

また、この半導体装置の実装構造では、第１の半導体構成体１１ａの上面中央部に第３の半導体構成体１１ｃをフェースダウン方式で搭載しているので、第３の半導体構成体１１ｃをさらに回路基板１上に実装しても、第１、第２の半導体構成体１１ａ、１１ｂを回路基板１上に実装した場合と比較して、実装面積が増加しないようにすることができる。

さらに、この半導体装置の実装構造では、回路基板１の上面側に形成された凹部２内に第１の半導体構成体１１ａを埋設しているので、全体の厚さを薄くすることができる。この場合、第１の半導体構成体１１ａおよび回路基板１の上面が実質的に一面を形成しているので、これらの上方に搭載される第２の半導体構成体１１ｂを傾斜しないように搭載することができる。

次に、第１〜第３の半導体構成体１１ａ、１１ｂ、１１ｃの実装方法の一例について簡単に説明する。まず、回路基板１の凹部２内の底面に第１の半導体構成体１１ａのシリコン基板１２ａの下面に予め設けられた接着層４を接着することにより、回路基板１の凹部２内に第１の半導体構成体１１ａをフェースアップ方式で配置（埋設）する。

次に、第１の半導体構成体１１ａの柱状電極２０ａの上面および回路基板１の接続端子３の上面にスクリーン印刷法等によりフラックスを塗布する。次に、フリップチップマウンターまたはフリップチップボンダーを用い、半田ボール２２ｂを有する第２の半導体構成体１１ｂを搭載し、また半田ボール２２ｃを有する第３の半導体構成体１１ｃを搭載する。この場合、第２、第３の半導体構成体１１ｂ、１１ｃの搭載はいずれを先に行なってもよい。

なお、第１の半導体構成体１１ａおよび回路基板１の上面が実質的に一面を形成し、且つ、半田ボール２２ｂ、２２ｃの大きさが同じであるから、第１の半導体構成体１１ａの柱状電極２０ａ上に半田ボール２２ｂ、２２ｃを形成し、且つ、回路基板１の接続端子３上に半田ボール２２ｂを形成しておいて、第２、第３の半導体構成体１１ｂ、１１ｃの搭載を行なうようにしてもよい。

（第２実施形態）
図３はこの発明の第２実施形態としての半導体装置の実装構造の図２同様の断面図を示す。この半導体装置の実装構造において、図２に示す半導体装置の実装構造と大きく異なる点は、第２の半導体構成体１１ｂの平面サイズを第１の半導体構成体１１ａの平面サイズよりも大きくし、第１の半導体構成体１１ａおよびその周囲における回路基板１の上方に第２の半導体構成体１１ｂをフェースダウン方式で搭載した点である。

この場合、第２の半導体構成体１１ｂは、その下面中央部に配置された柱状電極２０ｂの下面に設けられた半田ボール２２ｂが第１の半導体構成体１１ａの柱状電極２０ａの上面に接合され、且つ、その下面周辺部に配置された柱状電極２０ｂの下面に設けられた半田ボール２２ｂが回路基板１の接続端子３に接合された状態で、第１の半導体構成体１１ａおよびその周囲における回路基板１の上方にフェースダウン方式で搭載されている。

以上のように、この半導体装置の実装構造では、第１の半導体構成体１１ａおよびその周囲における回路基板１の上方に、第１の半導体構成体１１ａの平面サイズよりも大きい平面サイズの第２の半導体構成体１１ｂをフェースダウン方式で搭載しているので、第１の半導体構成体１１ａと第２の半導体構成体１１ｂとに互いに重なり合う部分が生じ、これにより第１、第２の半導体構成体１１ａ、１１ｂを回路基板１上に実装しても、実装面積を小さくすることができる。また、回路基板１の上面側に形成された凹部２内に第１の半導体構成体１１ａを埋設しているので、全体の厚さを薄くすることができる。

ところで、この実施形態においても、第１の半導体構成体１１ａおよび回路基板１の上面が実質的に一面を形成し、且つ、その半田ボール２２ｂの大きさが同じであるから、第１の半導体構成体１１ａの柱状電極２０ａ上に半田ボール２２ｂを形成し、且つ、回路基板１の接続端子３上に半田ボール２２ｂを形成しておいて、第２の半導体構成体１１ｂの搭載を行なうようにしてもよい。

（第３実施形態）
図４はこの発明の第３実施形態としての半導体装置の実装構造の図３同様の断面図を示す。この半導体装置の実装構造において、図３に示す半導体装置の実装構造と大きく異なる点は、１つの第２の半導体構成体１１ｂの下方における回路基板１の上面側に複数例えば２つまたは４つの凹部３を形成し、各凹部２内に第１の半導体構成体１１ａをフェースアップ方式で埋設した点である。この場合、凹部２間における回路基板１の上面には複数の接続端子３が設けられている。

そして、第２の半導体構成体１１ｂは、その下面中央部に配置された柱状電極２０ｂの下面に設けられた半田ボール２２ｂが全ての第１の半導体構成体１１ａの柱状電極２０ａの上面に接合され、且つ、その下面周辺部に配置された柱状電極２０ｂの下面に設けられた半田ボール２２ｂが回路基板１の接続端子３に接合された状態で、第１の半導体構成体１１ａおよびその周囲における回路基板１の上方にフェースダウン方式で搭載されている。

以上のように、この半導体装置の実装構造では、１つの第２の半導体構成体１１ｂの下方における回路基板１の上面側に複数例えば２つまたは４つの凹部２を形成し、各凹部２内に第１の半導体構成体１１ａをフェースアップ方式で埋設しているので、第１の半導体構成体１１ａと第２の半導体構成体１１ｂとに互いに重なり合う部分が生じ、これにより第１、第２の半導体構成体１１ａ、１１ｂを回路基板１上に実装しても、実装面積を小さくすることができる。また、回路基板１の上面側に形成された凹部２内に第１の半導体構成体１１ａを埋設しているので、全体の厚さを薄くすることができる。

ところで、この実施形態においても、第１の半導体構成体１１ａおよび回路基板１の上面が実質的に一面を形成し、且つ、半田ボール２２ｂの大きさが同じであるから、第１の半導体構成体１１ａの柱状電極２０ａ上に半田ボール２２ｂを形成し、且つ、回路基板１の接続端子３上に半田ボール２２ｂを形成しておいて、第２の半導体構成体１１ｂの搭載を行なうようにしてもよい。

（第４実施形態）
図５はこの発明の第４実施形態としての半導体装置の実装構造の図２同様の断面図を示す。この半導体装置の実装構造において、図２に示す半導体装置の実装構造と大きく異なる点は、回路基板１の上面側に第１の半導体構成体１１ａを、接着層を介さずにフェースアップ方式で埋め込んだ点である。この場合も、第１の半導体構成体１１ａおよび回路基板１の上面は実質的に一面を形成している。

ここで、回路基板１の上面側に第１の半導体構成体１１ａをフェースアップ方式で埋め込む方法の一例について簡単に説明する。まず、柱状電極２０ａおよび封止膜２１ａの上面を平坦面とされた第１の半導体構成体１１ａを準備する。次に、第１の半導体構成体１１ａの上下を反転してアルミ箔等からなるベース板（図示せず）の上面に配置する。

次に、第１の半導体構成体１１ａを含むベース板の上面に、スクリーン印刷法、スピンコート法等により液状樹脂を含む回路基板材料を塗布することにより、回路基板１を形成する。次に、ベース板をエッチング等により除去する。次に、回路基板１の上面にアルミニウム系金属等からなる接続端子３を含む配線（図示せず）を形成する。かくして、回路基板１の上面側に第１の半導体構成体１１ａをフェースアップ方式で埋め込んだものが得られる。

（第５実施形態）
図６はこの発明の第５実施形態としての半導体装置の実装構造の図２同様の断面図を示す。この半導体装置の実装構造において、図２に示す半導体装置の実装構造と大きく異なる点は、第１〜第３の半導体構成体１１ａ、１１ｂ、１１ｃが柱状電極２０ａ、２０ｂ、２０ｃおよび封止膜２１ａ、２１ｂ、２１ｃを備えていない点である。

この場合、第１〜第３の半導体構成体１１ａ、１１ｂ、１１ｃにおいては、配線１７ａ、１７ｂ、１７ｃを含む保護膜１５ａ、１５ｂ、１５ｃの上面または下面にソルダーレジスト等からなるオーバーコート膜３１ａ、３１ｂ、３１ｃが設けられている。配線１７ａ、１７ｂ、１７ｃの接続パッド部に対応する部分におけるオーバーコート膜３１ａ、３１ｂ、３１ｃには開口部３２ａ、３２ｂ、３２ｃが設けられている。

第２の半導体構成体１１ｂにおいては、オーバーコート膜３１ｂの開口部３２ｂ内およびその下方に半田ボール２２ｂが配線１７ｂの接続パッド部に接続されて設けられている。第３の半導体構成体１１ｃにおいては、オーバーコート膜３１ｃの開口部３２ｃ内およびその下方に半田ボール２２ｃが配線１７ｃの接続パッド部に接続されて設けられている。

そして、第２の半導体構成体１１ｂは、その一部の半田ボール２２ｂが第１の半導体構成体１１ａの周辺部に配置された配線１７ａの接続パッド部上面に接合され、且つ、その残りの半田ボール２２ｂが回路基板１の接続端子３に接合された状態で、第１の半導体構成体１１ａの４辺部の各中央部およびその各外側における回路基板１の上方に搭載されている。

第３の半導体構成体１１ｃは、その半田ボール２２ｃが第１の半導体構成体１１ａの中央部に配置された配線１７ａの接続パッド部上面に接合された状態で、第１の半導体構成体１１ａの上面中央部に搭載されている。なお、上記各実施形態において、半田ボール２２ｂ、２２ｃを用いずに、半田ペーストや導電性接着剤等からなる導電接合部材を用いるようにしてもよい。

この発明の第１実施形態としての半導体装置の実装構造の要部の平面図。図１のII−II線に沿う断面図。この発明の第２実施形態としての半導体装置の実装構造の図２同様の断面図。この発明の第３実施形態としての半導体装置の実装構造の図３同様の断面図。この発明の第４実施形態としての半導体装置の実装構造の図２同様の断面図。この発明の第５実施形態としての半導体装置の実装構造の図２同様の断面図。

符号の説明

１回路基板
２凹部
３接続端子
４接着層
１１ａ第１の半導体構成体
１１ｂ第２の半導体構成体
１１ｃ第３の半導体構成体
１２ａ、１２ｂ、１２ｃシリコン基板
１７ａ、１７ｂ、１７ｃ配線
２０ａ、２０ｂ、２０ｃ柱状電極
２１ａ、２１ｂ、２１ｃ封止膜
２２ｂ、２２ｃ半田ボール
３１ａ、３１ｂ、３１ｃオーバーコート膜

Claims

上面において第1の半導体構成体埋設領域の周囲に複数の接続端子が設けられた回路基板と、前記回路基板の上面側の第1の半導体構成体埋設領域にフェースアップ方式で埋設され、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する第１の半導体構成体と、前記第１の半導体構成体および前記回路基板の上方にフェースダウン方式で搭載され、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する第２の半導体構成体とを備え、前記第２の半導体構成体の一部の外部接続用電極は前記第１の半導体構成体の外部接続用電極に導電接合部材を介して接合され、前記第２の半導体構成体の残りの外部接続用電極は前記回路基板の接続端子に導電接合部材を介して接合されていることを特徴とする半導体装置の実装構造。
請求項１に記載の発明において、前記第１の半導体構成体の上方において前記第２の半導体構成体の搭載領域以外の領域に、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する第３の半導体構成体がフェースダウン方式で搭載され、前記第３の半導体構成体の外部接続用電極は前記第１の半導体構成体の外部接続用電極に導電接合部材を介して接合されていることを特徴とする半導体装置の実装構造。
請求項１に記載の発明において、前記第２の半導体構成体の平面サイズは前記第１の半導体構成体の平面サイズよりも大きくなっていることを特徴とする半導体装置の実装構造。
請求項１に記載の発明において、前記回路基板の上面側に前記第１の半導体構成体が複数個フェースアップ方式で埋設されていることを特徴とする半導体装置の実装構造。
請求項４に記載の発明において、前記第２の半導体構成体の平面サイズは前記第１の半導体構成体の平面サイズよりも大きくなっており、前記第２の半導体構成体の一部の外部接続用電極は全ての前記第１の半導体構成体の外部接続用電極に導電接合部材を介して接合されていることを特徴とする半導体装置の実装構造。
請求項１〜５のいずれかに記載の発明において、前記第１の半導体構成体および前記回路基板の上面は実質的に一面を形成していることを特徴とする半導体装置の実装構造。
請求項６に記載の発明において、前記第１の半導体構成体は前記回路基板の上面側に形成された凹部内に配置されていることを特徴とする半導体装置の実装構造。
請求項７に記載の発明において、前記第１の半導体構成体は前記回路基板の凹部内の底面に接着層を介して接着されていることを特徴とする半導体装置の実装構造。
請求項６に記載の発明において、前記第１の半導体構成体は前記回路基板の上面側に埋め込まれていることを特徴とする半導体装置の実装構造。
請求項６に記載の発明において、前記各導電接合部材は同一の大きさの半田ボールからなることを特徴とする半導体装置の実装構造。
請求項１０に記載の発明において、前記各半導体構成体は、前記外部接続用電極としての柱状電極を有し、且つ、前記柱状電極間に設けられた封止膜を有することを特徴とする半導体装置の実装構造。
請求項１０に記載の発明において、前記各半導体構成体は、前記外部接続用電極としての接続パッド部を有する配線を有し、且つ、前記配線の接続パッド部以外を覆うオーバーコート膜を有することを特徴とする半導体装置の実装構造。