JP2008187049A - システムインパッケージ装置 - Google Patents

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Abstract

【課題】システムインパッケージ装置の高性能化を図る。
【解決手段】本発明の例に係るシステムインパッケージ装置は、パッケージ基板１１と、パッケージ基板１１の一面側又は他面側に配置される外部端子１２と、パッケージ基板１１の他面側に配置される第１チップ１３と、第１チップ１３上に配置される第２チップ１４と、第１チップ１３と第２チップ１４との間に配置される複数のバンプ１５とを備える。外部端子１２に入力される信号は、第２チップ１４を経由して第１チップ１３に入力される。
【選択図】 図２

Description

本発明は、システムインパッケージ装置に関する。
近年、システムの高性能と低コストとの両立を図るため、１つのチップ内にシステムを形成するＳｏＣ(system on chip)や、１つのパッケージ内にシステムを形成するＳＩＰ(system in package)などの技術が開発されている（例えば、特許文献１，２を参照）。
ＳｏＣの場合、１つのチップ内に複数の機能ブロックが形成される。
しかし、複数の機能ブロックは、共通プロセスで形成することが難しい。例えば、ロジック回路とインターフェイス回路とを有する高速システムでは、ロジック回路は、薄膜ＣＭＯＳプロセスで形成され、インターフェイス回路は、厚膜ＣＭＯＳプロセスで形成される。
このため、プロセスの最適化を行い、コストの増加を抑えることが必要になるが、プロセス世代が進むにつれて、これが難しくなってきている。
これに対し、ＳＩＰでは、ＳｏＣで生じるコストの問題が発生しない。
ＳＩＰの場合、１つのパッケージ内に複数のチップが形成されるため、例えば、ロジック回路とインターフェイス回路とをそれぞれ異なるチップに形成できるからである。
しかし、システムが高性能になると、チップの端子数が多くなる。このため、複数のチップをワイヤボンディングで接続することが難しくなる。
そこで、バンプを用いて複数のチップを接続する技術が提案されている。
この技術によれば、異なる機能を有する２つのチップがバンプを介して互いにスタックされる。例えば、ロジックチップ上にメモリチップが配置され、両者は、バンプを介して互いに接続される。
この場合、上側チップは、下側チップよりも小さく、かつ、下側チップに対してフリップチップボンディングされる。このため、上側チップの表面（素子が形成される面。以下、同じ。）と下側チップの表面とが互いに対向する形となり、上側チップの信号端子がパッケージの外部端子に直接接続されることがない。
つまり、上側チップは、下側チップ内に形成される素子又は回路とのみ、信号（電源電圧を除く）のやりとりを行う。
しかし、高性能なシステムを構築するためには、上側チップの信号端子を、下側チップ内の素子又は回路を介さずに、パッケージの外部端子に直接接続したほうが好ましい場合がある。
特開平７−１７６６８４号公報 特開２００２−２７０７５９号公報
本発明は、バンプを介して互いにスタックされた２つのチップを有するシステムインパッケージ装置の高性能化を図るための技術を提案する。
本発明の例に係るシステムインパッケージ装置は、パッケージ基板と、パッケージ基板の一面側又は他面側に配置される外部端子と、パッケージ基板の他面側に配置される第１チップと、第１チップ上に配置される第２チップと、第１チップと第２チップとの間に配置される複数のバンプとを備え、外部端子に入力される信号は、第２チップを経由して第１チップに入力される。
本発明の例に係るシステムインパッケージ装置は、パッケージ基板と、パッケージ基板の一面側又は他面側に配置される外部端子と、第１チップと、第１チップ上及びパッケージ基板上に跨って配置される第２チップと、第１チップと第２チップとの間に配置される第１バンプと、パッケージ基板と第２チップとの間に配置される第２バンプとを備え、外部端子に入力される信号は、第２チップを経由して第１チップに入力される。
本発明によれば、バンプを介して互いにスタックされた２つのチップを有するシステムインパッケージ装置の高性能化を図ることができる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明は、バンプを介して互いにスタックされた２つのチップ（第１及び第２チップ）を有するシステムインパッケージ装置を対象とする。このようなシステムインパッケージ装置において、パッケージの外部端子に入力される信号が上側チップ（第２チップ）を経由して下側チップ（第１チップ）に入力される構造を提案する。
具体的には、第一に、パッケージの外部端子に入力される信号を、下側チップ内の導電層を介して上側チップ内のロジック回路に入力し、さらに、上側チップから下側チップに転送する。即ち、下側チップ内に、上側チップのリードとしての導電層を設けることにより、上述の構造を実現する。
第二に、上側チップ内にそのチップを貫通するスルーホールを形成し、上側チップの裏面（素子が形成されない面。以下、同じ。）に導電層を形成する。そして、パッケージの外部端子に入力される信号を、導電層及びスルーホールを介して第２チップ内のロジック回路に入力することで、上述の構造を実現する。
第三に、上側チップを、下側チップ上及びパッケージ基板（凸部）上に跨って配置する。即ち、上側チップが下側チップ及びパッケージ基板の両方にバンプを介して接続される構造を採用することにより、上述の構造を実現する。
尚、信号とは、データを意味し、電源電圧を含まないものとする。
このような構成によれば、バンプを介して互いにスタックされた２つのチップを有するシステムインパッケージ装置の高性能化を図ることができる。
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
(1) 第１実施の形態
A. 構造
図１は、第１実施の形態に係るシステムインパッケージ装置を示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。
パッケージ基板１１の一面側には、アレイ状の複数の外部端子１２が配置される。本例では、複数の外部端子１２をバンプとしているが、これに限られず、例えば、ピン、パッドなどであってもよい。
パッケージ基板１１の他面側には、下側チップ１３が配置される。下側チップ１３は、例えば、ロジックチップである。下側チップ１３の裏面は、接着剤によりパッケージ基板１１の他面に結合される。
下側チップ１３上には、上側チップ１４が配置される。上側チップ１４は、下側チップ１３とは異なる機能を有するチップ、例えば、インターフェイスチップである。
下側チップ１３と上側チップ１４の間には、アレイ状の複数のバンプ（例えば、直径が１００μｍ以下のマイクロバンプ）１５が配置される。
ここで、上側チップ１４は、下側チップ１３に対してフリップチップボンディングされるため、下側チップ１３の表面と上側チップ１４の表面とは互いに対向している。
また、上側チップ１４のサイズは、下側チップ１３のサイズよりも小さいため、上側チップ１４の表面は、パッケージ基板１１の上部からみて、完全に隠れた状態になっている。
複数の外部端子１２のうちの１つは、信号端子である。
本例では、この信号端子に入力される信号は、上側チップ１４を経由して下側チップ１３に入力される。また、信号は、下側チップ１３から上側チップ１４を経由して信号端子に転送され、パッケージの外部に出力される。
即ち、下側チップ１３は、上側チップ１４のリードとしての導電層１６を有する。また、パッケージ基板１１は、導電層１８と、複数の外部端子１２のうちの１つ及び導電層１８を接続する導電線１９とを有する。さらに、ボンディングワイヤ１７は、導電層１６，１８を互いに接続する。
これにより、信号端子としての外部端子１２は、バンプ１５、導電層１６、ボンディングワイヤ１７、導電層１８及び導電線１９を介して、上側チップ１４に接続される。
B. 変形例
図３は、第１実施の形態の変形例に係るシステムインパッケージ装置を示している。図４は、図３のＩＶ−ＩＶ線に沿う断面図である。
この変形例の特徴は、アレイ状の複数の外部端子１２をパッケージ基板１１の他面側に配置した点にある。これに伴い、図１及び図２の構造の一部が変更される。
パッケージ基板１１の一面側には、ヒートスプレッダー３１が配置される。この変形例によれば、パッケージ基板１１の一面側に大きなヒートスプレッダー３１を配置できるメリットがある。
パッケージ基板１１の他面側の縁に沿って凸部（パッケージ基板）２０が配置される。この凸部２０は、接着剤によりパッケージ基板１１に結合される。
凸部２０上には、アレイ状の複数の外部端子１２が配置される。
パッケージ基板１１の他面側の中央には、下側チップ１３が配置される。下側チップ１３の裏面は、接着剤によりパッケージ基板１１の他面に結合される。
下側チップ１３上には、上側チップ１４が配置される。上側チップ１４は、下側チップ１３とは異なる機能を有するチップである。
下側チップ１３と上側チップ１４の間には、アレイ状の複数のバンプ１５が配置される。
ここで、上側チップ１４は、下側チップ１３に対してフリップチップボンディングされるため、図１及び図２の構造と同様に、下側チップ１３の表面と上側チップ１４の表面とは互いに対向している。
また、上側チップ１４のサイズは、下側チップ１３のサイズよりも小さいため、上側チップ１４の表面は、パッケージ基板１１の上部からみて、完全に隠れた状態になっている。
しかし、図１及び図２の構造と同様に、外部端子１２に入力される信号は、上側チップ１４を経由して下側チップ１３に入力される。また、信号は、下側チップ１３から上側チップ１４を経由して外部端子１２に転送され、パッケージの外部に出力される。
即ち、下側チップ１３は、上側チップ１４のリードとしての導電層１６を有する。また、パッケージ基板１１は、導電層１８を有し、ボンディングワイヤ１７は、導電層１６，１８を互いに接続する。さらに、凸部２０は、複数の外部端子１２のうちの１つ及び導電層１８を接続する導電線１９を有する。
これにより、信号端子としての外部端子１２は、バンプ１５、導電層１６、ボンディングワイヤ１７、導電層１８及び導電線１９を介して、上側チップ１４に接続される。
尚、凸部２０の一部には、キャビティＣＡが設けられているため、ボンディングワイヤ１７による導電層１６，１８の結合が可能になっている。
C. まとめ
第１実施の形態によれば、下側チップは、上側チップのリードとしての導電層を有するため、システムインパッケージ装置の高性能化を図ることができる。
(2) 第２実施の形態
A. 構造
図５は、第２実施の形態に係るシステムインパッケージ装置を示している。図６は、図５のＶＩ−ＶＩ線に沿う断面図である。
パッケージ基板１１の一面側には、アレイ状の複数の外部端子１２が配置される。本例では、複数の外部端子１２をバンプとしているが、これに限られず、例えば、ピン、パッドなどであってもよい。
パッケージ基板１１の他面側には、下側チップ１３が配置される。下側チップ１３は、例えば、ロジックチップである。下側チップ１３の裏面は、接着剤によりパッケージ基板１１の他面に結合される。
下側チップ１３上には、上側チップ１４が配置される。上側チップ１４は、下側チップ１３とは異なる機能を有するチップ、例えば、インターフェイスチップである。
下側チップ１３と上側チップ１４の間には、アレイ状の複数のバンプ（例えば、直径が１００μｍ以下のマイクロバンプ）１５が配置される。
ここで、上側チップ１４は、下側チップ１３に対してフリップチップボンディングされるため、下側チップ１３の表面と上側チップ１４の表面とは互いに対向している。
また、上側チップ１４のサイズは、下側チップ１３のサイズよりも小さいため、上側チップ１４の表面は、パッケージ基板１１の上部からみて、完全に隠れた状態になっている。
しかし、本例では、外部端子１２に入力される信号は、上側チップ１４を経由して下側チップ１３に入力される。また、信号は、下側チップ１３から上側チップ１４を経由して外部端子１２に転送され、パッケージの外部に出力される。
即ち、上側チップ１４は、そのチップを貫通するスルーホール２１と、そのチップの裏面に配置される導電層１６とを有する。また、パッケージ基板１１は、導電層１８と、複数の外部端子１２のうちの１つ及び導電層１８を接続する導電線１９とを有する。さらに、ボンディングワイヤ１７は、導電層１６，１８を互いに接続する。
これにより、信号端子としての外部端子１２は、導電層１６、ボンディングワイヤ１７、導電層１８、導電線１９及びスルーホール２１を介して、上側チップ１４に接続される。
B. 変形例
図７は、第２実施の形態の変形例に係るシステムインパッケージ装置を示している。図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。
この変形例の特徴は、アレイ状の複数の外部端子１２をパッケージ基板１１の他面側に配置した点にある。これに伴い、図５及び図６の構造の一部が変更される。
パッケージ基板１１の一面側には、ヒートスプレッダー３１が配置される。この変形例によれば、パッケージ基板１１の一面側に大きなヒートスプレッダー３１を配置できるメリットがある。
パッケージ基板１１の他面側の縁に沿って凸部（パッケージ基板）２０が配置される。この凸部２０は、接着剤によりパッケージ基板１１に結合される。
凸部２０上には、アレイ状の複数の外部端子１２が配置される。
パッケージ基板１１の他面側の中央には、下側チップ１３が配置される。下側チップ１３の裏面は、接着剤によりパッケージ基板１１の他面に結合される。
下側チップ１３上には、上側チップ１４が配置される。上側チップ１４は、下側チップ１３とは異なる機能を有するチップである。
下側チップ１３と上側チップ１４の間には、アレイ状の複数のバンプ１５が配置される。
ここで、上側チップ１４は、下側チップ１３に対してフリップチップボンディングされるため、図５及び図６の構造と同様に、下側チップ１３の表面と上側チップ１４の表面とは互いに対向している。
また、上側チップ１４のサイズは、下側チップ１３のサイズよりも小さいため、上側チップ１４の表面は、パッケージ基板１１の上部からみて、完全に隠れた状態になっている。
しかし、図５及び図６の構造と同様に、外部端子１２に入力される信号は、上側チップ１４を経由して下側チップ１３に入力される。また、信号は、下側チップ１３から上側チップ１４を経由して外部端子１２に転送され、パッケージの外部に出力される。
即ち、上側チップ１４は、そのチップを貫通するスルーホール２１と、そのチップの裏面に配置される導電層１６とを有する。また、パッケージ基板１１は、導電層１８を有し、ボンディングワイヤ１７は、導電層１６，１８を互いに接続する。さらに、凸部２０は、複数の外部端子１２のうちの１つ及び導電層１８を接続する導電線１９を有する。
これにより、信号端子としての外部端子１２は、導電層１６、ボンディングワイヤ１７、導電層１８、導電線１９及びスルーホール２１を介して、上側チップ１４に接続される。
尚、凸部２０の一部には、キャビティＣＡが設けられているため、ボンディングワイヤ１７による導電層１６，１８の結合が可能になっている。
C. まとめ
第２実施の形態によれば、上側チップは、そのチップを貫通するスルーホールと、そのチップの裏面に配置される導電層とを有するため、システムインパッケージ装置の高性能化を図ることができる。
また、第２実施の形態は、第１実施の形態と比べると、スルーホールを設ける分だけコストが増加する一方、下側チップに上側チップのリードとしての導電層を設ける必要がないため、下側チップのサイズを縮小できるメリットがある。
(3) 第３実施の形態
A. 構造
図９は、第３実施の形態に係るシステムインパッケージ装置を示している。図１０は、図９のＸ−Ｘ線に沿う断面図である。
パッケージ基板１１の一面側には、アレイ状の複数の外部端子１２が配置される。本例では、複数の外部端子１２をバンプとしているが、これに限られず、例えば、ピン、パッドなどであってもよい。
パッケージ基板１１の他面側の縁に沿って凸部（パッケージ基板）２０が配置される。この凸部２０は、接着剤によりパッケージ基板１１に結合される。
尚、凸部２０は、パッケージ基板１１の中央に凹部を設けることにより形成することも可能である。
パッケージ基板１１の他面側の中央には、下側チップ１３が配置される。下側チップ１３は、例えば、ロジックチップである。下側チップ１３の裏面は、接着剤によりパッケージ基板１１の他面に結合される。
下側チップ１３の上面は、凸部２０の上面とほぼ一致している。
下側チップ１３上及び凸部２０上には、両者に跨るように上側チップ１４が配置される。上側チップ１４は、下側チップ１３とは異なる機能を有するチップ、例えば、インターフェイスチップである。
下側チップ１３と上側チップ１４の間には、アレイ状の複数のバンプ（例えば、直径が１００μｍ以下のマイクロバンプ）１５が配置される。また、凸部２０と上側チップ１４の間には、アレイ状の複数のバンプ（例えば、直径が１００μｍを越える通常のフリップチップバンプ）２２が配置される。
複数の外部端子１２のうちの１つは、信号端子である。
本例では、この信号端子に入力される信号は、上側チップ１４を経由して下側チップ１３に入力される。また、信号は、下側チップ１３から上側チップ１４を経由して信号端子に転送され、パッケージの外部に出力される。
即ち、凸部２０は、導電層１８を有し、信号端子としての１つのバンプ２２は、この導電層１８に接続される。また、パッケージ基板１１及び凸部２０は、複数の外部端子１２のうちの１つ及び導電層１８を接続する導電線１９を有する。
これにより、信号端子としての外部端子１２は、導電層１８、導電線１９及びバンプ２２を介して、上側チップ１４に接続される。
B. 第１変形例
図１１は、第３実施の形態の第１変形例に係るシステムインパッケージ装置を示している。図１２は、図１１のＸＩＩ−ＸＩＩ線に沿う断面図である。
この第１変形例の特徴は、アレイ状の複数の外部端子１２をパッケージ基板１１の他面側に配置した点にある。これに伴い、図９及び図１０の構造の一部が変更される。
パッケージ基板１１の一面側には、ヒートスプレッダー３１が配置される。この第１変形例によれば、パッケージ基板１１の一面側に大きなヒートスプレッダー３１を配置できるメリットがある。
パッケージ基板１１の他面側の縁に沿って凸部（パッケージ基板）２０Ａ，２０Ｂが配置される。この凸部２０Ａ，２０Ｂは、接着剤によりパッケージ基板１１に結合される。
尚、凸部２０Ａについては、パッケージ基板１１の中央に凹部を設けることにより形成することも可能である。
凸部２０Ｂ上には、アレイ状の複数の外部端子１２が配置される。
パッケージ基板１１の他面側の中央には、下側チップ１３が配置される。下側チップ１３の裏面は、接着剤によりパッケージ基板１１の他面に結合される。
下側チップ１３上及び凸部２０Ａ上には、両者に跨がるように上側チップ１４が配置される。凸部２０Ａの一部は、上側チップ１４を配置できるように、凸部２０Ｂには覆われていない。また、下側チップ１３の上面は、凸部２０Ａの上面とほぼ一致している。
上側チップ１４は、下側チップ１３とは異なる機能を有するチップである。
下側チップ１３と上側チップ１４の間には、アレイ状の複数のバンプ１５が配置される。また、凸部２０Ａと上側チップ１４の間には、アレイ状の複数のバンプ２２が配置される。
また、図９及び図１０の構造と同様に、外部端子１２に入力される信号は、上側チップ１４を経由して下側チップ１３に入力される。また、信号は、下側チップ１３から上側チップ１４を経由して外部端子１２に転送され、パッケージの外部に出力される。
即ち、凸部２０Ａは、導電層１８を有し、信号端子としての１つのバンプ２２は、この導電層１８に接続される。また、凸部２０Ａ，２０Ｂは、複数の外部端子１２のうちの１つ及び導電層１８を接続する導電線１９を有する。
これにより、信号端子としての外部端子１２は、導電層１８、導電線１９及びバンプ２２を介して、上側チップ１４に接続される。
尚、第１変形例において、パッケージ基板１１を省略することも可能である。この場合、ヒートスプレッダー３１上に、直接、下側チップ１３及び凸部（パッケージ基板）２０Ａ，２０Ｂが搭載される。
C. 第２変形例
図１３は、第３実施の形態の第２変形例に係るシステムインパッケージ装置を示している。
この第２変形例の特徴は、図９及び図１０の構造と比べると、下側チップ１３及び凸部２０上に、複数の上側チップ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを配置した点にあり、その他については、図９及び図１０の構造と同じである。
本例では、下側チップ１３の１つの辺に１つずつ、合計、４つの上側チップ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを配置している。但し、本例に限られず、上側チップの数は、２つ以上であればよい。
上側チップ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄの各々は、図９及び図１０の構造における上側チップ１４と同じ特徴を有する。
即ち、バンプ１５Ａ，１５Ｂ，１５Ｃ，１５Ｄは、下側チップ１３と上側チップ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとの間に配置され、バンプ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄは、凸部２０と上側チップ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとの間に配置される。
また、外部端子１２に入力される信号は、上側チップ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄのうちの１つを経由して下側チップ１３に入力される。また、信号は、下側チップ１３から上側チップ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄのうちの１つを経由して外部端子１２に転送され、パッケージの外部に出力される。
上側チップ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄの機能は、全て同じでも、又は、互いに異なっていてもよい。
例えば、上側チップ１４Ａは、高速インターフェイスチップとし、残りの３つの上側チップ１４Ｂ，１４Ｃ，１４Ｄは、通常のＣＭＯＳインターフェイスチップとすることができる。
D. まとめ
第３実施の形態によれば、上側チップは、下側チップ上及びパッケージ基板の凸部上に跨って配置されるため、システムインパッケージ装置の高性能化を図ることができる。
３． 適用例
本発明の例は、高速通信システムに適用できる。
例えば、第１乃至第３実施の形態における下側チップをロジックチップとし、上側チップをインターフェイスチップとした場合、ロジックチップに対する信号の入出力を、インターフェイスチップを介して行うことにより高速通信を可能にできる。
インターフェイスチップとしては、ＳｅｒＤｅｓ（シリアライザ／デシリアライザ）Ｉ／Ｏチップなどがある。
この場合、例えば、シリアルデータが外部バスから外部端子を経由して上側チップに入力される。上側チップ内では、シリアルデータをパラレルデータに変換する処理が行われ、パラレルデータは、下側チップに出力される。
また、例えば、パラレルデータが下側チップから上側チップに入力される。上側チップ内では、パラレルデータをシリアルデータに変換する処理が行われ、シリアルデータは、外部端子を経由して外部バスに出力される。
４． むすび
本発明によれば、バンプを介して互いにスタックされた２つのチップを有するシステムインパッケージ装置の高性能化を図ることができる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
第１実施の形態に係るＳＩＰを示す平面図。 図１のＩＩ−ＩＩ線に沿う断面図。 第１実施の形態の変形例に係るＳＩＰを示す平面図。 図３のＩＶ−ＩＶ線に沿う断面図。 第２実施の形態に係るＳＩＰを示す平面図。 図５のＶＩ−ＶＩ線に沿う断面図。 第２実施の形態の変形例に係るＳＩＰを示す平面図。 図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。 第３実施の形態に係るＳＩＰを示す平面図。 図９のＸ−Ｘ線に沿う断面図。 第３実施の形態の第１変形例に係るＳＩＰを示す平面図。 図１１のＸＩＩ−ＸＩＩ線に沿う断面図。 第３実施の形態の第２変形例に係るＳＩＰを示す平面図。
符号の説明
１１： パッケージ基板、 １２： 外部端子、 １３： 下側チップ、 １４，１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ： 上側チップ、 １５，２２： バンプ、 １６，１８： 導電層、 １７： ボンディングワイヤ、 １９： 導電線、 ２０，２０Ａ，２０Ｂ： 凸部、 ２１： スルーホール、 ３１： ヒートスプレッダー。

Claims (5)

  1. パッケージ基板と、前記パッケージ基板の一面側又は他面側に配置される外部端子と、前記パッケージ基板の他面側に配置される第１チップと、前記第１チップ上に配置される第２チップと、前記第１チップと前記第２チップとの間に配置される複数のバンプとを具備し、前記外部端子に入力される信号は、前記第２チップを経由して前記第１チップに入力されることを特徴とするシステムインパッケージ装置。
  2. 前記第１チップは、導電層を有し、前記信号は、前記導電層を介して前記第２チップ内のロジック回路に入力されることを特徴とする請求項１に記載のシステムインパッケージ装置。
  3. 前記第２チップは、スルーホールと、前記複数のバンプが配置される側とは反対側の面に配置される導電層とを有し、前記信号は、前記導電層及び前記スルーホールを介して前記第２チップ内のロジック回路に入力されることを特徴とする請求項１に記載のシステムインパッケージ装置。
  4. パッケージ基板と、前記パッケージ基板の一面側又は他面側に配置される外部端子と、第１チップと、前記第１チップ上及び前記パッケージ基板上に跨って配置される第２チップと、前記第１チップと前記第２チップとの間に配置される第１バンプと、前記パッケージ基板と前記第２チップとの間に配置される第２バンプとを具備し、前記外部端子に入力される信号は、前記第２チップを経由して前記第１チップに入力されることを特徴とするシステムインパッケージ装置。
  5. 前記第２チップのサイズは、第１チップのサイズよりも小さいことを特徴とする請求項１乃至４のいずれか１項に記載のシステムインパッケージ装置。
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