JPH06112401A - マルチチップ実装回路 - Google Patents
マルチチップ実装回路Info
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- JPH06112401A JPH06112401A JP4280900A JP28090092A JPH06112401A JP H06112401 A JPH06112401 A JP H06112401A JP 4280900 A JP4280900 A JP 4280900A JP 28090092 A JP28090092 A JP 28090092A JP H06112401 A JPH06112401 A JP H06112401A
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2924/01055—Cesium [Cs]
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 複数個のＩＣチップを組み合わせて回路を構
成するマルチチップ実装回路において、ＩＣチップ間の
信号伝送に遅延がなく、インピーダンスミスマッチによ
る波形劣化が極めて小さい状態で接続でき、また、複数
のＩＣチップを実装する場合に交差配線を少なくするこ
とができ、交差部でのクロストークをなくすことがで
き、さらに、実装面積を小さくすることができるマルチ
チップ実装回路を提供することを目的とするものであ
る。 【構成】 １つのＩＣチップの信号端子と他のＩＣチッ
プの信号端子とが互いに向き合うように２つのＩＣチッ
プが配置され、互いに向き合った信号端子同士が互いに
接続され、このようにして複数個のＩＣチップが複数段
に積み重ねられるとともに互いに向き合った信号端子同
士が互いに接続されているものである。
成するマルチチップ実装回路において、ＩＣチップ間の
信号伝送に遅延がなく、インピーダンスミスマッチによ
る波形劣化が極めて小さい状態で接続でき、また、複数
のＩＣチップを実装する場合に交差配線を少なくするこ
とができ、交差部でのクロストークをなくすことがで
き、さらに、実装面積を小さくすることができるマルチ
チップ実装回路を提供することを目的とするものであ
る。 【構成】 １つのＩＣチップの信号端子と他のＩＣチッ
プの信号端子とが互いに向き合うように２つのＩＣチッ
プが配置され、互いに向き合った信号端子同士が互いに
接続され、このようにして複数個のＩＣチップが複数段
に積み重ねられるとともに互いに向き合った信号端子同
士が互いに接続されているものである。
Description
【０００１】
【産業上の利用分野】本発明は、複数個のＩＣチップを
組み合わせて回路を構成するマルチチップ実装回路に関
し、特に、ギガビットを越える超高速ＩＣチップを用い
た超高速回路、または高密度実装回路に使用するマルチ
チップ実装回路に関する。
組み合わせて回路を構成するマルチチップ実装回路に関
し、特に、ギガビットを越える超高速ＩＣチップを用い
た超高速回路、または高密度実装回路に使用するマルチ
チップ実装回路に関する。
【０００２】
【従来の技術】従来、複数個のＩＣチップからなるマル
チチップ実装回路としては、 多層セラミック基板上に、複数個のＩＣチップを互い
に平面的に実装する回路であり、セラミックスの多層配
線によって各ＩＣチップ間の接続を行う回路 セラミックスまたはＳｉ等の基板の上に樹脂等を絶縁
物とした多層配線を形成し、互いに平面的に実装された
複数個のＩＣチップ間を多層配線で接続する回路が知ら
れている。
チチップ実装回路としては、 多層セラミック基板上に、複数個のＩＣチップを互い
に平面的に実装する回路であり、セラミックスの多層配
線によって各ＩＣチップ間の接続を行う回路 セラミックスまたはＳｉ等の基板の上に樹脂等を絶縁
物とした多層配線を形成し、互いに平面的に実装された
複数個のＩＣチップ間を多層配線で接続する回路が知ら
れている。
【０００３】
【発明が解決しようとする課題】上記従来例において
は、ＩＣチップを平面的に配置して各ＩＣチップ間を配
線するので、多層配線で構成された信号線が長くなり、
特に超高速回路においては、信号の配線遅延や伝播損失
が大きいという問題がある。また、特に超高速回路にお
いては、ベンド部分やスルーホール部等におけるインピ
ーダンス不整合が大きくなるという問題があり、また信
号線同士の交差が生じ、これによって信号線間でクロス
トークが発生し、回路の動作が困難になるという問題が
ある。さらに、ＩＣチップを平面的に実装するので、回
路の面積が大きくなるという問題がある。
は、ＩＣチップを平面的に配置して各ＩＣチップ間を配
線するので、多層配線で構成された信号線が長くなり、
特に超高速回路においては、信号の配線遅延や伝播損失
が大きいという問題がある。また、特に超高速回路にお
いては、ベンド部分やスルーホール部等におけるインピ
ーダンス不整合が大きくなるという問題があり、また信
号線同士の交差が生じ、これによって信号線間でクロス
トークが発生し、回路の動作が困難になるという問題が
ある。さらに、ＩＣチップを平面的に実装するので、回
路の面積が大きくなるという問題がある。
【０００４】本発明は、ＩＣチップ間の信号伝送に遅延
がなく、インピーダンスミスマッチによる波形劣化が極
めて小さい状態で接続でき、また、複数のＩＣチップを
実装する場合に交差配線を少なくすることができ、交差
部でのクロストークをなくすことができ、さらに、実装
面積を小さくすることができるマルチチップ実装回路を
提供することを目的とするものである。
がなく、インピーダンスミスマッチによる波形劣化が極
めて小さい状態で接続でき、また、複数のＩＣチップを
実装する場合に交差配線を少なくすることができ、交差
部でのクロストークをなくすことができ、さらに、実装
面積を小さくすることができるマルチチップ実装回路を
提供することを目的とするものである。
【０００５】
【課題を解決するための手段】本発明は、複数個のＩＣ
チップを組み合わせて回路を構成するマルチチップ実装
回路において、１つのＩＣチップの信号端子と他のＩＣ
チップの信号端子とが互いに向き合うように２つのＩＣ
チップが配置され、互いに向き合った信号端子同士が互
いに接続され、このようにして複数個のＩＣチップが複
数段に積み重ねられるとともに互いに向き合った信号端
子同士が互いに接続されているものである。
チップを組み合わせて回路を構成するマルチチップ実装
回路において、１つのＩＣチップの信号端子と他のＩＣ
チップの信号端子とが互いに向き合うように２つのＩＣ
チップが配置され、互いに向き合った信号端子同士が互
いに接続され、このようにして複数個のＩＣチップが複
数段に積み重ねられるとともに互いに向き合った信号端
子同士が互いに接続されているものである。
【０００６】
【作用】本発明は、１つのＩＣチップの信号端子と他の
ＩＣチップの信号端子とが互いに向き合うように２つの
ＩＣチップが配置され、上記互いに向き合った信号端子
同士が互いに接続され、このようにして複数個のＩＣチ
ップが複数段に積み重ねられるとともに互いに向き合っ
た信号端子同士が互いに接続されているので、ＩＣチッ
プ間の信号伝送に遅延がなく、インピーダンスミスマッ
チによる波形劣化が極めて小さい状態で接続でき、ま
た、複数のＩＣチップを実装する場合に交差配線を少な
くすることができ、交差部でのクロストークをなくすこ
とができ、さらに、ＩＣチップを重ねて実装することに
よって実装面積を小さくすることができる。
ＩＣチップの信号端子とが互いに向き合うように２つの
ＩＣチップが配置され、上記互いに向き合った信号端子
同士が互いに接続され、このようにして複数個のＩＣチ
ップが複数段に積み重ねられるとともに互いに向き合っ
た信号端子同士が互いに接続されているので、ＩＣチッ
プ間の信号伝送に遅延がなく、インピーダンスミスマッ
チによる波形劣化が極めて小さい状態で接続でき、ま
た、複数のＩＣチップを実装する場合に交差配線を少な
くすることができ、交差部でのクロストークをなくすこ
とができ、さらに、ＩＣチップを重ねて実装することに
よって実装面積を小さくすることができる。
【０００７】
【実施例】図１は、本発明の第１実施例の要部を示す斜
視図であり、図２は、図１のＩＩ−ＩＩ線から見た縦断
面図である。この第１実施例は、２つのＩＣチップＩＣ
１、ＩＣ２を用いて回路を構成するときにおける実装構
造の例である。
視図であり、図２は、図１のＩＩ−ＩＩ線から見た縦断
面図である。この第１実施例は、２つのＩＣチップＩＣ
１、ＩＣ２を用いて回路を構成するときにおける実装構
造の例である。
【０００８】チップＩＣ１は、回路側の面ＣＳが上に向
けられ、回路側の面ＣＳと反対の面が下に向けられ、配
線基板ＰＢのくり貫かれた部分にチップＩＣ１全体が収
納され、チップＩＣ１が配線基板ＰＢと平面的に配置さ
れている。チップＩＣ１の回路側の面ＣＳには信号端子
パッドＰ１１、Ｐ１２と電源端子パッドＰ３とが設けら
れ、チップＩＣ１の回路側の面ＣＳと反対の面がグラン
ドＧＮＤに接続されている。電源端子パッドＰ３は、チ
ップＩＣ１の回路側の面ＣＳであってチップＩＣ２と重
ならない領域に設けられ、ボンデイングワイヤＷを介し
て電源線Ｄ１に接続されている。
けられ、回路側の面ＣＳと反対の面が下に向けられ、配
線基板ＰＢのくり貫かれた部分にチップＩＣ１全体が収
納され、チップＩＣ１が配線基板ＰＢと平面的に配置さ
れている。チップＩＣ１の回路側の面ＣＳには信号端子
パッドＰ１１、Ｐ１２と電源端子パッドＰ３とが設けら
れ、チップＩＣ１の回路側の面ＣＳと反対の面がグラン
ドＧＮＤに接続されている。電源端子パッドＰ３は、チ
ップＩＣ１の回路側の面ＣＳであってチップＩＣ２と重
ならない領域に設けられ、ボンデイングワイヤＷを介し
て電源線Ｄ１に接続されている。
【０００９】チップＩＣ２は、その回路側の面ＣＳが下
に向けられ、その回路側の面ＣＳと反対の面が上に向け
られ、回路側の面ＣＳに信号端子パッドＰ２１、Ｐ２２
が設けられ、回路側の面ＣＳと反対の面に信号端子パッ
ドＰ４が設けられている。チップＩＣ２は、フリップチ
ップ接続するバンプＢを介してチップＩＣ１の上に重ね
られている。つまり、ＩＣチップＩＣ１とＩＣ２とを対
向させて重ね合わせたときに、互いに接続されるパッド
Ｐ１１とＰ２１とが対向するように、また、パッドＰ１
２とＰ２２とが対向するように、パッドＰ１１とＰ２１
との配置およびパッドＰ１２とＰ２２との配置が予め決
められている。
に向けられ、その回路側の面ＣＳと反対の面が上に向け
られ、回路側の面ＣＳに信号端子パッドＰ２１、Ｐ２２
が設けられ、回路側の面ＣＳと反対の面に信号端子パッ
ドＰ４が設けられている。チップＩＣ２は、フリップチ
ップ接続するバンプＢを介してチップＩＣ１の上に重ね
られている。つまり、ＩＣチップＩＣ１とＩＣ２とを対
向させて重ね合わせたときに、互いに接続されるパッド
Ｐ１１とＰ２１とが対向するように、また、パッドＰ１
２とＰ２２とが対向するように、パッドＰ１１とＰ２１
との配置およびパッドＰ１２とＰ２２との配置が予め決
められている。
【００１０】チップＩＣ２のパッドＰ２２とＰ４との間
にスルーホールＳＨが設けられている。パッドＰ４は、
ボンデイングワイヤＷ１を介して、配線基板ＰＢの伝送
線路Ｔ１と接続されている。
にスルーホールＳＨが設けられている。パッドＰ４は、
ボンデイングワイヤＷ１を介して、配線基板ＰＢの伝送
線路Ｔ１と接続されている。
【００１１】配線基板ＰＢ上の伝送線路Ｔ１は、重ね合
わせではなく平面的に配置されたＩＣチップ間（または
ＩＣチップとＩＣパッケージのリードとの間）で信号を
伝送する線路であり、マイクロストリップ線路やコプレ
ーナ線路等で構成された線路である。なお、配線基板Ｐ
Ｂの下面はチップＩＣ１の下面と同様に全てグランドＧ
ＮＤに接続されている。
わせではなく平面的に配置されたＩＣチップ間（または
ＩＣチップとＩＣパッケージのリードとの間）で信号を
伝送する線路であり、マイクロストリップ線路やコプレ
ーナ線路等で構成された線路である。なお、配線基板Ｐ
Ｂの下面はチップＩＣ１の下面と同様に全てグランドＧ
ＮＤに接続されている。
【００１２】つまり、上記実施例において、２つのＩＣ
チップを組み合わせて回路を構成するマルチチップ実装
回路において、１つのＩＣチップの信号端子と他のＩＣ
チップの信号端子とが互いに向き合うように２つのＩＣ
チップが配置され、互いに向き合った信号端子同士が互
いに接続され、このようにして複数個のＩＣチップが複
数段に積み重ねられるとともに互いに向き合った信号端
子同士が互いに接続されている。また、ＩＣチップが３
段以上重ねられる場合には、２段目以上のＩＣチップの
回路側と反対の面に、信号端子として裏面パッドが設け
られ、回路側の配線と裏面パッドとがスルーホールを介
して接続され、隣接するＩＣチップまたはパッケージリ
ードと裏面パッドとがワイヤボンデイングによって接続
されている。
チップを組み合わせて回路を構成するマルチチップ実装
回路において、１つのＩＣチップの信号端子と他のＩＣ
チップの信号端子とが互いに向き合うように２つのＩＣ
チップが配置され、互いに向き合った信号端子同士が互
いに接続され、このようにして複数個のＩＣチップが複
数段に積み重ねられるとともに互いに向き合った信号端
子同士が互いに接続されている。また、ＩＣチップが３
段以上重ねられる場合には、２段目以上のＩＣチップの
回路側と反対の面に、信号端子として裏面パッドが設け
られ、回路側の配線と裏面パッドとがスルーホールを介
して接続され、隣接するＩＣチップまたはパッケージリ
ードと裏面パッドとがワイヤボンデイングによって接続
されている。
【００１３】上記実施例によれば、チップＩＣ１とＩＣ
２との間の接続がバンプＢのみで行われているので、Ｉ
Ｃチップ間の接続による信号の伝播遅延がなく、インピ
ーダンスミスマッチによる波形劣化が極めて小さい状態
で接続でき、また、２つのＩＣチップを実装する場合に
交差配線を少なくすることができ、交差部でのクロスト
ークをなくすことができ、さらに、ＩＣチップを重ねて
実装することによって実装面積を小さくすることができ
る。
２との間の接続がバンプＢのみで行われているので、Ｉ
Ｃチップ間の接続による信号の伝播遅延がなく、インピ
ーダンスミスマッチによる波形劣化が極めて小さい状態
で接続でき、また、２つのＩＣチップを実装する場合に
交差配線を少なくすることができ、交差部でのクロスト
ークをなくすことができ、さらに、ＩＣチップを重ねて
実装することによって実装面積を小さくすることができ
る。
【００１４】上記実施例における伝送線路Ｔ１、電源線
Ｄ１はそれぞれ伝送線路、電源線を代表して記載された
ものであり、ボンディングワイヤを介して伝送線路をチ
ップＩＣ１のパッドに接続してもよく、ボンディングワ
イヤを介して電源線をチップＩＣ２のパッドに接続して
もよく、伝送線路、電源線の一方または双方を複数設け
るようにしてもよい。
Ｄ１はそれぞれ伝送線路、電源線を代表して記載された
ものであり、ボンディングワイヤを介して伝送線路をチ
ップＩＣ１のパッドに接続してもよく、ボンディングワ
イヤを介して電源線をチップＩＣ２のパッドに接続して
もよく、伝送線路、電源線の一方または双方を複数設け
るようにしてもよい。
【００１５】図３は、本発明の第２実施例を示す斜視図
であり、図４は、図３のＩＶ−ＩＶ線から見た縦断面図
である。なお、同一部材には同一符号を付し、その説明
を省略する。以下の実施例においても同様である。
であり、図４は、図３のＩＶ−ＩＶ線から見た縦断面図
である。なお、同一部材には同一符号を付し、その説明
を省略する。以下の実施例においても同様である。
【００１６】第２実施例は、第１実施例における長いワ
イヤボンディングＷ１の代わりに、短いワイヤボンディ
ングＷ２と伝送線路Ｔ２とを設けたものである。つま
り、第２実施例は、チップＩＣ１の回路側の面ＣＳに信
号端子パッドＰ３１が設けられ、配線基板ＰＢ上の伝送
線路Ｔ１とパッドＰ３１とがボンディングワイヤＷ２に
よって接続され、パッドＰ３１とＰ１２とが伝送線路Ｔ
２によって接続され、ＩＣチップＩＣ２の代わりにＩＣ
チップＩＣ２ａが設けられている点が第１実施例と異な
る。ＩＣチップＩＣ２ａは、ＩＣチップＩＣ２から信号
端子パッドＰ４とスルホールＳＨとが削除されたもので
ある。伝送線路Ｔ２は、マイクロストリップ線路やコプ
レーナ線路等で構成されている。
イヤボンディングＷ１の代わりに、短いワイヤボンディ
ングＷ２と伝送線路Ｔ２とを設けたものである。つま
り、第２実施例は、チップＩＣ１の回路側の面ＣＳに信
号端子パッドＰ３１が設けられ、配線基板ＰＢ上の伝送
線路Ｔ１とパッドＰ３１とがボンディングワイヤＷ２に
よって接続され、パッドＰ３１とＰ１２とが伝送線路Ｔ
２によって接続され、ＩＣチップＩＣ２の代わりにＩＣ
チップＩＣ２ａが設けられている点が第１実施例と異な
る。ＩＣチップＩＣ２ａは、ＩＣチップＩＣ２から信号
端子パッドＰ４とスルホールＳＨとが削除されたもので
ある。伝送線路Ｔ２は、マイクロストリップ線路やコプ
レーナ線路等で構成されている。
【００１７】すなわち、第２実施例は、最上段のＩＣチ
ップを除くＩＣチップの回路側の面に伝送線路Ｔ２が接
続され、この伝送線路Ｔ２を介して１段上のＩＣチップ
に信号または電源が供給されているものである。つま
り、バンプＢのみを使用したのではパッド間を接続でき
ない場合には、バンプＢのみでは接続できない部位にパ
ッドＰ３１を予め設け、パッドＰ１２とＰ３１とを接続
する伝送線路Ｔ２をチップＩＣ１の上に予め設けてい
る。なお、パッドＰ３１は、伝送線路Ｔ２の一部であっ
てもよく、伝送線路Ｔ２とは別に設けたものであっても
よい。
ップを除くＩＣチップの回路側の面に伝送線路Ｔ２が接
続され、この伝送線路Ｔ２を介して１段上のＩＣチップ
に信号または電源が供給されているものである。つま
り、バンプＢのみを使用したのではパッド間を接続でき
ない場合には、バンプＢのみでは接続できない部位にパ
ッドＰ３１を予め設け、パッドＰ１２とＰ３１とを接続
する伝送線路Ｔ２をチップＩＣ１の上に予め設けてい
る。なお、パッドＰ３１は、伝送線路Ｔ２の一部であっ
てもよく、伝送線路Ｔ２とは別に設けたものであっても
よい。
【００１８】なお、第２実施例では、最上段のＩＣチッ
プを除くＩＣチップの回路側の面に伝送線路Ｔ２が接続
されているが、この代わりに、最上段のＩＣチップを除
くＩＣチップの回路側の面と反対の面に伝送線路Ｔ２を
接続し、この伝送線路Ｔ２を介して１段上のＩＣチップ
に信号または電源を供給するようにしてもよい。
プを除くＩＣチップの回路側の面に伝送線路Ｔ２が接続
されているが、この代わりに、最上段のＩＣチップを除
くＩＣチップの回路側の面と反対の面に伝送線路Ｔ２を
接続し、この伝送線路Ｔ２を介して１段上のＩＣチップ
に信号または電源を供給するようにしてもよい。
【００１９】第２実施例においては、伝送線路Ｔ１とパ
ッドＰ２２とが、ボンディングワイヤＷ２と伝送線路Ｔ
２とバンプＢとで接続され、伝送線路Ｔ１とパッドＰ３
１とを接続するワイヤＷ２が、第１実施例におけるワイ
ヤＷ１よりも短いので、第１実施例よりも、ＩＣチップ
間の信号伝送に遅延が少なく、インピーダンスミスマッ
チによる波形劣化が小さい。
ッドＰ２２とが、ボンディングワイヤＷ２と伝送線路Ｔ
２とバンプＢとで接続され、伝送線路Ｔ１とパッドＰ３
１とを接続するワイヤＷ２が、第１実施例におけるワイ
ヤＷ１よりも短いので、第１実施例よりも、ＩＣチップ
間の信号伝送に遅延が少なく、インピーダンスミスマッ
チによる波形劣化が小さい。
【００２０】なお、第２実施例において、ＩＣチップＩ
Ｃ１を配線基板ＰＢに載置するようにしてもよい。
Ｃ１を配線基板ＰＢに載置するようにしてもよい。
【００２１】図５は、本発明の第３実施例を示す斜視図
であり、図６は、図５のＶＩ−ＶＩ線から見た縦断面図
である。なお、図５においては、配線基板ＰＢを省略し
てある。
であり、図６は、図５のＶＩ−ＶＩ線から見た縦断面図
である。なお、図５においては、配線基板ＰＢを省略し
てある。
【００２２】この第３実施例は、ＩＣチップＩＣ１ａと
ＩＣ２ｂとの間に、フイルムキャリアＦが挟み込まれ、
フイルムキャリアＦを介して、隣接するＩＣチップまた
は隣接するパッケージリードと接続されるものである。
つまり、フイルムキャリアＦ上の配線を介して、ＩＣチ
ップＩＣ１ａとＩＣ２ｂとの間で信号が送受され、また
隣接するＩＣチップまたはパッケージリードに接続され
ている。
ＩＣ２ｂとの間に、フイルムキャリアＦが挟み込まれ、
フイルムキャリアＦを介して、隣接するＩＣチップまた
は隣接するパッケージリードと接続されるものである。
つまり、フイルムキャリアＦ上の配線を介して、ＩＣチ
ップＩＣ１ａとＩＣ２ｂとの間で信号が送受され、また
隣接するＩＣチップまたはパッケージリードに接続され
ている。
【００２３】フイルムキャリアＦは、ポリイミド等の樹
脂フイルムが２層貼り合わされ、この２層のフイルムの
間に銅箔等の配線パタ−ンで構成された伝送線路Ｔ３、
Ｔ３１、Ｔ３２と電源線Ｄ２とが設けられたものであ
る。そして、チップＩＣ１ａに設けられたパッドＰ１
１、Ｐ１２が、バンプＢを介して、それぞれ、チップＩ
Ｃ２ｂに設けられたパッドＰ２１、Ｐ２２と接続され、
チップＩＣ１ａにパッドＰ３２が設けられ、チップＩＣ
２ｂにパッドＰ２４が設けられ、バンプＢを介してパッ
ドＰ２４に伝送線路Ｔ３が接続され、バンプＢを介して
パッドＰ３２に伝送線路Ｔ３１が接続されている。これ
らによってチップＩＣ１ａとＩＣ２ｂとがフリップチッ
プボンデイングされている。なお、上記以外のパッドに
は、符号Ｐのみを付してある。
脂フイルムが２層貼り合わされ、この２層のフイルムの
間に銅箔等の配線パタ−ンで構成された伝送線路Ｔ３、
Ｔ３１、Ｔ３２と電源線Ｄ２とが設けられたものであ
る。そして、チップＩＣ１ａに設けられたパッドＰ１
１、Ｐ１２が、バンプＢを介して、それぞれ、チップＩ
Ｃ２ｂに設けられたパッドＰ２１、Ｐ２２と接続され、
チップＩＣ１ａにパッドＰ３２が設けられ、チップＩＣ
２ｂにパッドＰ２４が設けられ、バンプＢを介してパッ
ドＰ２４に伝送線路Ｔ３が接続され、バンプＢを介して
パッドＰ３２に伝送線路Ｔ３１が接続されている。これ
らによってチップＩＣ１ａとＩＣ２ｂとがフリップチッ
プボンデイングされている。なお、上記以外のパッドに
は、符号Ｐのみを付してある。
【００２４】また、伝送線路Ｔ３とパッドＰ２４との接
続のように、バンプＢのみを使用したのではパッド間を
接続できない（ＩＣチップを重ねただけでは接続しきれ
ない）場合には、フイルムキャリアＦをチップＩＣ１ａ
とＩＣ２ｂとの間に挟み込み接続してあり、フイルムキ
ャリアＦの配線を介してパッド間を接続するので、チッ
プ間の接続による信号の配線遅延を零あるいは極限まで
小さくでき、また、フイルムキャリアＦがインピーダン
ス制御された伝送線路で構成されているので、インピー
ダンスミスマッチ等による波形劣化が非常に少ない。
続のように、バンプＢのみを使用したのではパッド間を
接続できない（ＩＣチップを重ねただけでは接続しきれ
ない）場合には、フイルムキャリアＦをチップＩＣ１ａ
とＩＣ２ｂとの間に挟み込み接続してあり、フイルムキ
ャリアＦの配線を介してパッド間を接続するので、チッ
プ間の接続による信号の配線遅延を零あるいは極限まで
小さくでき、また、フイルムキャリアＦがインピーダン
ス制御された伝送線路で構成されているので、インピー
ダンスミスマッチ等による波形劣化が非常に少ない。
【００２５】図７は、本発明の第４実施例を示す分解斜
視図であり、２段目に２つのＩＣチップを接続した場合
の図である。すなわち、１段目にＩＣチップＩＣ１ｂを
設け、２段目にＩＣチップＩＣ２ｃ、ＩＣ２ｄを設け、
チップＩＣ１ｂとＩＣ２ｃ、ＩＣ２ｄとの間にフイルム
キャリアＦ１が設けられている。
視図であり、２段目に２つのＩＣチップを接続した場合
の図である。すなわち、１段目にＩＣチップＩＣ１ｂを
設け、２段目にＩＣチップＩＣ２ｃ、ＩＣ２ｄを設け、
チップＩＣ１ｂとＩＣ２ｃ、ＩＣ２ｄとの間にフイルム
キャリアＦ１が設けられている。
【００２６】フイルムキャリアＦ１には、マイクロスト
リップ線路やコプレーナ線路等で構成された伝送線路Ｔ
３３、Ｔ３４、Ｔ３５、Ｔ３６、Ｔ３７と、同様にマイ
クロストリップ線路やコプレーナ線路等で構成された電
源線Ｄ２１とが設けられている。伝送線路Ｔ３３を介し
て、チップＩＣ２とＩＣチップ３との間で信号の交信が
行われる。なお、上記以外のパッドには、符号Ｐのみを
付してある。
リップ線路やコプレーナ線路等で構成された伝送線路Ｔ
３３、Ｔ３４、Ｔ３５、Ｔ３６、Ｔ３７と、同様にマイ
クロストリップ線路やコプレーナ線路等で構成された電
源線Ｄ２１とが設けられている。伝送線路Ｔ３３を介し
て、チップＩＣ２とＩＣチップ３との間で信号の交信が
行われる。なお、上記以外のパッドには、符号Ｐのみを
付してある。
【００２７】図８は、本発明の第５実施例を示す縦断面
図である。
図である。
【００２８】第５実施例は、３つのＩＣチップＩＣ１
ａ、ＩＣ２ｅ、ＩＣ３が積み重ねられ、ＩＣチップＩＣ
１ａ、ＩＣ２ｅの信号端子パッド間の接続はフィルムキ
ャリアＦとバンプＢを介して行われ、ＩＣチップＩＣ２
ｅ、ＩＣ３の信号端子パッド間の接続は、フィルムキャ
リアＦ２とバンプＢとを介して行われている。
ａ、ＩＣ２ｅ、ＩＣ３が積み重ねられ、ＩＣチップＩＣ
１ａ、ＩＣ２ｅの信号端子パッド間の接続はフィルムキ
ャリアＦとバンプＢを介して行われ、ＩＣチップＩＣ２
ｅ、ＩＣ３の信号端子パッド間の接続は、フィルムキャ
リアＦ２とバンプＢとを介して行われている。
【００２９】フイルムキャリアＦ２には、伝送線路Ｔ３
と同様の伝送線路Ｔ４、電源線Ｄ２と同様の電源線Ｄ３
が構成され、チップＩＣ２ｅの回路側の面ＣＳには、信
号端子パッドＰ２１、Ｐ２２、Ｐ２４、Ｐ２５が設けら
れ、チップＩＣ２ｅの回路側の面ＣＳと反対の面には、
信号端子パッドＰ２６、Ｐ２７が設けられ、信号端子パ
ッドＰ２６とＰ２５とはスルーホールＳＨ１で接続さ
れ、チップＩＣ３の回路側の面ＣＳには信号端子パッド
Ｐ４１、Ｐ４２が設けられている。
と同様の伝送線路Ｔ４、電源線Ｄ２と同様の電源線Ｄ３
が構成され、チップＩＣ２ｅの回路側の面ＣＳには、信
号端子パッドＰ２１、Ｐ２２、Ｐ２４、Ｐ２５が設けら
れ、チップＩＣ２ｅの回路側の面ＣＳと反対の面には、
信号端子パッドＰ２６、Ｐ２７が設けられ、信号端子パ
ッドＰ２６とＰ２５とはスルーホールＳＨ１で接続さ
れ、チップＩＣ３の回路側の面ＣＳには信号端子パッド
Ｐ４１、Ｐ４２が設けられている。
【００３０】つまり、第５実施例は、ＩＣチップを３段
以上重ねる場合における２段目以上のＩＣチップの回路
側ＣＳと反対の面に、信号端子として裏面パッドＰ２６
が設けられ、２段目以上のＩＣチップの回路側の面の配
線と裏面パッドＰ２６とがスルーホールＳＨ１を介して
接続され、２段目以上のＩＣチップの裏面パッドＰ２６
とその上段に位置するＩＣチップのパッドＰ４１とがス
ルーホールＳＨ１を介して接続されているマルチチップ
実装回路である。
以上重ねる場合における２段目以上のＩＣチップの回路
側ＣＳと反対の面に、信号端子として裏面パッドＰ２６
が設けられ、２段目以上のＩＣチップの回路側の面の配
線と裏面パッドＰ２６とがスルーホールＳＨ１を介して
接続され、２段目以上のＩＣチップの裏面パッドＰ２６
とその上段に位置するＩＣチップのパッドＰ４１とがス
ルーホールＳＨ１を介して接続されているマルチチップ
実装回路である。
【００３１】第５実施例においても、チップ間の接続は
バンプＢのみによって行われるので、チップ間の接続に
よる信号の伝播遅延や波形劣化がなく、インピーダンス
制御された伝送線路で構成されたフイルムキャリアＦ、
Ｆ２を用いてチップと配線基板ＰＢとを接続しているの
で、チップと配線基板ＰＢ上の伝送線路とのインピーダ
ンスミスマッチ等による波形劣化がない。
バンプＢのみによって行われるので、チップ間の接続に
よる信号の伝播遅延や波形劣化がなく、インピーダンス
制御された伝送線路で構成されたフイルムキャリアＦ、
Ｆ２を用いてチップと配線基板ＰＢとを接続しているの
で、チップと配線基板ＰＢ上の伝送線路とのインピーダ
ンスミスマッチ等による波形劣化がない。
【００３２】上記実施例においては、ベースとなるＩＣ
チップ（１段目のＩＣチップ）が１つのみ設けられてい
るが、ベースとなるＩＣチップを複数設けるようにして
もよい。また、上記実施例においては、ベースとなるＩ
Ｃチップに載せるＩＣチップが１つまたは２つ設けられ
ているが、ベースとなるＩＣチップにＩＣチップを３つ
以上載せるようにしてもよい。なお、ベースとなるＩＣ
チップまたはその上に載せるＩＣチップが複数個のＩＣ
チップで構成される場合、各ＩＣチップが複数個のＩＣ
チップにまたがるように接続されていてもよい。
チップ（１段目のＩＣチップ）が１つのみ設けられてい
るが、ベースとなるＩＣチップを複数設けるようにして
もよい。また、上記実施例においては、ベースとなるＩ
Ｃチップに載せるＩＣチップが１つまたは２つ設けられ
ているが、ベースとなるＩＣチップにＩＣチップを３つ
以上載せるようにしてもよい。なお、ベースとなるＩＣ
チップまたはその上に載せるＩＣチップが複数個のＩＣ
チップで構成される場合、各ＩＣチップが複数個のＩＣ
チップにまたがるように接続されていてもよい。
【００３３】また、ＩＣチップを３段以上重ねる場合
は、２段目以上のＩＣチップにスルーホールを設け、こ
のスルーホールを介して当該ＩＣチップの両面に設けら
れたパッド同士を接続し、当該ＩＣチップの上に重ねら
れたＩＣチップのパッドと接続するようにしてもよい。
また、各ＩＣチップは、個別にダイシングされていても
よいし、個別にダイシングされていなくてもよい。
は、２段目以上のＩＣチップにスルーホールを設け、こ
のスルーホールを介して当該ＩＣチップの両面に設けら
れたパッド同士を接続し、当該ＩＣチップの上に重ねら
れたＩＣチップのパッドと接続するようにしてもよい。
また、各ＩＣチップは、個別にダイシングされていても
よいし、個別にダイシングされていなくてもよい。
【００３４】
【発明の効果】本発明によれば、ＩＣチップ間の信号伝
送に遅延がなく、インピーダンスミスマッチによる波形
劣化が極めて小さい状態で接続でき、また、複数のＩＣ
チップを実装する場合に交差配線を少なくすることがで
き、交差部でのクロストークをなくすことができ、さら
に、ＩＣチップを重ねて実装することによって実装面積
を小さくできるという効果を奏する。
送に遅延がなく、インピーダンスミスマッチによる波形
劣化が極めて小さい状態で接続でき、また、複数のＩＣ
チップを実装する場合に交差配線を少なくすることがで
き、交差部でのクロストークをなくすことができ、さら
に、ＩＣチップを重ねて実装することによって実装面積
を小さくできるという効果を奏する。
【図１】本発明の第１実施例の要部を示す斜視図であ
る。
る。
【図２】図１のＩＩ−ＩＩ線から見た縦断面図である。
【図３】本発明の第２実施例を示す斜視図である。
【図４】図３のＩＶ−ＩＶ線から見た縦断面図である。
【図５】本発明の第３実施例を示す斜視図である。
【図６】図５のＶＩ−ＶＩ線から見た縦断面図である。
【図７】本発明の第４実施例を示す分解斜視図である。
【図８】本発明の第５実施例を示す縦断面図である。
ＩＣ１、ＩＣ１ａ、ＩＣ１ｂ、ＩＣ２、ＩＣ２ａ、ＩＣ
２ｂ、ＩＣ２ｃ、ＩＣ２ｄ、ＩＣ２ｅ、ＩＣ３…ＩＣチ
ップ、 ＰＢ…配線基板、 Ｔ、Ｔ１、Ｔ２、Ｔ３、Ｔ３１、Ｔ３３〜Ｔ３７、Ｔ４
…伝送線路、 Ｄ、Ｄ１、Ｄ２、Ｄ２１、Ｄ３…電源線、 Ｗ、Ｗ１、Ｗ２…ボンデイングワイヤ、 Ｐ、Ｐ１１、Ｐ１２、Ｐ２１〜Ｐ２７、Ｐ３１、Ｐ３
２、Ｐ４、Ｐ４１、Ｐ４２…信号端子パッド、 Ｐ３…電源端子パッド、 Ｂ…バンプ、 ＧＮＤ…グランド、 ＳＨ、ＳＨ１…スルーホール。
２ｂ、ＩＣ２ｃ、ＩＣ２ｄ、ＩＣ２ｅ、ＩＣ３…ＩＣチ
ップ、 ＰＢ…配線基板、 Ｔ、Ｔ１、Ｔ２、Ｔ３、Ｔ３１、Ｔ３３〜Ｔ３７、Ｔ４
…伝送線路、 Ｄ、Ｄ１、Ｄ２、Ｄ２１、Ｄ３…電源線、 Ｗ、Ｗ１、Ｗ２…ボンデイングワイヤ、 Ｐ、Ｐ１１、Ｐ１２、Ｐ２１〜Ｐ２７、Ｐ３１、Ｐ３
２、Ｐ４、Ｐ４１、Ｐ４２…信号端子パッド、 Ｐ３…電源端子パッド、 Ｂ…バンプ、 ＧＮＤ…グランド、 ＳＨ、ＳＨ１…スルーホール。
Claims (5)
- 【請求項１】 複数個のＩＣチップを組み合わせて回路
を構成するマルチチップ実装回路において、 １つの上記ＩＣチップの信号端子と他の上記ＩＣチップ
の信号端子とが互いに向き合うように上記２つのＩＣチ
ップが配置され、上記互いに向き合った信号端子同士が
互いに接続され、このようにして複数個の上記ＩＣチッ
プが複数段に積み重ねられているとともに上記互いに向
き合った信号端子同士が互いに接続されていることを特
徴とするマルチチップ実装回路。 - 【請求項２】 請求項１において、 ２段目以上の上記ＩＣチップの回路側と反対の面に、上
記信号端子として裏面パッドが設けられ、上記回路側の
配線と上記裏面パッドとがスルーホールを介して接続さ
れ、隣接するＩＣチップまたはパッケージリードと上記
裏面パッドとがワイヤボンデイングによって接続されて
いることを特徴とするマルチチップ実装回路。 - 【請求項３】 請求項１において、 最上段の上記ＩＣチップを除く上記ＩＣチップの回路側
の面または上記回路側の面と反対の面に伝送線路が接続
され、この伝送線路を介して１段上の上記ＩＣチップに
信号または電源が供給されていることを特徴とするマル
チチップ実装回路。 - 【請求項４】 請求項１において、 上記２つのＩＣチップ間にフイルムキャリアが挟み込ま
れ、このフイルムキャリア上の配線を介して、上記２つ
のＩＣチップ間で信号が送受され、また上記隣接するＩ
Ｃチップまたは隣接するパッケージリードと上記２つの
ＩＣチップとが接続されていることを特徴とするマルチ
チップ実装回路。 - 【請求項５】 請求項１において、 上記ＩＣチップを３段以上重ねる場合における２段目以
上の上記ＩＣチップの回路側と反対の面に、上記信号端
子として裏面パッドが設けられ、上記２段目以上のＩＣ
チップの回路側の面の配線と上記裏面パッドとがスルー
ホールを介して接続され、上記２段目以上のＩＣチップ
の裏面パッドとその上段に位置するＩＣチップのパッド
とが上記スルーホールを介して接続されていることを特
徴とするマルチチップ実装回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4280900A JPH06112401A (ja) | 1992-09-25 | 1992-09-25 | マルチチップ実装回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4280900A JPH06112401A (ja) | 1992-09-25 | 1992-09-25 | マルチチップ実装回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112401A true JPH06112401A (ja) | 1994-04-22 |
Family
ID=17631513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4280900A Pending JPH06112401A (ja) | 1992-09-25 | 1992-09-25 | マルチチップ実装回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112401A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4856849A (en) * | 1986-04-04 | 1989-08-15 | Honda Giken Kogyo Kabushiki Kaisha | Disk wheel for a motor vehicle |
| JP2001308258A (ja) * | 2000-04-26 | 2001-11-02 | Sony Corp | 半導体パッケージ及びその製造方法 |
| JP2002134685A (ja) * | 2000-10-26 | 2002-05-10 | Rohm Co Ltd | 集積回路装置 |
| US6949822B2 (en) * | 2000-03-17 | 2005-09-27 | International Rectifier Corporation | Semiconductor multichip module package with improved thermal performance; reduced size and improved moisture resistance |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| JP2006261603A (ja) * | 2005-03-18 | 2006-09-28 | Ricoh Co Ltd | マルチチップ型半導体装置及びその製造方法 |
| JP2006352171A (ja) * | 1998-12-16 | 2006-12-28 | Seiko Epson Corp | 半導体チップの製造方法、半導体装置の製造方法、回路基板の製造方法及び電子機器の製造方法 |
| JP2008187049A (ja) * | 2007-01-30 | 2008-08-14 | Toshiba Corp | システムインパッケージ装置 |
| US7741723B2 (en) | 2006-06-30 | 2010-06-22 | Fujitsu Semiconductor Limited | Semiconductor device comprising chip on chip structure |
| US8237289B2 (en) | 2007-01-30 | 2012-08-07 | Kabushiki Kaisha Toshiba | System in package device |
-
1992
- 1992-09-25 JP JP4280900A patent/JPH06112401A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4497147B2 (ja) * | 1998-12-16 | 2010-07-07 | セイコーエプソン株式会社 | 半導体チップの製造方法、半導体装置の製造方法、回路基板の製造方法及び電子機器の製造方法 |
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| JP2002134685A (ja) * | 2000-10-26 | 2002-05-10 | Rohm Co Ltd | 集積回路装置 |
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