JPH01157561A - マルチプレーンチップ組立体 - Google Patents
マルチプレーンチップ組立体Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
艮権分災
本発明は、集積回路組立体に関するものであり、更に詳
細には、複数個の異なった動作機能を与えることの可能
な複数個の半導体チップのマルチプレーン組立体及びそ
の製造方法に関するものである。
細には、複数個の異なった動作機能を与えることの可能
な複数個の半導体チップのマルチプレーン組立体及びそ
の製造方法に関するものである。
従来技術
１個を超える数の半導体チップを必要とする電子回路を
製造する従来技術においては、半導体チップを、導電性
相互接続及びその他の部品を有する支持体（例えば、プ
リント回路基板）へパッケージ化した部品として又は直
接的に装着させている。各半導体チップは、例えばバイ
ポーラ、ＣＭＯＳ等の同−又は異なったデバイス技術に
従って製造することが可能である。各チップは、例えば
メモリ又はロジック等の別々の適用を持つ場合が有り、
且つ高速又は低速で機能する場合がある。
製造する従来技術においては、半導体チップを、導電性
相互接続及びその他の部品を有する支持体（例えば、プ
リント回路基板）へパッケージ化した部品として又は直
接的に装着させている。各半導体チップは、例えばバイ
ポーラ、ＣＭＯＳ等の同−又は異なったデバイス技術に
従って製造することが可能である。各チップは、例えば
メモリ又はロジック等の別々の適用を持つ場合が有り、
且つ高速又は低速で機能する場合がある。
同一のチップ内に異なったデバイス技術を結合させるこ
とが可能ではあるが、それは通常処理を一層複雑化させ
且つコストを増大させ又、例えばデバイスの動作速度等
の性能において成る程度の妥協を必要とする。従って、
異なったデバイス技術のチップを相互接続することが可
能であることが＝７＝ 所望される。
とが可能ではあるが、それは通常処理を一層複雑化させ
且つコストを増大させ又、例えばデバイスの動作速度等
の性能において成る程度の妥協を必要とする。従って、
異なったデバイス技術のチップを相互接続することが可
能であることが＝７＝ 所望される。
ＩＣチップは、ＰＣ回路基板上に密接して並置させるこ
とが可能ではあるが、チップ及び例えば抵抗やコンデン
サ等の受動部品の間の相互接続及び導体はかなり長い経
路となり、完成した回路の動作期間中に不所望の信号遅
延が導入される。これらの遅延は、ＩＣチップの性能を
制限する。この問題は、例えば１平方ｃｍ以上の如く半
導体チップを一層大きくすると、−層顕著となる。経路
が長くなると、長い信号ラインに起因する遅れに打ち勝
つことを可能とする一層高い駆動能力を得る為に一層大
きなデバイス構成が必要とされる。これらの大きな構成
は、チップ区域のかなりの部分を占有することとなる。
とが可能ではあるが、チップ及び例えば抵抗やコンデン
サ等の受動部品の間の相互接続及び導体はかなり長い経
路となり、完成した回路の動作期間中に不所望の信号遅
延が導入される。これらの遅延は、ＩＣチップの性能を
制限する。この問題は、例えば１平方ｃｍ以上の如く半
導体チップを一層大きくすると、−層顕著となる。経路
が長くなると、長い信号ラインに起因する遅れに打ち勝
つことを可能とする一層高い駆動能力を得る為に一層大
きなデバイス構成が必要とされる。これらの大きな構成
は、チップ区域のかなりの部分を占有することとなる。
例えば、ＣＭＯＳゲートアレイにおいて、この場合の百
分率は１５乃至４５％の範囲であり、その際にチップ上
で達成することの可能な回路の複雑性を減少させている
。更に、単一ブレーン即ち面に沿ってのチップの配置は
、電子回路用に必要とされる面積を拡張する。
分率は１５乃至４５％の範囲であり、その際にチップ上
で達成することの可能な回路の複雑性を減少させている
。更に、単一ブレーン即ち面に沿ってのチップの配置は
、電子回路用に必要とされる面積を拡張する。
従って、比較的小さな面積内に配設され、バイポーラ及
びＭＯ８ＦＥＴタイプ技術によって与えられる様な機能
の混合が組み込まれており且つ性能を改善させることの
可能な複数個のチップからなる組立体を提供することが
所望されている。
びＭＯ８ＦＥＴタイプ技術によって与えられる様な機能
の混合が組み込まれており且つ性能を改善させることの
可能な複数個のチップからなる組立体を提供することが
所望されている。
■−旗
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、高密度小型構成体内
に異なった技術的機能を具現化させる集積回路組立体及
びその製造方法を提供することを目的とする。本発明の
別の目的とするところは、信号遅延を最小とさせ且つ動
作中に集積回路の性能を向上させる集積回路組立体及び
その製造方法を提供することである。
した如き従来技術の欠点を解消し、高密度小型構成体内
に異なった技術的機能を具現化させる集積回路組立体及
びその製造方法を提供することを目的とする。本発明の
別の目的とするところは、信号遅延を最小とさせ且つ動
作中に集積回路の性能を向上させる集積回路組立体及び
その製造方法を提供することである。
盈−双
本発明に拠れば、少なくとも１個の子チップに対する支
持体乃至は担持体を提供する少なくとも１個の母体乃至
は親チップを持った集積回路組立体が形成される。該チ
ップは、異なった又は類似の技術及び構成を有しており
、例えばＭＯＳＦＥＴ、ＲＡＭ、ロジック及びその他の
タイプのデバイスを有している。子チップは、種々の態
様で族チップへ取付けることが可能である。１態様にお
いては、子チップは、電気的及び機械的装着の両方を与
える金属半田バンプを使用することによって、冶金的ボ
ンディングによって族チップへ整合され且つ合体される
。別のアプローチは、親及び子のチップを電気的に接続
させる為にワイヤボンディングを使用することである。
持体乃至は担持体を提供する少なくとも１個の母体乃至
は親チップを持った集積回路組立体が形成される。該チ
ップは、異なった又は類似の技術及び構成を有しており
、例えばＭＯＳＦＥＴ、ＲＡＭ、ロジック及びその他の
タイプのデバイスを有している。子チップは、種々の態
様で族チップへ取付けることが可能である。１態様にお
いては、子チップは、電気的及び機械的装着の両方を与
える金属半田バンプを使用することによって、冶金的ボ
ンディングによって族チップへ整合され且つ合体される
。別のアプローチは、親及び子のチップを電気的に接続
させる為にワイヤボンディングを使用することである。
別の実施形態においては、子チップは、バス又は接地プ
レーン乃至は面として機能する１個又はそれ以上の相互
接続層を持った受動要素として機能すべく選択される。
レーン乃至は面として機能する１個又はそれ以上の相互
接続層を持った受動要素として機能すべく選択される。
本発明により親担持チップ上に子チップを積層させるこ
とによって、空間及び費用を節約してＶＬＳＩ集積回路
チップ組立体を形成することが可能である。本発明の別
の実施態様において、１個のチップの異なった部分間で
の通信に使用されるものと基本的に同一の小さな出力構
成体を使用して親及び子のチップ間で通信を行なう。更
に別の実施形態においては、子チップが１個の族チップ
の端部を超えて延在し且つ１個の族チップを別の族チッ
プと接続し、又はその他の支持体及び／又は相互接続構
成体と接続させる。別の実施態様において、並設させた
１個又はそれ以上の親チップ上方に、又は子チップに対
し、１つ以上のレベルの子チップをスタック即ち積層さ
せる。別の実施形態においては、１つ又はそれ以上のチ
ップをチップの側部に取付け、又は族チップと相対的に
垂直配向状態に整合させる。
とによって、空間及び費用を節約してＶＬＳＩ集積回路
チップ組立体を形成することが可能である。本発明の別
の実施態様において、１個のチップの異なった部分間で
の通信に使用されるものと基本的に同一の小さな出力構
成体を使用して親及び子のチップ間で通信を行なう。更
に別の実施形態においては、子チップが１個の族チップ
の端部を超えて延在し且つ１個の族チップを別の族チッ
プと接続し、又はその他の支持体及び／又は相互接続構
成体と接続させる。別の実施態様において、並設させた
１個又はそれ以上の親チップ上方に、又は子チップに対
し、１つ以上のレベルの子チップをスタック即ち積層さ
せる。別の実施形態においては、１つ又はそれ以上のチ
ップをチップの側部に取付け、又は族チップと相対的に
垂直配向状態に整合させる。
失胤何
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
に付いて詳細に説明する。
第１ａ図及び第１ｂ図を参照すると、半導体チップ組立
体は、０ＭＯ８（相補型金属酸化物半導体）ロジック集
積回路として形成することが可能なアクティブ即ち能動
的な母体即ち族チップ１ｏ、及び任意の所望のタイプで
例えばＥ２ＦＲＯＭ （電気的に消去可能なり−Ｈオン
リメモリ）又はＥＣＬ（エミッタ結合論理）装置とする
ことの可能な子メモリチップ１２を有している。族チッ
プは、担持体又は支持体として機能し、且つ子チップは
＝１１− 公知の従来の処理及び技術によって別に製造される。
体は、０ＭＯ８（相補型金属酸化物半導体）ロジック集
積回路として形成することが可能なアクティブ即ち能動
的な母体即ち族チップ１ｏ、及び任意の所望のタイプで
例えばＥ２ＦＲＯＭ （電気的に消去可能なり−Ｈオン
リメモリ）又はＥＣＬ（エミッタ結合論理）装置とする
ことの可能な子メモリチップ１２を有している。族チッ
プは、担持体又は支持体として機能し、且つ子チップは
＝１１− 公知の従来の処理及び技術によって別に製造される。
これら２つのチップのスタックした即ち積層させた結合
体を形成する為に、族チップ又は子チップのいずれか又
はその両方の主表面乃至は面上に金属又は半田のバンプ
１４を形成する。主表面は、メタリゼーション又は電子
回路が形成されるチップの表面として画定される。バン
プは、例えば付着及びエツチング又はボンドパッド上に
物質を鍍金させることにより公知の方法によって、ボン
デイングパッ、ドとして通常呼ばれる回路メタリゼーシ
ョン上に形成される（図面には示していないが、参照番
号１６によって示されるものに類似している）。子及び
親のチップの主表面乃至は面は、半田バンプと整合され
且つコンタクトされる。半田バンプは加熱してリフロー
即ち再流動され、且つ冷却して、子及び族チップの取付
けが行なわれる。
体を形成する為に、族チップ又は子チップのいずれか又
はその両方の主表面乃至は面上に金属又は半田のバンプ
１４を形成する。主表面は、メタリゼーション又は電子
回路が形成されるチップの表面として画定される。バン
プは、例えば付着及びエツチング又はボンドパッド上に
物質を鍍金させることにより公知の方法によって、ボン
デイングパッ、ドとして通常呼ばれる回路メタリゼーシ
ョン上に形成される（図面には示していないが、参照番
号１６によって示されるものに類似している）。子及び
親のチップの主表面乃至は面は、半田バンプと整合され
且つコンタクトされる。半田バンプは加熱してリフロー
即ち再流動され、且つ冷却して、子及び族チップの取付
けが行なわれる。
これら２つのチップの取付けは、例えば、冶金的ボンデ
ィングによって実施することも可能である。
ィングによって実施することも可能である。
半田バンプは、これら２つのチップのボンドパツド及び
回路を電気的に且つ物理的に接続させる。
回路を電気的に且つ物理的に接続させる。
族チップへの外部電気接続は、ワイヤボンディングによ
って又はバンプ及びリードフレームの取付は等によって
行なうことが可能である。バンプが使用されると、それ
らは、親から子への接続において使用されるバンプと共
に同時的に形成される。
って又はバンプ及びリードフレームの取付は等によって
行なうことが可能である。バンプが使用されると、それ
らは、親から子への接続において使用されるバンプと共
に同時的に形成される。
第２図において、複数個の子チップ１８．２０．２２は
金属バンプ１４によて族チップ１０へ結合されている。
金属バンプ１４によて族チップ１０へ結合されている。
この例において、族チップはロジックチップとして機能
し、一方子チツブは、ＤＲＡＭ又はＳＲＡＭ（ダイナミ
ック又はスタティックランダムアクセスメモリ） 、Ｒ
ＯＭ （リードオンリメモリ） 、ＥＰＲＯＭ （消去
可能なプログラマブルリードオンリメモリ）、又はＥ”
ＦＲＯＭ （電気的に消去可能なＦＲＯＭ）又はその他
の所望の機能の如き異なった技術及び機能を包含するこ
とが可能である。
し、一方子チツブは、ＤＲＡＭ又はＳＲＡＭ（ダイナミ
ック又はスタティックランダムアクセスメモリ） 、Ｒ
ＯＭ （リードオンリメモリ） 、ＥＰＲＯＭ （消去
可能なプログラマブルリードオンリメモリ）、又はＥ”
ＦＲＯＭ （電気的に消去可能なＦＲＯＭ）又はその他
の所望の機能の如き異なった技術及び機能を包含するこ
とが可能である。
別の実施例を第３図に示してあり、それは、受動的な子
チップ２４を有しており、該チップはバス、接地プレー
ン即ち接地面、又は一般的な相互接続として使用するこ
とが可能なものである。子チップ２４は、上述したもの
と同一の態様で親チップへ合体される。
チップ２４を有しており、該チップはバス、接地プレー
ン即ち接地面、又は一般的な相互接続として使用するこ
とが可能なものである。子チップ２４は、上述したもの
と同一の態様で親チップへ合体される。
第４図を参照すると、担持用親チップが設けられており
、それはパワーＩ・ランジスタとして機能し且つそれに
金属バンプ又はボン１〜１４によって取付けられた集積
回路チップ２８を持っている。
、それはパワーＩ・ランジスタとして機能し且つそれに
金属バンプ又はボン１〜１４によって取付けられた集積
回路チップ２８を持っている。
第５図において、半導体チップ組立体は、親チップ］○
及び、例えばエポキシ接着剤とすることの可能な接着媒
体３１によって親チップ１０へ取付けられた子チップコ
−２を有している。子チップ１２は、ワイヤ３０によっ
てボンドパッド１６へワイヤボンディングされ、従って
子チップ１２の集積回路はダイボンドパワ１くを介して
親チップ１０の回路へ電気的に接続されている。
及び、例えばエポキシ接着剤とすることの可能な接着媒
体３１によって親チップ１０へ取付けられた子チップコ
−２を有している。子チップ１２は、ワイヤ３０によっ
てボンドパッド１６へワイヤボンディングされ、従って
子チップ１２の集積回路はダイボンドパワ１くを介して
親チップ１０の回路へ電気的に接続されている。
第６図は、一部を１つ又はそれ以上の半田バンプ１４に
よって親チップ１０へ取付けた子チップ」２を有する半
導体装置を示している。この実施例において、子チップ
１２は、親チップ１０の一端を超えて突出し、且つ反対
側部分を半田バンプ１４ａによって第２親チップ１０ａ
へ取付け、従ってそれはチップ１ｏと１０ａとの間にま
たがって配設される。チップ１２及びチップ１ｏ及び１
０ａの回路を形成するメタリゼーションラインが電気的
に接続される。一方、要素１０ａは、その中に集積回路
を形成することのない支持体又は基板とすることが可能
である。
よって親チップ１０へ取付けた子チップ」２を有する半
導体装置を示している。この実施例において、子チップ
１２は、親チップ１０の一端を超えて突出し、且つ反対
側部分を半田バンプ１４ａによって第２親チップ１０ａ
へ取付け、従ってそれはチップ１ｏと１０ａとの間にま
たがって配設される。チップ１２及びチップ１ｏ及び１
０ａの回路を形成するメタリゼーションラインが電気的
に接続される。一方、要素１０ａは、その中に集積回路
を形成することのない支持体又は基板とすることが可能
である。
第７図において、架橋チップ１２ｃの主表面は半田バン
プ１４によって離隔されたチップ１．２ ａ及び１．２
ｂへ取付けられている。チップ１２ａ及び１２ｂは同一
の面内に配設されており且つチップ１ｏのボンドパッド
１６へ夫々接続されている。
プ１４によって離隔されたチップ１．２ ａ及び１．２
ｂへ取付けられている。チップ１２ａ及び１２ｂは同一
の面内に配設されており且つチップ１ｏのボンドパッド
１６へ夫々接続されている。
チップ１２ｃの集積回路はその底部表面上に形成されて
おり且つチップ１２ａ及び１２ｂの頂部表面上の回路へ
電気的に接続され且つチップ１０の上部表面上に形成さ
れた集積回路へ電気的に結合される。
おり且つチップ１２ａ及び１２ｂの頂部表面上の回路へ
電気的に接続され且つチップ１０の上部表面上に形成さ
れた集積回路へ電気的に結合される。
第８ａ図及び第８ｂ図は、半導体チップを垂直にスタッ
ク即ち積層させた実施例を示しており、その各チップは
、例えば、バイポーラ、ＣＭＯＳ 。
ク即ち積層させた実施例を示しており、その各チップは
、例えば、バイポーラ、ＣＭＯＳ 。
＝１５−
ＲＡＭ、又はロジックデバイス等の異なった技術のもの
で形成することが可能であり、且つその各チップは異な
った適用又は機能を有することが可能である。第８ａ図
において、例えば、第１子チップ１２ａが接着媒体によ
って親チップ１０の１表面へ結合されており、且つ第２
子チップ１２ｂが半田バンプ１４によってチップ１２ａ
の主表面へ結合されている。チップ１０の回路はボンデ
ィングワイヤ３０によってチップ１２ａの回路へ電気的
に接続され、一方チツブ１２ａの回路は導電性半田によ
ってチップ１２ｂの主表面上のメタリゼーションライン
へ接続されている。
で形成することが可能であり、且つその各チップは異な
った適用又は機能を有することが可能である。第８ａ図
において、例えば、第１子チップ１２ａが接着媒体によ
って親チップ１０の１表面へ結合されており、且つ第２
子チップ１２ｂが半田バンプ１４によってチップ１２ａ
の主表面へ結合されている。チップ１０の回路はボンデ
ィングワイヤ３０によってチップ１２ａの回路へ電気的
に接続され、一方チツブ１２ａの回路は導電性半田によ
ってチップ１２ｂの主表面上のメタリゼーションライン
へ接続されている。
同様に、第８ｂ図の組立体は、好適には異なった技術の
チップ１０．１２ａ、１２ｂのスタック即ち積層体の実
施例であり、これらのチップは半田バンプ１４． ａ及
び１４ｂによって合体されている。その上に集積回路が
形成されているチップ１２ａの主表面は、メタリゼーシ
ョンラインが形成されるチップ１ｏ又はチップ１２ｂの
主表面のいずれかへ選択的に取付けることが可能であり
、そ＝１６− の場合、チップ１２ａは正面の面と背面の面の両方に導
電性要素を有し且つこれらの正面及び背面の間の電気的
接続を有している。第９図は、１個の親チップへの１つ
又はそれ以上のチップの非平行な取付は構成を示してい
る。この場合、バンプ１４は該チップの端部に形成され
且つ親チップ１０へ取付けられている。
チップ１０．１２ａ、１２ｂのスタック即ち積層体の実
施例であり、これらのチップは半田バンプ１４． ａ及
び１４ｂによって合体されている。その上に集積回路が
形成されているチップ１２ａの主表面は、メタリゼーシ
ョンラインが形成されるチップ１ｏ又はチップ１２ｂの
主表面のいずれかへ選択的に取付けることが可能であり
、そ＝１６− の場合、チップ１２ａは正面の面と背面の面の両方に導
電性要素を有し且つこれらの正面及び背面の間の電気的
接続を有している。第９図は、１個の親チップへの１つ
又はそれ以上のチップの非平行な取付は構成を示してい
る。この場合、バンプ１４は該チップの端部に形成され
且つ親チップ１０へ取付けられている。
本明細書に開示した新規な組立体によって、ディスクリ
−１〜即ち個別的なデバイスを集積回路とミックスする
ことが可能である。金属バンプ又は冶金的ボンディング
を使用する従来技術は、半導体チップを合体させ且つ相
互接続させる為に使用される。大量且つ低コストで製造
されるメモリチップは、本明細書に開示した手法を使用
して容易にカスタムロジック回路の形態に集積化させる
ことが可能である。非常に高速のバイポーラメモリをロ
ジックチップの中に集積化させることが可能であり、従
って処理中の信号が「オフチップ」即ちチップから離れ
てメモリ内に入ることはなく、それは「オンチップ」即
ちチップ上に存在する。
−１〜即ち個別的なデバイスを集積回路とミックスする
ことが可能である。金属バンプ又は冶金的ボンディング
を使用する従来技術は、半導体チップを合体させ且つ相
互接続させる為に使用される。大量且つ低コストで製造
されるメモリチップは、本明細書に開示した手法を使用
して容易にカスタムロジック回路の形態に集積化させる
ことが可能である。非常に高速のバイポーラメモリをロ
ジックチップの中に集積化させることが可能であり、従
って処理中の信号が「オフチップ」即ちチップから離れ
てメモリ内に入ることはなく、それは「オンチップ」即
ちチップ上に存在する。
親チップと子チップとが近接しており且つ低抵抗低容量
の金属バンプ相互接続を使用することにより、高抵抗高
インダクタンスワイヤに沿って信号を駆動する場合に必
要となるような付加的な回路を設ける必要性を除去して
いる。
の金属バンプ相互接続を使用することにより、高抵抗高
インダクタンスワイヤに沿って信号を駆動する場合に必
要となるような付加的な回路を設ける必要性を除去して
いる。
理解されるべきであるが、親チップが子チップよりも大
きいことは本来的には必要ではない。親チップはアクテ
ィブでも非アクティブなものでもよく、且つ非アクティ
ブな親チップは、２層又は３層の金属相互接続を有する
ことも可能である。
きいことは本来的には必要ではない。親チップはアクテ
ィブでも非アクティブなものでもよく、且つ非アクティ
ブな親チップは、２層又は３層の金属相互接続を有する
ことも可能である。
子チップに２層又は３層のメタリゼーション層を付加さ
せることにより、高歩留で４乃至６層の相互接続層を実
現させることが可能である。半導体業界において現在使
用されている従来のプレーナー配置と比較して、このス
タック即ち積層型チップの手法により、非常に大きな半
導体チップの非常に長い経路を通って信号を通過させる
場合に遭遇する遅延は減少され、従ってチップ性能は向
上される。回路を２つ又は３つのスタックしたチップに
分割させることにより、臨界的経路は短縮させることが
可能であり且つ一層高速の性能を達成することが可能で
ある。
せることにより、高歩留で４乃至６層の相互接続層を実
現させることが可能である。半導体業界において現在使
用されている従来のプレーナー配置と比較して、このス
タック即ち積層型チップの手法により、非常に大きな半
導体チップの非常に長い経路を通って信号を通過させる
場合に遭遇する遅延は減少され、従ってチップ性能は向
上される。回路を２つ又は３つのスタックしたチップに
分割させることにより、臨界的経路は短縮させることが
可能であり且つ一層高速の性能を達成することが可能で
ある。
尚、本発明は、実施上以下の構成の１つ又はそれ以上を
取りえるものである。
取りえるものである。
１、複数個の相互接続した半導体チップを設け且つ電子
回路及び回路複雑性を拡張する方法において、複数個の
半導体チップを処理して前記チップの主表面上に電子回
路を形成し、少なくとも１個の処理済み半導体チップを
下側に存在する処理済み半導体チップによって画定され
る面の上側に位置させ、前記チップの前記主表面上に形
成した回路を相互接続させる為に導電性要素を設ける、
上記各ステップを有することを特徴とする方法。
回路及び回路複雑性を拡張する方法において、複数個の
半導体チップを処理して前記チップの主表面上に電子回
路を形成し、少なくとも１個の処理済み半導体チップを
下側に存在する処理済み半導体チップによって画定され
る面の上側に位置させ、前記チップの前記主表面上に形
成した回路を相互接続させる為に導電性要素を設ける、
上記各ステップを有することを特徴とする方法。
２、特許請求の範囲第１項において、前記下側に存在す
る半導体チップ及び前記下側に存在するチップの上に配
設した前記１個のチップを異なった半導体技術によって
処理することを特徴とする方法。
る半導体チップ及び前記下側に存在するチップの上に配
設した前記１個のチップを異なった半導体技術によって
処理することを特徴とする方法。
３、 限定した水平区域内において電子回路及び回路複
雑性を拡張させる方法において、第１半導体技術によっ
て第１半導体チップの主表面上に電子回路を形成し、少
なくとも１個の第２半導体チップの主表面上に電子回路
を形成し、前記主表面を結合させて前記回路を相互接続
させると共に前記チップを異なった面内に配設させる、
上記各ステップを有することを特徴とする方法。
雑性を拡張させる方法において、第１半導体技術によっ
て第１半導体チップの主表面上に電子回路を形成し、少
なくとも１個の第２半導体チップの主表面上に電子回路
を形成し、前記主表面を結合させて前記回路を相互接続
させると共に前記チップを異なった面内に配設させる、
上記各ステップを有することを特徴とする方法。
４、特許請求の範囲第３項において、前記少なくとも１
個の第２半導体チップは、異なった適用に対して機能す
る為の異なった技術によって処理された複数個の半導体
チップを有することを特徴とする方法。
個の第２半導体チップは、異なった適用に対して機能す
る為の異なった技術によって処理された複数個の半導体
チップを有することを特徴とする方法。
５、特許請求の範囲第３項において、前記結合ステップ
が、前記主表面間に半田バンプを配設させることを包含
することを特徴とする方法。
が、前記主表面間に半田バンプを配設させることを包含
することを特徴とする方法。
６、特許請求の範囲第３項において、前記結合ステップ
が、前記第１及び第２半導体チップを接着剤により取付
けることを包含し、前記第１及び第２半導体チップの前
記主表面上に配設した電子回路を相互接続する為のワイ
ヤボンディングステップを包含することを特徴とする方
法。
が、前記第１及び第２半導体チップを接着剤により取付
けることを包含し、前記第１及び第２半導体チップの前
記主表面上に配設した電子回路を相互接続する為のワイ
ヤボンディングステップを包含することを特徴とする方
法。
７、特許請求の範囲第３項において、前記第１半導体チ
ップはパワートランジスタとして形成されることを特徴
とする方法。
ップはパワートランジスタとして形成されることを特徴
とする方法。
８、特許請求の範囲第３項において、前記方法が、同一
の面内に２個の離隔させて母体チップを位置させ、且つ
前記離隔された母体チップの隣接する部分間にまたがっ
て前記２個の母体チップの上に第３半導体チップを位置
させる、各ステップを有することを特徴とする方法。
の面内に２個の離隔させて母体チップを位置させ、且つ
前記離隔された母体チップの隣接する部分間にまたがっ
て前記２個の母体チップの上に第３半導体チップを位置
させる、各ステップを有することを特徴とする方法。
９、特許請求の範囲第３項において、前記方法が、少な
くとも３個の半導体チップを異なった面内に位置させる
ことを特徴とする方法。
くとも３個の半導体チップを異なった面内に位置させる
ことを特徴とする方法。
１０、特許請求の範囲第３項において、前記第１及び第
２チップを接着剤により取付け、前記第１及び第２チッ
プの主表面をワイヤボンディングし、前記第２及び第３
チップの離隔した主表面を半田バンプによって結合させ
る、上記各ステップを有することを特徴とする方法。
２チップを接着剤により取付け、前記第１及び第２チッ
プの主表面をワイヤボンディングし、前記第２及び第３
チップの離隔した主表面を半田バンプによって結合させ
る、上記各ステップを有することを特徴とする方法。
１１、特許請求の範囲第１０項において、前記第２チッ
プの主表面を前記第１チップの主表面へ又は前記第３チ
ップの主表面へ結合させ且つ電気的に接続させるステッ
プを有することを特徴とする方法。
プの主表面を前記第１チップの主表面へ又は前記第３チ
ップの主表面へ結合させ且つ電気的に接続させるステッ
プを有することを特徴とする方法。
１２、半導体チップの積み重ね組立体において、第１の
特定した動作機能を与える第１半導体技術によって特性
付けられる第１半導体チップ、第２の特定した動作機能
を与える第２半導体技術によって特性付けられる第２半
導体チップ、前記第２チップが前記第１チップの主表面
に対面する主表面を持つ様に前記第１及び第２チップを
物理的に且つ電気的に接続させる手段、を有することを
特徴とする組立体。
特定した動作機能を与える第１半導体技術によって特性
付けられる第１半導体チップ、第２の特定した動作機能
を与える第２半導体技術によって特性付けられる第２半
導体チップ、前記第２チップが前記第１チップの主表面
に対面する主表面を持つ様に前記第１及び第２チップを
物理的に且つ電気的に接続させる手段、を有することを
特徴とする組立体。
１３、特許請求の範囲第１２項において、前記第２半導
体チップは前記第１チップの機能を相補的に補完するも
のであることを特徴とする組立体。
体チップは前記第１チップの機能を相補的に補完するも
のであることを特徴とする組立体。
１４、特許請求の範囲第１２項において、前記接続手段
が、前記第１チップの主表面上に形成した金属バンプを
有しており、且つ前記第２チップは前記第１及び第２チ
ップ間に電気的接続が形成される様に前記バンプと整合
して着座されていることを特徴とする組立体。
が、前記第１チップの主表面上に形成した金属バンプを
有しており、且つ前記第２チップは前記第１及び第２チ
ップ間に電気的接続が形成される様に前記バンプと整合
して着座されていることを特徴とする組立体。
１５、特許請求の範囲第１２項において、前記第１及び
第２チップは両方共半田バンプを有していることを特徴
とする組立体。
第２チップは両方共半田バンプを有していることを特徴
とする組立体。
１６、特許請求の範囲第１２項において、前記接続手段
は、前記第２チップ上しこのみ金属バンプを有すること
を特徴とする組立体。
は、前記第２チップ上しこのみ金属バンプを有すること
を特徴とする組立体。
１７、特許請求の範囲第１２項において、前記第１の特
定した動作機能は前記第１の特定した動作機能と異なっ
ていることを特徴とする組立体。
定した動作機能は前記第１の特定した動作機能と異なっ
ていることを特徴とする組立体。
１８、特許請求の範囲第１２項において、前記第１チッ
プはＣＭＯＳ論理チップを有しており且つ前記第２チッ
プはＥＣＬランダムアクセスメモリチップを有している
ことを特徴とする組立体。
プはＣＭＯＳ論理チップを有しており且つ前記第２チッ
プはＥＣＬランダムアクセスメモリチップを有している
ことを特徴とする組立体。
１９、特許請求の範囲第１２項において、前記第１チッ
プはパワートランジスタを有しており、前記第２チップ
は集積回路を有していることを特徴とする組立体。
プはパワートランジスタを有しており、前記第２チップ
は集積回路を有していることを特徴とする組立体。
２、特許請求の範囲第１２項において、前記第２チップ
はバス接地面、又は相互接続として使用する為の受動チ
ップであることを特徴とする組立体。
はバス接地面、又は相互接続として使用する為の受動チ
ップであることを特徴とする組立体。
２、特許請求の範囲第１２項において、前記第１チップ
は論理チップであり、且つ前記第２チップはアナログチ
ップであることを特徴とする組立体。
は論理チップであり、且つ前記第２チップはアナログチ
ップであることを特徴とする組立体。
２、特許請求の範囲第１２項において、少なくとも１個
のチップの第１レベルの上方に１以上のレベルに複数個
のチップが配設されており、前記チップの上部レベルが
付加的な相互接続レベルを提供することを特徴とする組
立体。
のチップの第１レベルの上方に１以上のレベルに複数個
のチップが配設されており、前記チップの上部レベルが
付加的な相互接続レベルを提供することを特徴とする組
立体。
２３、 半導体チップの積み重ね組立体において、特
定の半導体技術によって形成した親担持チップ、前記親
担持チップ上に支持されており且つそれに物理的且つ電
気的に接続されている複数個の子チップ、を有すること
を特徴とする組立体。
定の半導体技術によって形成した親担持チップ、前記親
担持チップ上に支持されており且つそれに物理的且つ電
気的に接続されている複数個の子チップ、を有すること
を特徴とする組立体。
２、特許請求の範囲第２３項において、前記子チップの
少なくとも２個は異なった技術で形成されており、前記
チップが互いに異なる機能を提供することを特徴とする
組立体。
少なくとも２個は異なった技術で形成されており、前記
チップが互いに異なる機能を提供することを特徴とする
組立体。
２、特許請求の範囲第２３項において、第１の子チップ
がプログラマブルリードオンリメモリとして機能し且つ
第２の子チップがランダムアクセスメモリとして機能す
ることを特徴とする組立体。
がプログラマブルリードオンリメモリとして機能し且つ
第２の子チップがランダムアクセスメモリとして機能す
ることを特徴とする組立体。
２、特許請求の範囲第２３項において、前記子チップの
少なくとも２個が電気的に互いに接続されており且つ前
記親担持チップに電気的に結合されていることを特徴と
する組立体。
少なくとも２個が電気的に互いに接続されており且つ前
記親担持チップに電気的に結合されていることを特徴と
する組立体。
２７、半導体チップの積み重ね組立体において、主表面
を持った第１半導体チップ、主表面を藻他少なくとも別
の１個の半導体チップ、前記別のチップの主表面が前記
第１チップの主表面に対して実質的に直交する様に前記
別の半導体チップの一端を前記第１半導体チップの主表
面へ結合させる手段、を有することを特徴とする組立体
。
を持った第１半導体チップ、主表面を藻他少なくとも別
の１個の半導体チップ、前記別のチップの主表面が前記
第１チップの主表面に対して実質的に直交する様に前記
別の半導体チップの一端を前記第１半導体チップの主表
面へ結合させる手段、を有することを特徴とする組立体
。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
第１ａ図は本発明に基づいて形成したマルチプレーンチ
ップ組立体の概略斜視図、第１ｂ図は第１ａ図のチップ
組立体の概略側面図、第２図は単一の担持用親チップ上
に複数個の子チップを配設した状態を示した本発明の別
の実施例の概略斜視図、第３図はＣＭＯＳ親チップ上の
受動親チップを示した本発明の別の実施例の概略斜視図
、第４図は担持用親チップとして機能するパワートラン
ジスタを示した本発明の別の実施例を示した概略斜視図
、第５図は親チップへワイヤボンドさせた子チップを示
した本発明のチップ組立体の概略側面図、第６図は１個
の親チップから２番目の親チップ又は支持体へ延在する
子チップを示した本発明の別の実施例の概略側面図、第
７図は数個のプレーンの半導体チップ及び多層レベル相
互接続を組み込んだ本発明の実施例を示した概略側面図
、第８ａ図及び第８ｂ図は垂直にスタックされた複数個
の半導体チップを持った本発明の実施例の各概略側面図
、第９図は親チップへ垂直状態に配向した取付けられチ
ップを示した本発明の実施例の概略側面図、である。 （符号の説明） １０：能動的親チップ １２：子メモリチップ １４：半田バンプ １６：ボンドパッド １８．２０，２２：子チップ ２４：受動的子チップ ２８：集積回路チップ ３０：ワイヤ 特許出願人 エルニスアイ ロジックコーポレー
ション
ップ組立体の概略斜視図、第１ｂ図は第１ａ図のチップ
組立体の概略側面図、第２図は単一の担持用親チップ上
に複数個の子チップを配設した状態を示した本発明の別
の実施例の概略斜視図、第３図はＣＭＯＳ親チップ上の
受動親チップを示した本発明の別の実施例の概略斜視図
、第４図は担持用親チップとして機能するパワートラン
ジスタを示した本発明の別の実施例を示した概略斜視図
、第５図は親チップへワイヤボンドさせた子チップを示
した本発明のチップ組立体の概略側面図、第６図は１個
の親チップから２番目の親チップ又は支持体へ延在する
子チップを示した本発明の別の実施例の概略側面図、第
７図は数個のプレーンの半導体チップ及び多層レベル相
互接続を組み込んだ本発明の実施例を示した概略側面図
、第８ａ図及び第８ｂ図は垂直にスタックされた複数個
の半導体チップを持った本発明の実施例の各概略側面図
、第９図は親チップへ垂直状態に配向した取付けられチ
ップを示した本発明の実施例の概略側面図、である。 （符号の説明） １０：能動的親チップ １２：子メモリチップ １４：半田バンプ １６：ボンドパッド １８．２０，２２：子チップ ２４：受動的子チップ ２８：集積回路チップ ３０：ワイヤ 特許出願人 エルニスアイ ロジックコーポレー
ション
Claims (1)
- 【特許請求の範囲】 １、複数個の相互接続した半導体チップを設け且つ電子
回路及び回路複雑性を拡張する方法において、複数個の
半導体チップを処理して前記チップの主表面上に電子回
路を形成し、少なくとも１個の処理済み半導体チップを
下側に存在する処理済み半導体チップによって画定され
る面の上側に位置させ、前記チップの前記主表面上に形
成した回路を相互接続させる為に導電性要素を設ける、
上記各ステップを有することを特徴とする方法。 ２、特許請求の範囲第１項において、前記下側に存在す
る半導体チップ及び前記下側に存在するチップの上に配
設した前記１個のチップを異なった半導体技術によって
処理することを特徴とする方法。 ３、限定した水平区域内において電子回路及び回路複雑
性を拡張させる方法において、第１半導体技術によって
第１半導体チップの主表面上に電子回路を形成し、少な
くとも１個の第２半導体チップの主表面上に電子回路を
形成し、前記主表面を結合させて前記回路を相互接続さ
せると共に前記チップを異なった面内に配設させる、上
記各ステップを有することを特徴とする方法。 ４、特許請求の範囲第３項において、前記少なくとも１
個の第２半導体チップは、異なった適用に対して機能す
る為の異なった技術によって処理された複数個の半導体
チップを有することを特徴とする方法。 ５、特許請求の範囲第３項において、前記結合ステップ
が、前記主表面間に半田バンプを配設させることを包含
することを特徴とする方法。 ６、特許請求の範囲第３項において、前記結合ステップ
が、前記第１及び第２半導体チップを接着剤により取付
けることを包含し、前記第１及び第２半導体チップの前
記主表面上に配設した電子回路を相互接続する為のワイ
ヤボンディングステップを包含することを特徴とする方
法。 ７、特許請求の範囲第３項において、前記第１半導体チ
ップはパワートランジスタとして形成されることを特徴
とする方法。 ８、特許請求の範囲第３項において、前記方法が、同一
の面内に２個の離隔させて母体チップを位置させ、且つ
前記離隔された母体チップの隣接する部分間にまたがっ
て前記２個の母体チップの上に第３半導体チップを位置
させる、各ステップを有することを特徴とする方法。 ９、特許請求の範囲第３項において、前記方法が、少な
くとも３個の半導体チップを異なった面内に位置させる
ことを特徴とする方法。 １０、特許請求の範囲第３項において、前記第１及び第
２チップを接着剤により取付け、前記第１及び第２チッ
プの主表面をワイヤボンディングし、前記第２及び第３
チップの離隔した主表面を半田バンプによって結合させ
る、上記各ステップを有することを特徴とする方法。 １１、特許請求の範囲第１０項において、前記第２チッ
プの主表面を前記第１チップの主表面へ又は前記第３チ
ップの主表面へ結合させ且つ電気的に接続させるステッ
プを有することを特徴とする方法。 １２、半導体チップの積み重ね組立体において、第１の
特定した動作機能を与える第１半導体技術によって特性
付けられる第１半導体チップ、第２の特定した動作機能
を与える第２半導体技術によって特性付けられる第２半
導体チップ、前記第２チップが前記第１チップの主表面
に対面する主表面を持つ様に前記第１及び第２チップを
物理的に且つ電気的に接続させる手段、を有することを
特徴とする組立体。 １３、特許請求の範囲第１２項において、前記第２半導
体チップは前記第１チップの機能を相補的に補完するも
のであることを特徴とする組立体。 １４、特許請求の範囲第１２項において、前記接続手段
が、前記第１チップの主表面上に形成した金属バンプを
有しており、且つ前記第２チップは前記第１及び第２チ
ップ間に電気的接続が形成される様に前記バンプと整合
して着座されていることを特徴とする組立体。 １５、特許請求の範囲第１２項において、前記第１及び
第２チップは両方共半田バンプを有していることを特徴
とする組立体。 １６、特許請求の範囲第１２項において、前記接続手段
は、前記第２チップ上にのみ金属バンプを有することを
特徴とする組立体。 １７、特許請求の範囲第１２項において、前記第１の特
定した動作機能は前記第１の特定した動作機能と異なっ
ていることを特徴とする組立体。 １８、特許請求の範囲第１２項において、前記第１チッ
プはＣＭＯＳ論理チップを有しており且つ前記第２チッ
プはＥＣＬランダムアクセスメモリチップを有している
ことを特徴とする組立体。 １９、特許請求の範囲第１２項において、前記第１チッ
プはパワートランジスタを有しており、前記第２チップ
は集積回路を有していることを特徴とする組立体。 ２０、特許請求の範囲第１２項において、前記第２チッ
プはバス接地面、又は相互接続として使用する為の受動
チップであることを特徴とする組立体。 ２１、特許請求の範囲第１２項において、前記第１チッ
プは論理チップであり、且つ前記第２チップはアナログ
チップであることを特徴とする組立体。 ２２、特許請求の範囲第１２項において、少なくとも１
個のチップの第１レベルの上方に１以上のレベルに複数
個のチップが配設されており、前記チップの上部レベル
が付加的な相互接続レベルを提供することを特徴とする
組立体。 ２３、半導体チップの積み重ね組立体において、特定の
半導体技術によって形成した親担持チップ、前記親担持
チップ上に支持されており且つそれに物理的且つ電気的
に接続されている複数個の子チップ、を有することを特
徴とする組立体。 ２４、特許請求の範囲第２３項において、前記子チップ
の少なくとも２個は異なった技術で形成されており、前
記チップが互いに異なる機能を提供することを特徴とす
る組立体。 ２５、特許請求の範囲第２３項において、第１の子チッ
プがプログラマブルリードオンリメモリとして機能し且
つ第２の子チップがランダムアクセスメモリとして機能
することを特徴とする組立体。 ２６、特許請求の範囲第２３項において、前記子チップ
の少なくとも２個が電気的に互いに接続されており且つ
前記親担持チップに電気的に結合されていることを特徴
とする組立体。 ２７、半導体チップの積み重ね組立体において、主表面
を持った第１半導体チップ、主表面を持った少なくとも
別の１個の半導体チップ、前記別のチップの主表面が前
記第１チップの主表面に対して実質的に直交する様に前
記別の半導体チップの一端を前記第１半導体チップの主
表面へ結合させる手段、を有することを特徴とする組立
体。
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|---|---|---|---|
| US8614087A | 1987-08-17 | 1987-08-17 | |
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