JP2559461B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関するものであ
り、特に、半導体チップをモジュール化してモジュール
基板に複数個搭載する半導体装置の製造方法に関するも
のである。

更に本発明はテープキャリアの重ね実装技術に関す
る。

〔従来の技術〕

搭載基板（モジュール基板）に、半導体チップを封止
したパッケージを複数個搭載することにより構成した実
装密度の高い半導体装置が、日経マグロウヒル社発行、
日経エレクトロニクス別冊、No.2「マイクロデバイセ
ズ」p150に示されている。

半導体素子の組込技術の一つに、テープキャリア方式
がある。この方式は、フィルムキャリアあるいはTAB（T
ape Automated Bonding）方式などとも称されている。
この方式は、長尺のスプロケットホール（パーフォレー
ションホール）付きの樹脂製テープに半導体素子を連続
的に組込んでいく方法で、当該テープキャリアは半導体
素子（チップ）の電極配置に合せたリードパターンが、
スプロケットホールとデバイスホールを持つ樹脂フィル
ム上に形成されたもので、例えば、接着剤付きポリイミ
ドフィルムを適宜幅にスリットし、それに送り用のスプ
ロケットホールとチップを組込みするためのデバイスホ
ールとをパンチングし、銅箔をラミネートし、ホトレジ
スト技術、エッチング技術を用いて所望のリードパター
ンを形成する工程を経て製せられる。

なお、当該テープキャリアについて述べた文献の例と
しては、マックグロウーヒルブックカンパニージャパン
（Mc Graw Hill Book Company Japan）社刊1983年コピ
ーライト「VLSITECHNOLOGY」p558があげられる。

〔発明が解決しようとする課題〕

本発明者達は、前記半導体装置を検討した結果、次の
問題点を見出した。

前記パッケージは、それ自体の大きさを縮小すること
が困難であるため、モジュール基板上の半導体チップの
実装密度を高めることが難しい。

しかるに、従来のテープキャリアに合っては、１品種
１レイアウトとなっており、同じリードパターンを持っ
ているために同品種のテープキャリアを重ねて実装用基
板に実装することができない。

そのため、高密度に実装しようとしたら、実装用基板
上に同品種のテープキャリアと並べて配設することが必
要となり、プリント配線基板などの実装用基板表面の配
線を複雑化させ、断線なども生じ易くなり、その信頼性
を低下させることになる。

本発明の目的は、半導体装置の実装密度を高めること
にある。

本発明の他の目的は面実装に適した高密度メモリ・デ
バイスの製造方法を提供することにある。

本発明の他の目的は高密度実装が可能なメモリ・デバ
イスの製造方法を提供することにある。

本発明の他の目的はTAB（テープ・オートメイテッド
・ボンディング）技術とのマッチングの良い高密度面実
装技術を提供することにある。

本発明の他の目的はTAB技術を活用できる高密度実装
法を提供することにある。

本発明の他の目的は組立の簡素化・省力化が可能なメ
モリ・デバイスの組立法を提供することにある。

本発明の他の目的は、多数のメモリ・チップをコンパ
クトに実装できるメモリ・モジュールの製造方法を提供
することにある。

本発明の他の目的は半田リフロー時に半田付性が良好
となる多重チップ・リード複合体の製造方法を提供する
ことにある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。

すなわち、第１及び第２の半導体チップは一つを他方
の上に重ねられ、上記それぞれの半導体チップは板状で
第１及び第２の主面を有しており、上記第１の主面上に
複数の第１の電極と少なくとも一つの第２の電極が形成
されており、上記第１の半導体チップの第１の電極の少
なくとも一つと上記第２の半導体チップの第１の電極の
少なくとも一つに接続した第１のリードと、上記第１の
半導体チップの第２の電極に接続した第２のリードと、
上記第２の半導体チップの第２の電極に接続した第３の
リードとを有する第１の半導体装置を準備する工程、上
記第１の半導体装置と同様な第２の半導体装置を準備す
る工程、上記第１の半導体装置の第１、第２、及び第３
のリードを支持体表面に接続する工程、上記第２の半導
体装置の第１、第２、及び第３のリードを支持体表面に
接続する工程を有するものである。

〔作 用〕

上述した手段によれば、第１の半導体チップの第１の
電極の少なくとも一つと第２の半導体チップの第１の電
極の少なくとも一つに接続した第１のリードと、上記第
１の半導体チップの第２の電極に接続した第２のリード
と、上記第２の半導体チップの第２の電極に接続した第
３のリードとを設けている、つまり、同一機能を有する
電極同志を接続して共通リード（第１のリード）とし、
さらに電気的に独立させるべき電極は第２のリード及び
第３のリードに接続して電気的に独立させているので、
複数の半導体チップを重ね実装することができる。その
ため、支持体への実装密度が高い半導体装置を得ること
ができる。さらに、支持体裏面についても同様に複数の
半導体チップを重ね実装し、同一機能を有する電極同志
を接続して共通リードとし、電気的に独立させる電極は
それぞれ独立したリードに接続しているので、さらに支
持体への実装密度を高めた半導体装置を得ることができ
る。

〔実施例〕

（１） 実施例・１ 本願において、同一の機能を有するものは、別途の記
載がないかぎり、下２ケタを同一の数字表示で示し、で
きるかぎり重複説明を省略する。

以下、本発明の実施例・１のＩを図面を用いて説明す
る。

第１図は、本発明の実施例・１のＩの半導体装置の概
略構成を示した平面図、 第２図は、前記半導体装置の概略構成を示した側面
図、 第３図は、前記半導体装置の概略構成を示した正面図
である。

第１図乃至第３図において、１は積層セラミックによ
ってセラミック層を配線層とを複数層積層して構成した
モジュール基板であり、この表面及び裏面のそれぞれに
８個の半導体チップ4A,4B,4C,4Dを搭載している。半導
体チップ4A,4B,4C,4Dは、例えば、スタティクRAMが構成
されたものであり、またセラミックや樹脂等からなるパ
ッケージによって封止されておらず、半導体素子や配線
が施されている方の面をレジン７でモールドした構造と
なっている。半導体チップ4A,4B,4C,4Dのそれぞれに
は、半田や金等からなるバンプ電極６が設けられてお
り、このバンプ電極６にTAB（Tape Automted Bonding）
でリード5A,5B,5C,5Dがそれぞれ接続している。半導体
チップ4Aは、それぞれのリード5Aを半導体チップ4Bのリ
ード5Bに例えば半田で接続することにより、半導体チッ
プ4Bの上に積層されている。つまり、例えば、半導体チ
ップ4Aにアドレス信号を入力するためのリード5Aは、半
導体チップ4Bにアドレス信号を入力するためのリード5B
に接続している。同様に、半導体チップ4Aのデータの入
出力を行うためのリード5Aは、半導体チップ4Bのデータ
の入出力を行うためのリード5Bに接続している。すなわ
ち、それぞれのリード5Aとリード5Bにおいて、同一機能
を有するもの同志を、例えば半田で接続している。それ
ぞれのリード5Bは、モジュール基板１内の配線（図示し
ていない）を通してデコーダ３及びリード２に接続して
いる。ただし、半導体チップ4Aにチップセレクト信号を
入力するためのリード5A₁は、半導体チップ4Bにチップ
セレクト信号を入力するためのリード5B₁と接続するこ
となく、デコーダ３のリード3Aに接続している。また、
リード5B₁は、前記リード5A₁が接続しているリード3Aと
異るリード3Aに接続している。デコーダ３によって８個
の半導体チップ4A,4Bの中から１つの半導体チップ4A又
は4Bを選択するようにしている。

半導体チップ4Dのそれぞれのリード5Dを半導体チップ
4Cのリード5Cに、例えば半田で接続することにより、半
導体チップ4Cの上に半導体チップ4Dを搭載している。そ
れぞれのリード5Cは、モジュール基板１内の配線を通し
てデコーダ３又はリード２に接続している。ただし、半
導体チップ4Dのチップセレクト信号を入力するためのリ
ード5D₁は、半導体チップ4Cのチップセレクト信号を入
力するためのリード5C₁と接続せずに、直接デーコダ３
のリード3Aに接続している。また、リード5C₁は、デコ
ーダ３の前記リード5D₁が接続しているリード3Aと異る
リード3Aに接続している。デコーダ３によって８個の半
導体チップ4C,4Dの中から１個の半導体チップ4C又は4D
を選択する。半導体チップ4A,4B,4C,4Dのそれぞれの主
面、すなわち半導体素子や配線が施されている面は、シ
リコーンゴム７又はレジン７でモールドしている。

以上、説明したように、パッケージで封止せずに、TA
Bでリード5A,5B,5C,5Dが接続された半導体チップ4A,4B,
4C,4Dをそれぞれモジュール基板１に搭載して半導体装
置を構成していることにより、１個の半導体チップ4A,4
B,4C,4Dがモジュール基板１上に占める面積を小さくで
きるので、モジュール基板１に多くの半導体チップ4A,4
B,4C,4Dを搭載できる。すなわち、半導体装置の実装密
度を高くすることができる。

また、半導体チップ4Bの上に半導体チップ4Aを積層
し、また半導体チップ4Cの上に半導体チップ4Dを積層し
ていることにより、モジュール基板１を大きくすること
なく、多くの半導体チップ4A,4B,4C,4Dを搭載すること
ができる。

次に、実施例・１のＩの変形例を説明する。

第４図は、実施例・１のＩの変形例を説明するための
モジュール基板１の一部の斜視図である。

第４図に示すように、半導体チップ4Aの上にさらに半
導体チップ4Eを搭載するようにしてもよい。5Eは半導体
チップ4Eのリードであり、リード5Aに接続している。た
だし、半導体チップ4Eにチップセレクト信号を入力する
ためのリード5E₁は、リード5A₁,5B₁と接続せずに、デコ
ーダ３のリード5A₁,5B₁が接続しているリード3Aと異る
リード3Aに接続している。モジュール基板１の裏面は示
していないが、裏面においても同様に、半導体チップ4D
の上にさらに半導体チップを搭載して、３個を積層した
構造とする。

第５図は、本発明の実施例・１のIIの半導体装置の正
面図である。

第５図において、モジュール基板１の表面の1Aは接続
端子であり、1Bは裏面の接続端子である。この実施例で
は、モジュール基板１の表面に半導体チップ4B,4A,4Eの
３個を１組とし、これを４組配置している。裏面も同様
に、半導体チップ4C,4D,4Fの３個を１組みとし、これを
４組配置している。

実施例IIは、半導体チップ4B,4A,4E,4C,4D,4Fのそれ
ぞれの主面、すなわち半導体素子や配線が施され、レジ
ン７で覆れている面をモジュール基板１に向けることに
よって、リード5A,5B,5E,5C,5D,5Fの長さを短くしてい
る。

第６図は、本発明の実施例・１のIIIの半導体装置の
側面図、 第７図は、前記半導体装置の正面図である。

本発明の実施例IIIは、モジュール基板１の表面に搭
載される半導体チップ4Aは、その裏面をモジュール基板
１の方へ向け、モジュール基板１の裏面に搭載されてい
る半導体チップ4Cは、それの主面をモジュール基板１の
方へ向けたものである。このようにすることにより、半
導体装置を半導体チップ4Bの方から見たとき、半導体チ
ップ4Bのリード5Bと、半導体チップ4Cのリード5Cとで同
一機能のものが重なるようにしている。それぞれの重な
った同一機能のリード5Bと5Cを、モジュール基板１の貫
通配線（スルーホール配線）８によって接続している。
つまり、それぞれのリード5Bを１本ずつ、そのリード5B
と同一機能を有するリード5Cへ貫通配線８で接続するこ
とにより、例えば、半導体チップ4Bにアドレス信号を入
力させるリード5Bは、貫通配線８を通して、半導体チッ
プ4Cにアドレス信号を入力させるためのリード5Cに接続
している。同様に、半導体チップ4Bのデータの入出力端
子であるそれぞれのリード5Bは、貫通配線８を通して、
半導体チップ4Cのデータの入出力端子であるリード5Cに
接続している。ただし、半導体チップ4Bのチップセレク
ト信号を入力するためのリード5B₁と、半導体チップ4C
のチップセレクト信号を入力するためのリード5C₁は貫
通配線８で接続しておらず、リード5B₁はモジュール基
板１の表面に設けたデコーダ３に接続され、リード5C₁
はモジュール基板１の裏面のデコーダ３に接続してい
る。ここで、本実施例におけるモジュール基板１は、例
えばガラスエポキシ等の樹脂からなる単層構造となって
おり、内部には貫通配線８以外の配線を設けていない。
ただし、モジュール基板１の表面及び裏面には、半導体
チップ4B,4Cとリード２の間を接続する配線あるいはデ
コーダ３（第６図，第７図には図示していない）と半導
体チップ4B,4Cの間を接続する配線等が設けられてい
る。貫通配線８は、モジュール基板１に例えばドリル等
で貫通孔を開けた後、例えば蒸着や無電解メッキ等で例
えば銅層をメッキして形成したものである。

以上のように、同一機能のリード5Bと5Cを貫通配線８
で接続することにより、モジュール基板１内に貫通配線
８以外の配線を設けないようにして単層構造としたの
で、モジュール基板１の信頼性を高めることができる。

また、同一機能のリード5Bと5Cを貫通配線８で接続し
たことにより、モジュール基板１の表面及び裏面に設け
られる配線の本数を低減することができる。

なお、モジュール基板１及び貫通配線８は、積層セラ
ミックによって形成してもよい。この場合は、半導体チ
ップ4B,4Cとリード２を接続する配線、半導体チップ4B,
4Cとデコーダ３を接続する配線等がモジュール基板１内
に埋込まれる。しかし、それらの配線の本数は、貫通配
線８を設けたことにより、例えばモジュール基板１の表
面の半導体チップ4Bをリード２、デコーダ３に接続する
配線のみを設ければよいので、埋込まれる配線の本数を
大幅に少くすることができ、したがって、モジュール基
板１の信頼性を高くすることができる。

第８図は、本発明の実施例・１のIVにおける２個の半
導体チップの平面図、 第９図は、第８図に示した２個の半導体チップを向い
合せて同一のリードに接続し、これをＩの方向から見た
ときの側面図、 第10図は、同一のリードに接続した２個の半導体チッ
プをIIの方向から見たときの側面図である。

本発明の実施例・１のIVは、半導体チップ4Aではバン
プ電極6Aを左上角から順次配置し、バンプ電極6Aと同一
機能のバンプ電極6Bを半導体チップ4Bでは右上角から配
置している。すなわち、半導体チップ4Aのバンプ電極6A
₂…6A_N-1,6A_N,6A_N+1…6A_N+Mと、半導体チップ4Bの6B₂…
6B_N-1,6B_N…6B_N+1,6B_N+Mにおいて、添字が同じものは同
一機能のバンプ電極である。そして、半導体チップ4Bの
主面が半導体チップ4Aの主面と対面するようにして重ね
たとき、半導体チップ4Bのバンプ電極6B₂…6B_N-1,6B_N…
6B_N+1,6B_N+Mが、半導体チップ4Aのバンプ電極6A₂…6A
_N-1,6A_N+1…6A_N+Mに重なるように、それらのバンプ電極
6A,6Bを対称的に配置している。これらの対称的に配置
されたバンプ電極6A,6Bは、同一のリード５に接続して
いる。ただし、半導体チップ4Aのチップセレクト信号を
入力するためのバンプ電極6A₁と、半導体チップ4Bのチ
ップセレクト信号を入力するためのバンプ電極6B₁は重
ならないように配置をずらし、別々のリード５に接続し
ている。９は絶縁材であり、バンプ電極6A₁が接続して
いるリード５を半導体チップ4Bから絶縁し、またバンプ
電極6B₁が接続しているリード５を半導体チップ4Aから
絶縁している。なお、リード５は、半導体チップ4Aと4B
を向い合せてリード５に接続した後に、適正な形状に成
型する。そして、半導体チップ4Aと4Bを１組として、モ
ジュール基板１の表面及び裏面に複数組ずつ配置する。

以上のように、バンプ電極6Aと6Bの配置を対称にし
て、同一のリード５に接続したことにより、モジュール
基板１上における半導体チップ4A,4Bの実装密度を２倍
にすることができる。

なお、第11図及び第12図に示すように、半導体チップ
4Aのバンプ電極6A₁と、半導体チップ4Bのバンプ電極6B₁
を対称位置すなわち半導体チップ4Bを半導体チップ4Aに
重ねたとき、それらバンプ電極6A₁,6B₁が重なるように
配置してもよい。ただし、バンプ電極6A₁が接続してい
るリード５と、バンプ電極6B₁が接続しているリード５
は重ねられるが、それらの間は絶縁材９で絶縁する。な
お、第11図は重さね合せられる２個の半導体チップ4Aと
4Bの平面図、第12図は半導体チップ4A,4Bを向き合せて
同一のリード５に接続し、それを半導体チップ4AのＩの
方向から見たときの側面図である。

以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

パッケージで封止せずに、TABでリードが接続された
半導体チップを複数個モジュール基板に搭載して半導体
装置を構成したことにより、１個の半導体チップがモジ
ュール基板上に占める面積を小さくできるので、モジュ
ール基板に多くの半導体チップを搭載できる。すなわ
ち、半導体装置の実装密度を高くすることができる。

（２） 実施例・２ 次に、本発明の実施例・２を図面に基づき説明する。

第13図は本発明の実施例・２を示す原理図で、プラス
チックフィルムテープに穿設されたデバイスホール101
内には当該フィルムテープ上に形成されたリードパター
ン102の一部が突出している。また、当該リードパター
ン102のうち、図示上右端のリード102aが、第13図
（Ａ）では残りのリード102bに対し並行に設けられてい
るのに対し、第13図（Ｂ）では、図示上右端のリード10
2aが、直角に折れ曲った形となっている。このデバイス
ホール101内には、図示していないが半導体素子が組込
みされ、第13図（Ａ）では図示上右端のリード102aが当
該デバイスホール101内に組込した半導体素子（チッ
プ）のチップセレクト信号用のリードとなっており、ま
た、第13図（Ｂ）では上右端の直角に折れ曲ったリード
102aが同様にチップセレクト信号用のリードとなってい
る。

第13図（Ｃ）は、このように各リードパターン102の
一部リード102aを変更したテープキャリアを重ね実装し
た様子を概念的に示したもので、図示上右端部のリード
102aは、重ね実装された上部のチップの当該チップセレ
クト信号の入出力をつかさどり、また、図示上右端部の
リード102aに隣接したリード102aは、重ね実装された下
部のチップの当該チップセレクト信号の入出力をつかさ
どるようになっている。

他のリード102bは、各チップに共通の入出力端子とな
っている。第14図は、第13図（Ａ）のテープキャリアの
詳細を示したもので、また、第15図は第13図（Ｂ）のテ
ープキャリアの詳細を示す。

これら図に示すように、プラスチックフィルムテープ
103の両端部には、当該テープ103の送りおよび位置合せ
用の複数のスプロケットホール104が適宜間隔を置いて
孔設され、また、当該テープ103の中央部には半導体素
子を組込むためのデバイスホール101が穿設され、当該
デバイスホール101内に突出したリードパターン102の先
端部に、図示のようにチップ105をフェイスダウンボン
ディング（ギャングボンディング）により接合する。

この接合は、チップ105の電極部にバンプ106を形成し
て、熱圧着法により行われるが、リードパターン102側
にバンプ106を形成して同様に行ってもよい。当該チッ
プ105のボンディング（インナーリードボンディング）
後に、第16図断面図に示すように、封止樹脂をポンティ
ングして樹脂封止部107を形成して封止を行なう。

このように封止されたテープキャリアパッケージ108
を、第17図に示すように実装用基板109上に重ね実装す
る。

第17図にて、上部テープキャリアパッケージ108aは、
第13図（Ａ）に示すリードパターン102をもつテープキ
ャリアパッケージで、また、下部テープキャリアパッケ
ージ108bは第13図（Ｂ）に示すリードパターン102をも
つテープキャリアパッケージである。

本発明に使用されるプラスチックフィルムテープは、
例えばポリイミド系樹脂フィルムを適宜幅にスリットさ
れたものにより構成される。リードパターン102は、当
該フィルムテープ上に例えば銅箔をラミネートし、ホト
レジスト技術やエッチング技術を用いて形成することが
でき、各テープキャリアパッケージ108a,108bに応じて
その一部レイアウトを変更するようにする。

半導体素子（チップ）105は、例えばシリコーン単結
晶基板から成り、周知の技術によってこのチップ内には
多数の回路素子が形成され、１つの回路機能が与えられ
ている。回路素子の具体例は、例えばMOSトランジスタ
から成り、これらの回路素子によって、例えば論理回路
およびメモリの回路機能が形成されている。

バンプ106は、例えば金（Au）バンプにより構成され
る。

封止に使用されるポッティング樹脂には、例えばエポ
キシ樹脂を主体としたポッティング液が用いられる。

実装用基板109は、例えばプリント配線基板により構
成される。

本発明によれば、上記実施例に示すように、各リード
パターン102の一部リード102aを変更することにより、
二個のテープキャリアパッケージ108a,108bを実装用基
板109上に重ね実装することが可能となり、実装用基板1
09上に仮に当該テープキャリアパッケージ108a,108bを
並設する場合に比して実装密度に向上させることがで
き、また、テープキャリアパッケージ108a,108bを並設
する場合には配線も長く、複雑化するのに対し配線が短
く、簡略化され、断線する割合も低減され、信頼性の向
上に寄与する点大である。

以上本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

例えば、上記実施例ではテープキャリアパッケージを
実装用基板上に二個重ね実装する例を示したが、三個以
上重ねることができ、場合により実装用基板の両面にそ
れぞれ重ね実装することもできる。

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

本発明によればテープキャリアにおいて高密度実装を
可能とし、配線上も有利で信頼性の向上した半導体装置
を提供することができた。

（３） 実施例・３ 本実施例は、前記実施例・１及び２に対応する一つの
変形例であり、かつ、異なる具体例を与えるものであ
る。

第18図は、本実施例のメモリ・モジュールの全体シス
テム回路図である。同図において、RAM1〜16は、それぞ
れ256キロ・ビット・SRAM（スタティック・ランダム・
アクセス・メモリ）のMOS型又はBIMOS（バイポーラーMO
S）型集積回路チップ，▲▼はそれらのチップ・セ
レクト端子,Decoder1及び２はデコーダ集積回路用レジ
ン封止デュアル・イン・ライン型素子,I/0₁〜I/0₄はデ
ータの入出力ピン,A0〜A18（又は、A₀〜A₁₈）は、アド
レス入力ピンである。▲▼，▲▼，及び▲
▼は、一連のコントロール・ピンである。これらのう
ち、▲▼はライト・イネーブル・ピン，▲▼は
アウト・プット・イネーブル・ピン，▲▼は、一般
に▲▼とも称されているが、先のRAMチップの▲
▼端子とは機能が異なる。すなわち、この▲▼端
子は入力の“0",“1"に応じて上下のデコーダのいずれ
を選択するかを決定している。Vcc,Vssは広義の電源端
子であり、特にVccは電源電圧端子,Vssは基準電圧端子
とよぶ。Vccには、5V,Vssには0Vの電圧が供給される。

第19図は、メモリ・チップRAM1〜16の第１主面のレイ
アウトである。同図において、A₀〜A₁₄は、アドレス入
力パッド,I/0₀〜I/0₇は、入出力パッド，▲▼はラ
イト・イネーブル・パッド，▲▼はアウト・プット
・イネーブル・パッド，▲▼はチップ・セレクト・
パッド,Vccは電源電圧パッド,Vssは基準電圧パッド,211
及び212は、アドレス・バッファ及びI/0バッファ等の周
辺回路ブロック,213〜216は高抵抗ポリSiの負荷を持つ
４トランジスタ型MOS型SRAMセルを有するメモリ・マッ
ト,217〜218はロウデコーダ等のＸ系回路ブロック,219
〜222は、それぞれ213〜216に対応するカラム・デコー
ダ及びセンス・アンプを含むＹ系回路ブロックである。
なお、205は、Si単結晶基板である。

第20図は、先の全体レイアウトに対応するメモリ・モ
ジュールのピン配置である。

第21図a,b、及びｃは、上記メモリ・モジュールの上
面図，正面図、及び側面図である。同図において、209
は、積層セラミック基板，第18図中のVcc−Vss間に接続
されたチップ・コンデンサ,232は、このチップ・コンデ
ンサ用のフット・プリントすなわち半田付用パッド,233
a及びｂはそれぞれ第18図のデコート・１及び２に対応
するデコーダIC,234aは第18図のRAM1及びRAM5に対応す
るメモリ・チップ複合体,234bは、同様にRAM2及びRAM6
に対応するチップ複合体,234c及び234dも同様である。
更に234eも同様に、RAM9及び13に対応するチップ複合体
で、234f〜ｈも上と同様である。235は、セラミック基
板の側面のメタライズ・パッドにろう付けされたメタル
リードで、第20図の各ピンに対応する。

第22図は、本発明の製造方法に使用するポリイミド・
テープを示す。同図において、201はデバイス取付用ホ
ール（デバイス・ホール）又はパーフォレーション,205
はSiチップ（メモリ・チップ）の取付位置,204はキャリ
ア・テープの自動送り又は位置合せに用いるスプロケッ
ト・ホール,241はキャリア・テープ上の共通銅配線を各
単位テープ部分に分離するためのアイソレーション・ホ
ール,242は、ポリイミド薄板上に銅薄板をフォトリソグ
ラフィーにより所定の形状に形成したキャリア・テープ
とラミネートしたものである。

第23図は、第18図のRAM1〜４及びRAM9〜12すなわち上
側チップを搭載するための上記第22図に対応する上側テ
ープの単位部分拡大図である。同図において、201は、
デバイス・ホール,204はスプロケット・ホール,205はチ
ップ取付位置,241はアイソレーション・ホール,242はキ
ャリア・テープ,243は幅広銅ベルト,244は、テープ上に
設けられた銅リード,245は銅薄板からなるアウタ・リー
ド及びインナー・リード領域,246はテープ上から延在し
てデバイス・ホール内にのび端部のリードを保持するサ
ポート・リード,247aは▲▼用銅リード,248は銅プ
レート,249はテープの両側に14個づつ設けられたテスト
用銅パッド，その他の直線又は折線状の細線は銅配線パ
ターンである。

第24図は第18図のRAM5〜８及びRAM13〜16すなわち下
側チップを搭載するための上記22図に対応する下側テー
プの単位部分拡大図である。同図において247bは▲
▼用銅リードであり、その他のパターンは第23図と全く
同一である。

第25図〜28図は、メモリ・チップ205上へのバンプ電
極形成プロセス・フローを示す。同図において、205はs
i単結晶基板、251は第１パッシベーション膜としての熱
酸化SiO₂及び第２パッシベーション膜としてのPSG（フ
ォスフォ・シリケイト・グラス）等の層間絶縁膜を含む
下地の無機絶縁膜,254はメモリ・チップの内部の相互接
続用のAl層と同一のAl膜をパターニングしてつくられた
Alボンディング・パッド,252はSiO₂又はSi₃N₄よりなる
ファイナル・パッシベーション膜,253はPIQ（ポリイミ
ド・イソ・インドロ・キナゾリン・ジオン）からなる樹
脂層である。255は下地メタル層でTi（チタン）よりな
り、256は他の下地メタル層でPd（パラジウム）よりな
る。257はバンプ形成用のフォト・レジスト層,255はそ
れを用いて形成されたAu（金）バンプである。

第29は、先の第28図のバンプと第23及び24図のインナ
ーリードをギャング・ボンディングした状態を示す断面
図である。

同図において、245は銅インナーリードの先端領域,25
9はNi（ニッケル）メッキ層,260はAu（金）メッキ層で
ある。

第30図は、上記29図の状態でチップのほぼ全面にレン
ジ封止材をポッティングした状態を周辺のキャリア・テ
ープとの関係で示した断面図である。同図において、20
5はメモリ・チップ,242はキャリア・テープのデバイス
ホール側内端,245はアウターリード部（Cuフイルム）,2
58はAuバンプ,261は封止レジン層（エポキシ系レジン）
である。

第31図は、前記29図の段階で個々の単位部分に分析さ
れたテープ・キャリア（上側）の平面図である。同図に
おいて、281及び282はキャリア・テープの両側にそれぞ
れ14個づつ設けられたCuテスト・パッド,204a及びｂは
スプロケット・ホール,205aは第18図のRAM1〜４及びRAM
9〜12に対応する上側チップの第１の主面,262a及びｂは
下側キャリア・テープとともに複合体を形成するための
接合領域又は圧接領域である。

第32図は、上記第31図に対応する下側キャリア・テー
プをその単位部分の要部だけ残すように分離した状態を
示す上面図である。同図において、205bは第18図のRAM5
〜８及びRAM13〜16に対応する下面チップの上側（第１
の）主面,262a及びｂは上記上側チップの同部分と対応
するリードが一致して重なるように圧着接合される上下
リード接合領域,284a及びｂはスプロケット・ホールで
ある。

第33a及びｂ図は第31及び32図のチップーテープ複合
体をアウターリードを熱圧着した後、アウターリードを
デバイスホール内端近傍で切断分離して最終的にアウタ
ーリードをSOP（スモール・イン・ライン・パッケー
ジ）様に曲げ成形したチップ多重複合体の下面及び断面
図（Ａ−Ａ）である。同図において、205a及び205bは、
それぞれ上側及び下側チップ（この図では上下反対にな
っているが、組立法の説明上、このように称する）,245
は重畳して曲げ成形されたアウターリード,247a及びｂ
はそれぞれ上側及び下側チップの▲▼端子リードで
重畳圧着されることなくそれぞれ単独で他のリードと同
様の形状に成形されている。261,261a及びｂは各チップ
の第１の主面上に形成されたレジン・ポッティング層で
ある。

第34〜37図は、第21図に示すような積層セラミック配
線基板209上に第33a及びｂ図に示す多重チップ複合体を
半田リフローにより両面実装するプロセスを示す断面フ
ロー図である。同図において、209はセラミック・パッ
ケージ基板,263はモジュールのアウターリード、264a〜
ｄは多重チップ複合体234a〜ｈ及びデコーダIC233a及び
ｂの半田付けのためのメタライズ層からなるフット・プ
リントである。265a〜ｄはその上にスクリーン印刷によ
り形成された半田クリーム層である。266は半田リフロ
ー時に下側になる多重チップ複合体を保持するための接
着部材である。267a〜ｄはリフローされた後、凝固した
半田接合部である。

第38図は完成したメモリ・モジュールを挿入型プリン
ト配線基板に半田ウェーブ法により半田付実装した状態
を示す実装断面図である。同図において、271はガラス
・エポキシ配線基板、273はピン挿入用ホール,274はソ
ルダーリング・パッド,272はソルダーレジスト層、275
は半田付部分である。

第39〜41図は上記実施例及びその変形例を説明するた
めのチップ・テープ複合体の平面図である。第39及び40
図のパターンはそれぞれ第23及び24図のものと全く同じ
である。

第39図は上側チップ用すなわち、上側チップ・リード
・テープ複合体（チップ・テープ・コンプレックス）の
上面図である。同図において、204a〜ｈはスプロケット
・ホール,205aは上側メモリ・チップ,247aは上側チップ
の▲▼用リード,281及び282はそれぞれキャリア・
テープの両側にそれぞれ14個づつ配設されたCuテストパ
ッド,293は上下チップの各リードが圧接された後、キャ
リア・テープと分離切断する部分を示す。

第40図は下側チップ・テープ複合体の上面図である。
同図において、284a〜ｈはスプロケット・ホール,205b
は下側メモリ・チップ,247bは下側チップの▲▼端
子用リード,291及び292はテープの両側に各14個づつ配
置されたテスト・パッド,293はテープと多重チップ複合
体間の分離部分を示す切断領域である。

第41図は、上記実施例を説明するために、上側テープ
と下側テープを上下パターンがほぼ一致するように重ね
合せた場合を仮定して示した重なり状態説明用の上面図
で、下側テープに関しては上側と相異する部分のみ示し
てある。同図において、204a〜ｈはスプロケット・ホー
ル,205aは上面チップの第１主面,247a及びｂはそれぞれ
上側及び下側▲▼リード,293は多重チップ複合体と
テープ間の切断分離領域である。

次に製造プロセスについて説明する。まず、上下それ
ぞれのキャリア・テープを準備する。まず、上下それぞ
れのキャリア・テープを準備する。125μｍ厚のポリイ
ミド樹脂フィルム・テープを第23及び24図に示すアイソ
レーション・ホール以外の開口を打ぬきにより形成す
る。次に35μｍ厚の銅箔をエッチングにより上記23及び
24図の配線パターンを形成、その全面に第29図に示すよ
うにNi（ニッケル）バリア層259及びAu（金）層をそれ
ぞれ0.5μｍづつメッキにより形成する。

一方、メモリ・チップの工程をウェハ・プロセスから
説明する。第25図に示す如くSi基板（約600μｍ厚のウ
ェハ）205上にポリSiゲートや層間PSG膜251を形成した
後、内部のインターコネクション用Al配線と同時にAlボ
ンディング・パッド（100μｍ角）254を形成する。この
Al膜は、約１μｍ厚でスパッタリングにより全面に被着
された後、フォトリソグラフィーによりパターニングさ
れる。次に無機ファイナル・パッシベーションである1.
4μｍ程度のPSG膜252をCVD（ケミカル・ペーパー・デポ
ジション）により形成し、先と同様にフォトリソグラフ
ィーにより開口を形成する。次にPIO等のポリイミド塗
布液を2.3μｍ程度の厚さにスピン・コートする。この
とき、PSGフィルム252表面をAlキレート処理しておく
と、ポリイミド・フィルム253とPSGフィルム252の接着
性が良好となる。ポリイミド・コートの後、溶媒をとば
すためにベークを行ない、それにつづき先の開口部より
10μｍ程度広めにポリイミド・フィルムにフォトリソグ
ラフィーにより開口部を形成し、その後、硬化のための
ベークを行なう。

更に第26図に示す如く、バンプ電極用の下地バリア・
メタル・フィルム、すなわち、0.18μｍのTi（チタン）
フィルム及び0.17μｍのPd（パラジウム）フィルムを順
次蒸着により形成する。

次に第27図に示す如く20μｍ厚のラミネイテッド・フ
ォトレジスト（Laminated Photoresist）257を全面に張
付け、下地のポリイミド開口よりも10μｍ程度広めにフ
ォトエッチングにより開口を形成する。この状態でこの
開口部に20μｍ程度の厚さのAu（金）電気メッキにより
Au（金）バンプ電極を形成する。

次に第28図に示す如く、Auバンプ258を残してフォト
レジスト・フィルム257を除去する。更にこのAuバンプ2
58をマスクとして化学エッチング又はバック・スパッタ
リングによりUBM（下地バリア・メタル）の不要部分を
除去する。これで、Auバンプ電極が完成する。

次に、ウェハ状態での電気的テストの後、ダイシング
法によりウェハを第19図に示すような個々のチップ（4m
m×10mm×0.25mm）に分割する。ここで、ダイシング前
にウェハは、バック・グラインディングにより250μｍ
厚にされている。

次に第29図に示す如く、第23及び24図の205で示す破
線の位置にそれぞれチップの第１の主面がくるように配
置して、上から加熱したTAB用ボンディング・ツールを
押圧することによりAuバンプとリード245のAuメッキ層2
60を熱圧着する。これは、いわゆるギャング・ボンディ
ングといわれる工程である。

次に第30図に示す如く、長いテープ242に多数のチッ
プをボンディングした状態で、上から流動性のエポキシ
系レジンをポッティング及びキユアすることにより、約
50μｍの厚さの有機レジン封止層261を形成する。この
封止層によって、チップ205の表面が保護されるととも
に、Auバンプ258及びリード245自身及びそれらの接合を
担保することができる。

次に長いテープ状態で第39及び40図に示す如く、テス
トパッド281,282,291、及び292を用いて上段TAB,下段TA
Bのそれぞれについてエージング及び選別テストを行な
う。

次に第31及び32図に示す如く、上段及び下段TABを単
位に分離し、上側及び下側TABについて262a及びｂ部分
を上下側TABに重ねられるようにSOP状にリードのフォー
ミングを行なう。この場合、上段TABは変形が小さいの
で完全な単位TAB状態でできるが、下段TABの方は変形量
が多きいのでアウターリードの最外側近傍でテープを分
断している。

次に第41図に模式的に示すようなリードの位置関係に
なるようにスプロケットホール204aを位置合せホールに
して重ね合せ、第31及び32図の262a及びｂにあたる部分
にボンディング・ツール（ツール荷重:570〜750g/リー
ド・，ツール温度:530〜570℃，押圧時間:1〜５秒）を
押圧して対応するリード同志を熱圧着する。

次に第41図の切断領域293にあたる部分でキャリア・
テープとチップ・リード複合体をリード切断することに
よって分離する。このようにして第33図の（ｂ）に示す
ような断面形状の多重チップ複合体が完成する。

第34〜37図は第21図に示すメモリ・モジュール用セラ
ミック基板209への実装プロセスを示す。

まず、第34図に示す如きセラミック・パッケージ基体
を準備する。セラミック・パッケージの代表的サイズ
は、すなわち、長さ:40mm,幅:15mm,厚さ2mm,リード（Ni
−Siメッキした42アロイ）263のピッチ:2.54mmである。
材質としてはアルミナ・セラミックスの多層配線基板か
らなっている。

次に第35図に示す如く、この基板上のメタライズ・フ
ット・プリント264a〜ｄ上にスクリーン印刷により半田
クリーム層265a〜ｄを形成する。

次に第36図に示す如くアウターリード先端およびその
近傍がそれぞれの半田クリーム層に当接するように上記
基板209上下に載置する。下側の方は、接着体266により
裏面に粘着又は接着させる必要がある。

次に上記の状態で約220℃のリフロー炉に挿入して第3
7図に示すようにリフロー半田付けを行なう。

更に第38図に示す如くガラス・エポキシ等からなるプ
リント配線基板にメモリ・モジュールを挿入した状態で
プリント基板271の下方から半田ウェーブをあてること
により半田付けを完了する。

第42a及びｂ図は本発明の他の一つの実施例の多重チ
ップ・リード複合体の下面図及びＢ−Ｂ断面図である。
同図において205a及びｂは上側及び下側のメモリ・チッ
プ,245は同一の機能を有する▲▼以外のパッドに接
続されたリード（外部リード）,247a及びｂはそれぞれ
上側及び下側の▲▼パッドに接続された外部リー
ド,261a及びｂは上側及び下側チップのデバイス面上に
ポッティング形成されたエポキシ・レジン層である。こ
の例の場合、組立工程は前記第18〜41図の例とほぼ同一
であるが、リード成形のみは多層チップ複合体とテープ
を分離した後に行なう必要があるが、第23図の保持リー
ド246以外をテープから分離した状態でテープ状態で多
重チップ・リード複合体のアウターリードを曲げ成形す
ることもできる。このことは、先のSOPタイプについて
もいえる。

以上第18〜42図については、具体的TAB方式を例にと
り本発明を説明したが、本発明はこれに限定されるもの
ではない。

すなわち、第18〜42図の例は第１〜17図の例に対する
具体例であり、これらの例に適用されることはいうまで
もない。

更に、ここでは２重チップ・リード複合体についての
み説明したが３〜５重さらにそれ以上の複合体もほぼ同
様に実施可能である。

更に、モジュール配線基板としては、セラミックに限
定されることなく、以下引用文献に示す如くガラス・エ
ポキシ・プリント・配線基板等のプラスチック基板が適
用できる。

更に、上下TABのアウターリード同志の圧接は長いTAB
状態でも可能であり、アウターリードがほぼ平面の状態
で行なうことができる。

更に以上のほか、以下の引用文献に示された如き、種
々の技術的変更が可能であることはいうまでもない。

（４） 各実施例の記載を補足するための、文献等につ
いて、 SRAM（スタテック・ランダム・アクセス・メモリ）の
モノリシック・チップのウェハ・プロセス，デバイス構
造，システム等の詳細については、米国特許出願No.89
9,404（1986年８月22日出願），同No.875,674（1986年
６月18日），同No.764,208（1985年８月８日），及び米
国特許第4,554,279号及び同対応英国特許第2,092,826号
等に記載されているので、これらをもって本願の記述と
なす。

TAB（テープ・オートメイテッド・ボンディング）に
関して、例えば、ポリイミド・テープ，その上への銅メ
タライズ，半導体チップ上へのTABインナーリード接続
用のバンプ電極の形成法、TABインナーリードのチップ
とのギャング・ボンディング，実装法，封止法について
は、米国特許出願No.052,386（1987年５月21日出願），
同No.946,951（1986年12月29日出願），「日経エレクト
ロニクス」1978年11月27日号197頁〜211頁（Nikkei Ele
ctronics），同誌1983年12月19日号82頁〜85頁，「日経
マイクロ・デバイセズ」1987年10月号36頁〜38頁（Nikk
ei Microdevices），同誌1987年２月号43頁〜44頁，同
誌1984年６月11日号148頁〜159頁，同誌同号130頁〜147
頁，同誌同号46頁〜48頁，同誌1986年３月号128頁〜135
頁，「ソリッド・ステイト・テクノロジー」1979年３月
号（Solid State Technology）の52頁〜55頁，「電子材
料」（Denshi Zairyo）1987年９月号51〜56頁，「エレ
クトロニクス」（Electronics）1986年８月21日号の74
〜76頁，「ジェイ・エス・ティー・ニューズ」（JST Ne
ws）第３巻２号1984年４月の42〜43頁，「VLSIテクノロ
ジー」（VLSI Technology）ジー著（Sze）1983年の558
頁〜570頁，「IC化実装技術」日本マイクロ・エレクト
ロニクス協会編、工業調査会（株）発行の102〜175頁，
「電子部品の自動組立入門」1986年７月30日日刊工業新
聞社発行の90〜100頁に記載されているので、これらを
もって本願の記述にかえる。

更に、メモリ・モジュールについては、「日経エレク
トロニクス」（Nikkei Electronics）1987年９月７日号
の99〜107頁に、それに用いるプリント配線基板の製造
方法等については、「日経マイクロ・デバイセズ」（Ni
kkei Microdevices）1984年６月11日号160〜168頁に記
載されているので、これらをもって本願の実施例の記述
にかえる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

パッケージで封止せずに、TABでリードが接続された
半導体チップを複数個、支持体に重ね実装する方法を用
いることにより、１個の半導体チップが支持体上に占め
る面積を小さくできるので、支持体に多くの半導体チッ
プを搭載することができる。すなわち、実装密度が高い
半導体装置を製造することができる。さらに、同一機能
を有する電極同志を接続する共通リード、及び電気的に
独立させるべき電極に接続する独立リードを用い、支持
体表裏面に複数のチップを実装する方法を用いることに
より、より一層実装密度の高い半導体装置を製造するこ
とができる。

【図面の簡単な説明】

第１図は、本発明の実施例・１のＩの半導体装置の概略
構成を示した平面図、 第２図は、前記半導体装置の概略構成を示した側面図、 第３図は、前記半導体装置の概略構成を示した正面図、 第４図は、実施例・１のＩの変形例を説明するためのモ
ジュール基板１の一部の斜視図、 第５図は、本発明の実施例・１のIIの半導体装置の正面
図、 第６図は、本発明の実施例・１のIIIの半導体装置の側
面図、 第７図は、前記半導体装置の正面図、 第８図は、本発明の実施例・１のIVにおける２個の半導
体チップの平面図、 第９図は、第８図に示した２個の半導体チップを向い合
せて同一のリードに接続し、これをＩの方向から見たと
きの側面図、 第10図は、同一のリードに接続した２個の半導体チップ
をIIの方向から見たときの側面図、 第11図は重さね合せられる２個の半導体チップ4Aと4Bの
平面図、 第12図は半導体チップ4A,4Bを向き合せて同一のリード
５に接続し、それを半導体チップ4AのＩの方向から見た
ときの側面図である。 第13図（Ａ）〜（Ｃ）はそれぞれ本発明の実施例・２を
示す原理図、 第14図は本発明の実施例・２を示す要部平面図、 第15図は本発明の実施例・２を示す要部平面図、 第16図は本発明の実施例・２を示す断面図、 第17図は本発明の実施例・２を示す断面図である。 第18図は本発明のメモリ・モジュールの全体システムを
示す回路ブロック図、 第19図は本発明の多重チップ複合体のSRAM（スタティッ
ク・ランダム・アクセス・メモリ）のチップ第１主面の
回路及びボンディング・パッド・レイアウト図、 第20図は本発明のメモリ・モジュールのピン・アウト
図、 第21（ａ）〜（ｃ）図は本発明のメモリ・モジュールの
外形を示す上面図、，正面図，側面図、 第22図は本発明のテープ・キャリアの大域的性質を示す
平面図、 第23図及び24図は本発明のテープ・キャリア（上段TAB,
下段TAB）の単位部分の上面図、 第25〜28図は本発明のSRAMチップのウェハ・プロセスを
示すフロー断面図、 第29図は、テープ・キャリアのリードとチップのバンプ
電極間のギャング・ボンディングされた状態を示す要部
断面拡大図、 第30図はキャリア・テープとチップの接合状況及びポッ
ティング・レジンのコーティング状態を示す断面図、 第31図は単位部分に分断された上段TABを示す上面図、 第32図は単位部分内で分断された下段TABを示す上面
図、 第33（ａ）及び（ｂ）図は多重メモリ・チップ・リード
複合体の下面図及びＡ−Ａ断面図、 第34〜37図は積層セラミック配線基板へのSOP（スモー
ル・アウトライン・パッケージ）様の多重チップ・リー
ド複合体及びデコーダICの面実装プロセス・フローを示
すフロー断面図、 第38図はガラス・エポキシ・プリント配線基板へのメモ
リ・モジュールの挿入実装の状態を示す断面図、 第39図はギャング・ボンディングが完了した状態の上段
TABを示す上面図、 第40図は同様の下段TABの上面図、 第41図は上段TABを下段TABに重ねた状態を示す上面図、 第42（ａ）及び（ｂ）図は、第33図の多重チップ・リー
ド複合体の他の実施例すなわちバットリード（Butt Le
ad）タイプを示す下面図及び断面図である。 図中、 １……モジュール基板、2,3A,5A,5B,5C,5D,5E,5F……リ
ード、３……デコーダ、4A,4B,4C,4D……半導体チッ
プ、6A,6B……バンプ電極、７……シリコーンゴム又は
レジン、８……貫通配線、９……絶縁材。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 昌行 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 菅野 利夫 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 津久井 誠一郎 埼玉県入間郡毛呂山町大字旭台15番地 日立東部セミコンダクタ株式会社内 (72)発明者 小野 貴司 秋田県南秋田郡天王町字長沼64 アキタ 電子株式会社内 (72)発明者 若島 喜昭 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (56)参考文献 特開 平１−191462（ＪＰ，Ａ) 特開 昭64−81348（ＪＰ，Ａ) 特開 昭61−32560（ＪＰ，Ａ) 特開 平１−289152（ＪＰ，Ａ) 実開 昭64−1269（ＪＰ，Ｕ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】第１及び第２の半導体チップは一つを他方
   の上に重ねられ、上記それぞれの半導体チップは板状で
   第１及び第２の主面を有しており、上記第１の主面上に
   複数の第１の電極と少なくとも一つの第２の電極が形成
   されており、上記第１の半導体チップの第１の電極の少
   なくとも一つと上記第２の半導体チップの第１の電極の
   少なくとも一つに接続した第１のリードと、上記第１の
   半導体チップの第２の電極に接続した第２のリードと、
   上記第２の半導体チップの第２の電極に接続した第３の
   リードとを有する第１の半導体装置を準備する工程、上
   記第１の半導体装置と同様な第２の半導体装置を準備す
   る工程、上記第１の半導体装置の第１、第２、及び第３
   のリードを支持体表面に接続する工程、上記第２の半導
   体装置の第１、第２、及び第３のリードを上記支持体裏
   面に接続する工程を有することを特徴とする半導体装置
   の製造方法。
2. 【請求項２】上記第１及び第２の電極は、バンプ電極で
   あることを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。
3. 【請求項３】上記第２及び第３のリードは、チップセレ
   クト信号用のリードであることを特徴とする特許請求の
   範囲第１項記載の半導体装置の製造方法。
4. 【請求項４】第１及び第２の半導体チップは一つを他方
   の上に重ねられ、上記それぞれの半導体チップは板状で
   第１及び第２の主面を有しており、上記第１の主面上に
   第１の電極と第２の電極が形成されており、上記第１の
   半導体チップの第１及び第２の電極の一方の電極と上記
   第２の半導体チップの第１及び第２の電極の一方の電極
   に接続した第１のリードと、上記第１の半導体チップの
   第１及び第２の電極の他方の電極と上記第２の半導体チ
   ップの第１及び第２の電極の他方の電極に接続した第２
   のリードとを有する第１の半導体装置を準備する工程、
   上記第１の半導体装置と同様な第２の半導体装置を準備
   する工程、上記第１の半導体装置の第１及び第２のリー
   ドを支持体表面に接続する工程、上記第２の半導体装置
   の第１及び第２のリードを上記支持体裏面に接続する工
   程を有することを特徴とする半導体装置の製造方法。
5. 【請求項５】上記第１及び第２の電極は、バンプ電極で
   あることを特徴とする特許請求の範囲第４項記載の半導
   体装置の製造方法。