JPH06112402A - 半導体装置 - Google Patents
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- JPH06112402A JPH06112402A JP4259712A JP25971292A JPH06112402A JP H06112402 A JPH06112402 A JP H06112402A JP 4259712 A JP4259712 A JP 4259712A JP 25971292 A JP25971292 A JP 25971292A JP H06112402 A JPH06112402 A JP H06112402A
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- H01L2924/19107—Disposition of discrete passive components off-chip wires
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Abstract
(57)【要約】
【目的】 集積度をさらに向上でき、しかも容易に新し
い機能を有する素子を実現できる半導体装置を提供す
る。 【構成】 回路形成面を上にした状態でＩＣチップ１０
をリードフレーム４０のヘッダー４３にダイボンドし、
ヘッダー４３の入出力パット４３ａとリード４４とをボ
ンディングする。ＩＣチップ１０の半田バンプ１１上
に、回路形成面を下にした状態でＩＣチップ２０の半田
チップ２１を載せ、ＩＣチップ１０上にＩＣチップ２０
を重ね合わせて樹脂封止する。
い機能を有する素子を実現できる半導体装置を提供す
る。 【構成】 回路形成面を上にした状態でＩＣチップ１０
をリードフレーム４０のヘッダー４３にダイボンドし、
ヘッダー４３の入出力パット４３ａとリード４４とをボ
ンディングする。ＩＣチップ１０の半田バンプ１１上
に、回路形成面を下にした状態でＩＣチップ２０の半田
チップ２１を載せ、ＩＣチップ１０上にＩＣチップ２０
を重ね合わせて樹脂封止する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路（以下、「Ｉ
Ｃ：Integrated Circuit」という) チップが使用される
半導体装置に関し、特にＩＣチップの高密度実装に係
る。
Ｃ：Integrated Circuit」という) チップが使用される
半導体装置に関し、特にＩＣチップの高密度実装に係
る。
【０００２】
【従来の技術および発明が解決しようとする課題】半導
体産業の発展に伴い、ＩＣの集積度を上げることが要望
されている。これに対処するため、従来では、１つの半
導体基板の表面を種々の微細加工技術を駆使することに
より、高集積度の回路を形成していた。しかしながら、
従来の微細加工技術にあっては、回路設計要因、パター
ン設計要因、デザインルール要因およびプロセス要因と
いった物理的要因により歩留りが発生し、自ずと微細化
にも限界がある。
体産業の発展に伴い、ＩＣの集積度を上げることが要望
されている。これに対処するため、従来では、１つの半
導体基板の表面を種々の微細加工技術を駆使することに
より、高集積度の回路を形成していた。しかしながら、
従来の微細加工技術にあっては、回路設計要因、パター
ン設計要因、デザインルール要因およびプロセス要因と
いった物理的要因により歩留りが発生し、自ずと微細化
にも限界がある。
【０００３】また、近年では、素子の多機能化が望まれ
ているが、例えばパワーＩＣとメモリＩＣ、ＢｉＣ−Ｍ
ＯＳ回路とＣ−ＭＯＳ回路、あるいはリニアＩＣとメモ
リＩＣといった具合に機能の異なるＩＣを組み合わせた
多機能素子を作成する場合には、機能の異なるＩＣは互
いに製造プロセスが異なるため、これらＩＣを１チップ
上に同時に作り込むことができなかった。
ているが、例えばパワーＩＣとメモリＩＣ、ＢｉＣ−Ｍ
ＯＳ回路とＣ−ＭＯＳ回路、あるいはリニアＩＣとメモ
リＩＣといった具合に機能の異なるＩＣを組み合わせた
多機能素子を作成する場合には、機能の異なるＩＣは互
いに製造プロセスが異なるため、これらＩＣを１チップ
上に同時に作り込むことができなかった。
【０００４】本発明は、上記に鑑み、集積度をさらに向
上させることができ、しかも容易に新しい機能を有する
素子を実現できる半導体装置の提供を目的とする。
上させることができ、しかも容易に新しい機能を有する
素子を実現できる半導体装置の提供を目的とする。
【０００５】
【課題を解決するための手段】本発明請求項１による課
題解決手段は、複数の集積回路チップを重ね合せてなる
半導体装置であって、重ね合される各集積回路チップの
重ね合わせ面には、集積回路設計に基づく位置で、かつ
重ね合わせる集積回路チップを考慮した位置に半田バン
プがそれぞれ形成されており、該半田バンプ同士が結合
されて集積回路チップが互いに接続されているものであ
る。
題解決手段は、複数の集積回路チップを重ね合せてなる
半導体装置であって、重ね合される各集積回路チップの
重ね合わせ面には、集積回路設計に基づく位置で、かつ
重ね合わせる集積回路チップを考慮した位置に半田バン
プがそれぞれ形成されており、該半田バンプ同士が結合
されて集積回路チップが互いに接続されているものであ
る。
【０００６】請求項２による課題解決手段は、回路形成
面が上を向いて配置されており、回路形成面上は絶縁膜
で覆われている第１の集積回路と、回路形成面が下を向
いて配置されており、回路形成面の少なくとも一部は、
第１の集積回路チップの回路形成面に対向していると共
に、回路形成面上は絶縁膜で覆われている第２の集積回
路チップと、第１の集積回路チップと第２の集積回路チ
ップ間を所定間隔に保つ複数の半田バンプを有し、各集
積回路チップの絶縁膜を透過して、第１の集積回路チッ
プの回路形成面の予め定める位置と、第２の集積回路チ
ップの回路形成面の予め定める位置とを電気的かつ物理
的に連結する連結手段とを含むものである。
面が上を向いて配置されており、回路形成面上は絶縁膜
で覆われている第１の集積回路と、回路形成面が下を向
いて配置されており、回路形成面の少なくとも一部は、
第１の集積回路チップの回路形成面に対向していると共
に、回路形成面上は絶縁膜で覆われている第２の集積回
路チップと、第１の集積回路チップと第２の集積回路チ
ップ間を所定間隔に保つ複数の半田バンプを有し、各集
積回路チップの絶縁膜を透過して、第１の集積回路チッ
プの回路形成面の予め定める位置と、第２の集積回路チ
ップの回路形成面の予め定める位置とを電気的かつ物理
的に連結する連結手段とを含むものである。
【０００７】
【作用】上記請求項１、２による課題解決手段において
は、各ＩＣチップの重ね合わせ面に形成された半田バン
プ同士を結合することにより、各ＩＣチップを重ねあわ
せて、互いに接続することができるるので、物理的要因
の影響が少なくなり、容易に集積度をさらに上げること
ができると共に、歩留りが向上する。
は、各ＩＣチップの重ね合わせ面に形成された半田バン
プ同士を結合することにより、各ＩＣチップを重ねあわ
せて、互いに接続することができるるので、物理的要因
の影響が少なくなり、容易に集積度をさらに上げること
ができると共に、歩留りが向上する。
【０００８】また、重合されるＩＣチップが機能の異な
るＩＣであり、これらを組み合わせた場合には、ＩＣが
互いに異なる製造プロセスを経て製造されるものであっ
ても、容易に１チップ化することができる。そのため、
異なる種類のＩＣチップを組み合わすことで、従来にな
い新しい機能を有する素子を作成できる。
るＩＣであり、これらを組み合わせた場合には、ＩＣが
互いに異なる製造プロセスを経て製造されるものであっ
ても、容易に１チップ化することができる。そのため、
異なる種類のＩＣチップを組み合わすことで、従来にな
い新しい機能を有する素子を作成できる。
【０００９】
【実施例】以下、本発明の一実施例を添付図面に基づい
て詳述する。図１は本発明の一実施例に係る半導体装置
の内部構造を示す斜視図、図２は同じく概略縦断側面図
であって、図１は樹脂モールド前の状態を、図２は樹脂
モールド後の状態をそれぞれ示している。図１および図
２を参照して、本実施例の半導体装置は、回路形成面を
上にした第１のＩＣチップ１０と、回路形成面を下にし
た第２のＩＣチップ２０とを重ね合わせ、当該両ＩＣチ
ップ１０，２０を、例えばポリフェニレンスルファイド
（ＰＰＳ）、ポリブチレンテレフタレート（ＰＢＴ）等
のモールド樹脂３０（図２参照）により樹脂封止してい
る。
て詳述する。図１は本発明の一実施例に係る半導体装置
の内部構造を示す斜視図、図２は同じく概略縦断側面図
であって、図１は樹脂モールド前の状態を、図２は樹脂
モールド後の状態をそれぞれ示している。図１および図
２を参照して、本実施例の半導体装置は、回路形成面を
上にした第１のＩＣチップ１０と、回路形成面を下にし
た第２のＩＣチップ２０とを重ね合わせ、当該両ＩＣチ
ップ１０，２０を、例えばポリフェニレンスルファイド
（ＰＰＳ）、ポリブチレンテレフタレート（ＰＢＴ）等
のモールド樹脂３０（図２参照）により樹脂封止してい
る。
【００１０】第１のＩＣチップ１０は、リードフレーム
４０に搭載されており、第１のＩＣチップ１０の重ね合
わせ面には、第２のＩＣチップ２０の重ね合わせ面に向
かって突出した複数の半田バンプ１１が形成されてい
る。また、第２のＩＣチップ２０の重ね合わせ面には、
上記半田バンプ１１と対向し、かつ第１のＩＣチップ１
０の重ね合わせ面に向かって突出した複数の半田バンプ
２１が形成されている。そして、両ＩＣチップ１０，２
０は、半田バンプ１１，２１同士を結合することによ
り、所定間隔を保つように連結され、かつ互いに電気的
に結合されている。
４０に搭載されており、第１のＩＣチップ１０の重ね合
わせ面には、第２のＩＣチップ２０の重ね合わせ面に向
かって突出した複数の半田バンプ１１が形成されてい
る。また、第２のＩＣチップ２０の重ね合わせ面には、
上記半田バンプ１１と対向し、かつ第１のＩＣチップ１
０の重ね合わせ面に向かって突出した複数の半田バンプ
２１が形成されている。そして、両ＩＣチップ１０，２
０は、半田バンプ１１，２１同士を結合することによ
り、所定間隔を保つように連結され、かつ互いに電気的
に結合されている。
【００１１】図３（ａ）は第１のＩＣチップ１０の平面
図、図３（ｂ）は図３（ａ）のＡ−Ａ断面図である。図
３（ａ）（ｂ）を参照して、第１のＩＣチップ１０上に
は、集積回路設計に基づき配線パターン１２が被着形成
されており、この配線パターン１２は、例えばポリイミ
ド系樹脂等の有機絶縁物質等の絶縁膜１３により覆われ
ている。そして、絶縁膜１３の、集積回路設計に基づく
位置で、かつ重ね合わされる相手側の第２のＩＣチップ
２０の半田バンプ２１を考慮した位置には、コンタクト
ホール５０が形成されており、このコンタクトホール５
０を通して８個（図３（ａ）参照）の半田バンプ１１が
配線パターン１２に接続されている。また、半田バンプ
１１の上部には、第２のＩＣチップ２０が重ね合わされ
たときに、第２のＩＣチップ２０側の半田バンプ２１を
安定して受け止めるための凹み１１ａが設けられてい
る。
図、図３（ｂ）は図３（ａ）のＡ−Ａ断面図である。図
３（ａ）（ｂ）を参照して、第１のＩＣチップ１０上に
は、集積回路設計に基づき配線パターン１２が被着形成
されており、この配線パターン１２は、例えばポリイミ
ド系樹脂等の有機絶縁物質等の絶縁膜１３により覆われ
ている。そして、絶縁膜１３の、集積回路設計に基づく
位置で、かつ重ね合わされる相手側の第２のＩＣチップ
２０の半田バンプ２１を考慮した位置には、コンタクト
ホール５０が形成されており、このコンタクトホール５
０を通して８個（図３（ａ）参照）の半田バンプ１１が
配線パターン１２に接続されている。また、半田バンプ
１１の上部には、第２のＩＣチップ２０が重ね合わされ
たときに、第２のＩＣチップ２０側の半田バンプ２１を
安定して受け止めるための凹み１１ａが設けられてい
る。
【００１２】図４（ａ）は第２のＩＣチップ２０の平面
図、図４（ｂ）は図４（ａ）のＢ−Ｂ断面図である。図
４（ａ）（ｂ）を参照して、第２のＩＣチップ２０上に
は、集積回路設計に基づき配線パターン２２が被着形成
されており、この配線パターン２２は、例えばポリイミ
ド系樹脂等の有機絶縁物質等の絶縁膜２３により覆われ
ている。そして、絶縁膜２３の、集積回路設計に基づく
位置で、かつ重ね合わされる相手側の第１のＩＣチップ
１０の半田バンプ１１を考慮した位置には、コンタクト
ホール５１が形成されており、このコンタクトホール５
１を通して８個（図４（ａ）参照）の半田バンプ２１が
配線パターン２２に接続されている。また、半田バンプ
２１は、第１のＩＣチップ１０上に重ね合わせたとき
に、第１のＩＣチップ１０側の半田バンプ１１に凹み１
１ａに安定して受け止められるように略半球状に形成さ
れている。
図、図４（ｂ）は図４（ａ）のＢ−Ｂ断面図である。図
４（ａ）（ｂ）を参照して、第２のＩＣチップ２０上に
は、集積回路設計に基づき配線パターン２２が被着形成
されており、この配線パターン２２は、例えばポリイミ
ド系樹脂等の有機絶縁物質等の絶縁膜２３により覆われ
ている。そして、絶縁膜２３の、集積回路設計に基づく
位置で、かつ重ね合わされる相手側の第１のＩＣチップ
１０の半田バンプ１１を考慮した位置には、コンタクト
ホール５１が形成されており、このコンタクトホール５
１を通して８個（図４（ａ）参照）の半田バンプ２１が
配線パターン２２に接続されている。また、半田バンプ
２１は、第１のＩＣチップ１０上に重ね合わせたとき
に、第１のＩＣチップ１０側の半田バンプ１１に凹み１
１ａに安定して受け止められるように略半球状に形成さ
れている。
【００１３】すなわち、両半田バンプ１１，２１は、図
３および図４から明らかなように、数が等しく、かつ位
置は互いに対向して配置されており、各ＩＣチップ１
０，２０の絶縁膜１３，２３を透過して、第１のＩＣチ
ップ１０の回路形成面の予め定める位置と、第２のＩＣ
チップ２０の回路形成面の予め定める位置とを電気的か
つ物理的に連結している。
３および図４から明らかなように、数が等しく、かつ位
置は互いに対向して配置されており、各ＩＣチップ１
０，２０の絶縁膜１３，２３を透過して、第１のＩＣチ
ップ１０の回路形成面の予め定める位置と、第２のＩＣ
チップ２０の回路形成面の予め定める位置とを電気的か
つ物理的に連結している。
【００１４】図５は第１のＩＣチップ４０が搭載される
リードフレーム４０の正面図である。図５を参照して、
リードフレーム４０は、所定位置に一対の位置決め用の
スプロケット孔４１ａが穿設された四角形枠状のクレド
ル４１と、クレドル４１の枠内中央部に配置され、クレ
ドル４１の４隅に吊りリード４２を介して両持ち支持さ
れたヘッダー４３と、吊りリード４２間に配置され、ク
レドル４１に片持ち支持された複数のリード４４とを備
えている。
リードフレーム４０の正面図である。図５を参照して、
リードフレーム４０は、所定位置に一対の位置決め用の
スプロケット孔４１ａが穿設された四角形枠状のクレド
ル４１と、クレドル４１の枠内中央部に配置され、クレ
ドル４１の４隅に吊りリード４２を介して両持ち支持さ
れたヘッダー４３と、吊りリード４２間に配置され、ク
レドル４１に片持ち支持された複数のリード４４とを備
えている。
【００１５】ヘッダー４３上には、図１に示すように、
例えばＡｇペースト等の樹脂接着剤３１を介して第１の
ＩＣチップ１０がダイボンドされており、当該ダイボン
ド領域の周囲には、回路設計に応じて複数の入出力パッ
ト４３ａが設けられている。また、各リード４４は、例
えばＡｕ線、Ａｌ線等のボンディングワイヤ３２を介し
て入出力パット４３ａと結線されている。
例えばＡｇペースト等の樹脂接着剤３１を介して第１の
ＩＣチップ１０がダイボンドされており、当該ダイボン
ド領域の周囲には、回路設計に応じて複数の入出力パッ
ト４３ａが設けられている。また、各リード４４は、例
えばＡｕ線、Ａｌ線等のボンディングワイヤ３２を介し
て入出力パット４３ａと結線されている。
【００１６】なお、上記吊りリード４２はボンディング
に、リード４４は樹脂モールド後にそれぞれ図５に一点
鎖線で示すカッティングラインに沿って切断される。次
に、各ＩＣチップ１０，２０の半田バンプ１１，２１の
製造方法について説明する。図６は半田バンプの製造方
法を工程順に示す概略断面図である。まず、図６（ａ）
のように、例えばＣＶＤ法(Chemical Vapor Depositio
n) 等により、所定の製造プロセスを経て作成された各
ＩＣチップ１０，２０の所定面上に、例えばポリイミド
系樹脂等の有機絶縁物質を堆積し、それぞれ絶縁膜１
３，２３を形成する。そして、集積回路設計および重ね
合わせるＩＣチップ１０，２０を考慮して、各絶縁膜１
３，２３の所定位置をフォトリソグラフィー技術により
エッチバックし、各ＩＣチップ１０，２０の配線パター
ン１２，２２の一部を露出させてコンタクトホール５
０，５１を形成する。
に、リード４４は樹脂モールド後にそれぞれ図５に一点
鎖線で示すカッティングラインに沿って切断される。次
に、各ＩＣチップ１０，２０の半田バンプ１１，２１の
製造方法について説明する。図６は半田バンプの製造方
法を工程順に示す概略断面図である。まず、図６（ａ）
のように、例えばＣＶＤ法(Chemical Vapor Depositio
n) 等により、所定の製造プロセスを経て作成された各
ＩＣチップ１０，２０の所定面上に、例えばポリイミド
系樹脂等の有機絶縁物質を堆積し、それぞれ絶縁膜１
３，２３を形成する。そして、集積回路設計および重ね
合わせるＩＣチップ１０，２０を考慮して、各絶縁膜１
３，２３の所定位置をフォトリソグラフィー技術により
エッチバックし、各ＩＣチップ１０，２０の配線パター
ン１２，２２の一部を露出させてコンタクトホール５
０，５１を形成する。
【００１７】次に、図６（ｂ）（ｃ）のように、例えば
めっき法や蒸着法等により、コンタクトホール５０，５
１を介して各ＩＣチップ１０，２０の配線パターン１
２，２２と接続するように、Ｐｂ−Ｓｎ等の半田バンプ
１１，２１を形成する。なお、図６（ｂ）の如く、第１
のＩＣチップ１０側の半田バンプ１１の上部に、第２の
ＩＣチップ２０側の半田バンプ２１を安定して受け止め
るため凹み１１ａを設ける。
めっき法や蒸着法等により、コンタクトホール５０，５
１を介して各ＩＣチップ１０，２０の配線パターン１
２，２２と接続するように、Ｐｂ−Ｓｎ等の半田バンプ
１１，２１を形成する。なお、図６（ｂ）の如く、第１
のＩＣチップ１０側の半田バンプ１１の上部に、第２の
ＩＣチップ２０側の半田バンプ２１を安定して受け止め
るため凹み１１ａを設ける。
【００１８】つづいて、上記半導体装置の組立方法につ
いて説明する。図７は半導体装置の組立方法を工程順に
示す概略断面図である。まず、図７（ａ）のように、ス
タンピング法あるいはディスペンサ法により、リードフ
レーム４０のヘッダー４３上に、例えばＡｇペースト等
の樹脂接着剤３１を塗布し、この樹脂接着剤３１に、回
路形成面を上にした状態で第１のＩＣチップ１０を押し
付け仮り止めした後、加熱して接着剤３１を硬化させ
る。なお、ＩＣチップ１０の搭載方法については、樹脂
接着法のほかに、Ａｕ−Ｓｉ共晶合金法等により、ＩＣ
チップ１０をダイボンドしてもよい。
いて説明する。図７は半導体装置の組立方法を工程順に
示す概略断面図である。まず、図７（ａ）のように、ス
タンピング法あるいはディスペンサ法により、リードフ
レーム４０のヘッダー４３上に、例えばＡｇペースト等
の樹脂接着剤３１を塗布し、この樹脂接着剤３１に、回
路形成面を上にした状態で第１のＩＣチップ１０を押し
付け仮り止めした後、加熱して接着剤３１を硬化させ
る。なお、ＩＣチップ１０の搭載方法については、樹脂
接着法のほかに、Ａｕ−Ｓｉ共晶合金法等により、ＩＣ
チップ１０をダイボンドしてもよい。
【００１９】次に、図７（ｂ）のように、熱圧着法や超
音波ボンディング法により、ボンディングワイヤ３２を
介してヘッダー４３の入出力パット４３ａとリード４４
とを結線する。そして、図７（ｃ）のように、第１のＩ
Ｃチップ１０の半田バンプ１１上に第２のＩＣチップ２
０の半田バンプ２１を載せ、第１のＩＣチップ１０上
に、回路形成面を下にした状態で第２のＩＣチップ２０
を重ね合わせる。このとき、第１のＩＣチップ１０側の
半田チップ１１に凹み１１ａを設けているので、第１の
ＩＣチップ１０の半田バンプ１１と第２のＩＣチップ２
０の半田バンプ２１とを安定した状態で結合できる。そ
の後、リフローを行い、第１のＩＣチップ１０の半田バ
ンプ１１と第２のＩＣチップ２０の半田バンプ２１とを
接合する。半田バンプ１１，２１の接合が完了すると、
カッティングラインに沿って吊りリード４２を切断す
る。
音波ボンディング法により、ボンディングワイヤ３２を
介してヘッダー４３の入出力パット４３ａとリード４４
とを結線する。そして、図７（ｃ）のように、第１のＩ
Ｃチップ１０の半田バンプ１１上に第２のＩＣチップ２
０の半田バンプ２１を載せ、第１のＩＣチップ１０上
に、回路形成面を下にした状態で第２のＩＣチップ２０
を重ね合わせる。このとき、第１のＩＣチップ１０側の
半田チップ１１に凹み１１ａを設けているので、第１の
ＩＣチップ１０の半田バンプ１１と第２のＩＣチップ２
０の半田バンプ２１とを安定した状態で結合できる。そ
の後、リフローを行い、第１のＩＣチップ１０の半田バ
ンプ１１と第２のＩＣチップ２０の半田バンプ２１とを
接合する。半田バンプ１１，２１の接合が完了すると、
カッティングラインに沿って吊りリード４２を切断す
る。
【００２０】しかる後、図７（ｂ）のように、例えばト
ランスファーモールド等により、リード４４の予め定め
る領域が露出するように、第１のＩＣチップ１０と第２
のＩＣチップ２０とを重ね合わせた状態で、例えばＰＰ
Ｓ、ＰＢＴ等のモールド樹脂３０で樹脂封止する。そし
て、洗浄を行った後、カッティングラインに沿ってリー
ド４４を切断して、半導体装置が完成する。
ランスファーモールド等により、リード４４の予め定め
る領域が露出するように、第１のＩＣチップ１０と第２
のＩＣチップ２０とを重ね合わせた状態で、例えばＰＰ
Ｓ、ＰＢＴ等のモールド樹脂３０で樹脂封止する。そし
て、洗浄を行った後、カッティングラインに沿ってリー
ド４４を切断して、半導体装置が完成する。
【００２１】上記構成において、重ね合わされる第１の
ＩＣチップ１０および第２のＩＣチップ２０の重ね合わ
せ面において、集積回路設計に基づく位置で、かつ重ね
合わせるＩＣチップ１０，２０を考慮した位置にそれぞ
れ半田バンプ１１，２１を形成し、当該半田バンプ１
１，２１同士を結合して、重ね合わされるＩＣチップ１
０，２０を互いに接続しているので、従来の２倍の集積
度をもったデバイスを容易に作成することができる。
ＩＣチップ１０および第２のＩＣチップ２０の重ね合わ
せ面において、集積回路設計に基づく位置で、かつ重ね
合わせるＩＣチップ１０，２０を考慮した位置にそれぞ
れ半田バンプ１１，２１を形成し、当該半田バンプ１
１，２１同士を結合して、重ね合わされるＩＣチップ１
０，２０を互いに接続しているので、従来の２倍の集積
度をもったデバイスを容易に作成することができる。
【００２２】また、両ＩＣチップ１０，２０が従来のも
のと同一の平面領域に回路を形成する場合、１／２の集
積度で済むから、回路設計要因、パターン設計要因、デ
ザインルール要因およびプロセス要因といった物理的要
因の影響が少なくなり、歩留りが向上すると共に、製造
コストも低廉化できる。さらに、両ＩＣチップ１０，２
０が、例えばパワーＩＣとメモリＩＣ、ＢｉＣ−ＭＯＳ
回路とＣ−ＭＯＳ回路、あるいはリニアＩＣとメモリＩ
Ｃといった具合に機能の異なるＩＣであり、これらを組
み合わせた場合には、これらＩＣが互いに異なる製造プ
ロセスを経て製造されるものであっても、容易に１チッ
プ化することができる。そのため、異なる種類のＩＣチ
ップを組み合わすことで、従来にない新しい機能を有す
る素子を作成できる。
のと同一の平面領域に回路を形成する場合、１／２の集
積度で済むから、回路設計要因、パターン設計要因、デ
ザインルール要因およびプロセス要因といった物理的要
因の影響が少なくなり、歩留りが向上すると共に、製造
コストも低廉化できる。さらに、両ＩＣチップ１０，２
０が、例えばパワーＩＣとメモリＩＣ、ＢｉＣ−ＭＯＳ
回路とＣ−ＭＯＳ回路、あるいはリニアＩＣとメモリＩ
Ｃといった具合に機能の異なるＩＣであり、これらを組
み合わせた場合には、これらＩＣが互いに異なる製造プ
ロセスを経て製造されるものであっても、容易に１チッ
プ化することができる。そのため、異なる種類のＩＣチ
ップを組み合わすことで、従来にない新しい機能を有す
る素子を作成できる。
【００２３】なお、本発明は、上記実施例に限定される
ものではなく、本発明の範囲内で多くの変更または修正
を加え得ることは勿論である。例えば、上記実施例にお
いては、２個のＩＣチップを組み合わせる場合について
記載したが、図８（ａ）のように、３つのＩＣチップ１
０，２０，６０の重ね合わせ面に半田バンプ１１，２
１，６１を形成し、さらに真ん中のＩＣチップ２０の両
面に形成された半田バンプ２１の接続をとるべく、ＩＣ
チップ２０にスルーホール２０ａを設け、各ＩＣチップ
１０，２０，６０の半田バンプ１１，２１，６１を結合
して、重ね合わせるＩＣチップ１０，２０，６０を互い
に接続するようにしてもよい。また、図８（ｂ）のよう
に、５つのＩＣチップ１０，２０，６０，７０，８０の
対向面に半田バンプ１１，２１，６１，７１，８１を形
成して重合させてもよい。なお、図８中、６３，７３，
８３は絶縁膜である。
ものではなく、本発明の範囲内で多くの変更または修正
を加え得ることは勿論である。例えば、上記実施例にお
いては、２個のＩＣチップを組み合わせる場合について
記載したが、図８（ａ）のように、３つのＩＣチップ１
０，２０，６０の重ね合わせ面に半田バンプ１１，２
１，６１を形成し、さらに真ん中のＩＣチップ２０の両
面に形成された半田バンプ２１の接続をとるべく、ＩＣ
チップ２０にスルーホール２０ａを設け、各ＩＣチップ
１０，２０，６０の半田バンプ１１，２１，６１を結合
して、重ね合わせるＩＣチップ１０，２０，６０を互い
に接続するようにしてもよい。また、図８（ｂ）のよう
に、５つのＩＣチップ１０，２０，６０，７０，８０の
対向面に半田バンプ１１，２１，６１，７１，８１を形
成して重合させてもよい。なお、図８中、６３，７３，
８３は絶縁膜である。
【００２４】
【発明の効果】以上の説明から明らかな通り、本発明請
求項１、２によると、物理的要因の影響が少なくなり、
容易に集積度をさらに上げることができると共に、歩留
りが向上する。また、重合されるＩＣチップが機能の異
なるＩＣであり、これらを組み合わせた場合には、ＩＣ
が互いに異なる製造プロセスを経て製造されるものであ
っても、容易に１チップ化することができるため、異な
る種類のＩＣチップを組み合わすことで、従来にない新
しい機能を有する素子を作成できる。
求項１、２によると、物理的要因の影響が少なくなり、
容易に集積度をさらに上げることができると共に、歩留
りが向上する。また、重合されるＩＣチップが機能の異
なるＩＣであり、これらを組み合わせた場合には、ＩＣ
が互いに異なる製造プロセスを経て製造されるものであ
っても、容易に１チップ化することができるため、異な
る種類のＩＣチップを組み合わすことで、従来にない新
しい機能を有する素子を作成できる。
【図１】本発明の一実施例に係る半導体装置の内部構造
を示す斜視図である。
を示す斜視図である。
【図２】同じく概略縦断側面図である。
【図３】図３（ａ）は第１のＩＣチップの平面図、図３
（ｂ）は図３（ａ）のＢ−Ｂ断面図である。
（ｂ）は図３（ａ）のＢ−Ｂ断面図である。
【図４】図４（ａ）は第２のＩＣチップの平面図、図４
（ｂ）は図４（ａ）のＢ−Ｂ断面図である。
（ｂ）は図４（ａ）のＢ−Ｂ断面図である。
【図５】リードフレームの正面図である。
【図６】半田バンプの製造方法を工程順に示す概略断面
図である。
図である。
【図７】半導体装置の組立方法を工程順に示す概略断面
図である。
図である。
【図８】他の実施例を示す図である。
１０，２０，６０，７０，８０ ＩＣチップ １１，２１，６１，７１，８１ 半田バンプ １３，２３，６３，７３，８３ 絶縁膜 ３０ モールド樹脂 ３１ 接着剤 ３２ ボンディングワイヤ ４０ リードフレーム ４３ ヘッダー ４４ リード ４３ａ 入出力パット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/60 ３１１ Ｑ 6918−4Ｍ 21/70 9169−4Ｍ 21/321
Claims (2)
- 【請求項１】複数の集積回路チップを重ね合せてなる半
導体装置であって、 重ね合される各集積回路チップの重ね合わせ面には、集
積回路設計に基づく位置で、かつ重ね合わせる集積回路
チップを考慮した位置に半田バンプがそれぞれ形成され
ており、該半田バンプ同士が結合されて集積回路チップ
が互いに接続されていることを特徴とする半導体装置。 - 【請求項２】回路形成面が上を向いて配置されており、
回路形成面上は絶縁膜で覆われている第１の集積回路
と、 回路形成面が下を向いて配置されており、回路形成面の
少なくとも一部は、第１の集積回路チップの回路形成面
に対向していると共に、回路形成面上は絶縁膜で覆われ
ている第２の集積回路チップと、 第１の集積回路チップと第２の集積回路チップ間を所定
間隔に保つ複数の半田バンプを有し、各集積回路チップ
の絶縁膜を透過して、第１の集積回路チップの回路形成
面の予め定める位置と、第２の集積回路チップの回路形
成面の予め定める位置とを電気的かつ物理的に連結する
連結手段とを含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259712A JP2840166B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259712A JP2840166B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112402A true JPH06112402A (ja) | 1994-04-22 |
| JP2840166B2 JP2840166B2 (ja) | 1998-12-24 |
Family
ID=17337897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259712A Expired - Fee Related JP2840166B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2840166B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923090A (en) * | 1997-05-19 | 1999-07-13 | International Business Machines Corporation | Microelectronic package and fabrication thereof |
| US6583514B2 (en) | 2000-10-04 | 2003-06-24 | Nec Corporation | Semiconductor device with a binary alloy bonding layer |
| US6965166B2 (en) | 1999-02-24 | 2005-11-15 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442957A (ja) * | 1990-06-06 | 1992-02-13 | Matsushita Electron Corp | 半導体集積回路装置の製造方法 |
-
1992
- 1992-09-29 JP JP4259712A patent/JP2840166B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442957A (ja) * | 1990-06-06 | 1992-02-13 | Matsushita Electron Corp | 半導体集積回路装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923090A (en) * | 1997-05-19 | 1999-07-13 | International Business Machines Corporation | Microelectronic package and fabrication thereof |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| US6965166B2 (en) | 1999-02-24 | 2005-11-15 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure |
| US7307349B2 (en) | 1999-02-24 | 2007-12-11 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure, assembling process therefor, and semiconductor chip to be bonded to solid surface |
| US6583514B2 (en) | 2000-10-04 | 2003-06-24 | Nec Corporation | Semiconductor device with a binary alloy bonding layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2840166B2 (ja) | 1998-12-24 |
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Legal Events
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