JP2855719B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に関するものである。
［従来の技術］ 半導体装置は、一般にリードフレームに設けたダイパ
ッドに半導体チップを取付け、半導体チップの外部電極
とリードフレームの端子とをそれぞれワイヤで接続し、
これをエポキシ樹脂の如き熱硬化性樹脂でパッケージし
たのち各端子を切断し、製造している。
ところで、最近では電子機器の小形化、薄形化に伴な
い、これに使用する半導体装置も高密度実装するため、
薄くかつ小形の半導体装置の出現が望まれている。この
ような要請に答えるべく、フィルムキャリアのデバイス
ホールに半導体チップを配設し、半導体チップの電極と
フィルムキャリアのフィンガーとを直接接続し、これに
液状の樹脂（例えばエポキシ樹脂）からなる封止材を印
刷あるいはポッティングしてパッケージした方式の半導
体装置が使用されるようになった。
第７図はフィルムキャリアを用いた半導体装置を説明
するための平面図である。図において、１は長さ方向に
等間隔に、後述の半導体チップ6,6a,6b,…の表面積より
大きい面積のデバイスホール2,2a,2b,…が設けられた厚
さ25〜12μｍ程度のフィルムキャリア（以下フィルムと
いう）である。３はフィルム１に設けられた銅の如き導
電率の高い厚さ10〜70μｍ、幅30〜300μｍ程度の金属
箔からなる多数のフィンガーで、その一部はデバイスホ
ール２内に突出して自由端となっている。５はフィルム
１を搬送するためのスプロケット穴である。
第８図は上記のようなフィルム１に半導体チップを取
付ける装置の一例を示す模式図で、チップ台８上に載置
された半導体チップ６は、位置決めガイド９により所定
の位置に位置決めされる。一方、テープレール10にガイ
ドされ、スプロケットにより紙面の垂直方向に送られた
フィルム１は、そのデバイスホール２が半導体チップ６
上に達した位置で停止し、半導体チップ６に設けた多数
のパッド４と、各フィンガー３とをそれぞれ整合させ
る。ついで加熱されたボンディングツール11を下降させ
て各フィンガー３を加圧し、所定の角度にフォーミング
してそれぞれパッド４に融着させ、接続する。
次に、フィルム１を移動してそれぞれフィンガー３を
切断し、又はスキージ印刷、ポッティング等により半導
体チップ６及びフィンガー３の一部を液状の封止用樹脂
で封止したのちフィンガー３を切断して、半導体装置Ｄ
を製造する。
上記のようにして製造された半導体装置Ｄは、例えば
第９図及び第10図に示すように、プリント配線基板20上
に、能動面を該プリント配線基板20側に向けて搭載し、
フィンガー３をプリント配線基板20の表面に形成した導
電パターン21にそれぞれはんだ付けしたのち、スキージ
印刷やポッティング等により半導体チップ６の周囲及び
フィンガー３を樹脂で封止12する。
［発明が解決しようとする課題］ 上述のような半導体装置Ｄを実装したプリント配線基
板20は、従来に比べて薄くできる、実装密度を高めるこ
とができる等の特長を有するが、半導体装置Ｄを樹脂で
封止12すると、樹脂の硬化収縮により第11図に示すよう
に、プリント配線基板20が半導体装置Ｄを取付けた側に
曲る（反る）という現象が発生する。
このため、半導体チップ６に圧縮割れを生ずることが
ある。また、曲ったプリント配線基板20をフレーム等に
固定する場合は曲りを矯正しなければならないが、その
際に樹脂によって封止12されたフィンガー３が切断して
しまうことがあり、このため歩留りが低く、その上信頼
性に欠けるという問題があった。
さらに、従来に比べて実装密度を高めることができる
が、それにも限度があり、今後大幅に向上させることは
困難である。
本発明は、上記の課題を解決すべくなされたもので、
半導体装置の実装により基板に曲りが発生するおそれが
なく、その上実装密度を大幅に向上させることのできる
半導体装置を得ることを目的としたものである。
［課題を解決するための手段］ 本発明に係る請求項１の半導体装置は、第１及び第２
の面を有し、前記第１の面から前記第２の面まで貫通す
る貫通穴を有する基板と、前記第１の面側に配置された
第１の半導体装置と、前記第１の半導体装置に含まれる
とともに前記貫通穴が直下に位置するように配置される
第１の半導体チップと、前記第２の面側に配置された第
２の半導体装置と、前記第２の半導体装置に含まれると
ともに、前記第２の面側にて前記第１の半導体チップと
相対向する位置に配置され且つ前記貫通穴が直下に位置
するように配置される第２の半導体チップと、前記第１
の半導体チップと、前記第２の半導体チップと、前記貫
通穴を含む前記基板とを一体に封止し、当該貫通穴を貫
通した状態で硬化した樹脂とを有してなるものである。
本発明に係る請求項２の前記第１及び前記第２の半導
体装置は、前記基板のそれぞれの面において、該基板の
長片方向に対して前記半導体チップの短辺側を平行に配
置されるようにしたものである。
［作用］ 本発明に係る請求項１の半導体装置においては、第１
及び第２の面を有し、第１の面から第２の面まで貫通す
る貫通穴を有する基板と、第１の面側に配置された第１
の半導体装置と、第１の半導体装置に含まれるとともに
貫通穴が直下に位置するように配置される第１の半導体
チップと、第２の面側に配置された第２の半導体装置
と、第２の半導体装置に含まれるとともに、第２の面側
にて第１の半導体チップと相対向する位置に配置され且
つ貫通穴が直下に位置するように配置される第２の半導
体チップと、第１の半導体チップと、第２の半導体チッ
プと、貫通穴を含む基板とを一体に封止し、当該貫通穴
を貫通した状態で硬化した樹脂とを有してなるので、基
板の両側の半導体チップが樹脂で封止されることによ
り、樹脂の硬化収縮が相殺され、基板が一方の側に曲る
（反る）ことはなく、実装密度が大幅に向上し、しかも
基板の両側でそれぞれ半導体チップを封止する樹脂は基
板の貫通穴を介して接続されることとなり、封止強度が
一層向上するため、高品質で信頼性が高く、しかも歩留
りの高い製品を得ることができる。
本発明に係る請求項２の前記第１及び前記第２の半導
体装置は、基板のそれぞれの面において、該基板の長片
方向に対して前記半導体チップの短辺側を平行に配置さ
れるようにしたので、多数の半導体チップを基板に実装
しても基板の曲り（反り）を防止し、基板の強度を一層
高めることができる。
［実施例］ 第１図は本発明の実施例を模式的に示した断面図、第
２図はその一部拡大図である。なお、第７図〜第11図の
従来技術と同一又は相当部分には同じ符号を付してあ
る。
本発明は、基板20の両面にそれぞれ導電パターン21を
設け、半導体装置Ｄの半導体チップ６の能動面をそれぞ
れ基板20側に向け、かつ表裏対称位置に対向して配置
し、フィンガー３を導電パターン21にそれぞれはんだで
接続したのち、半導体チップ６の周囲及びフィンガー３
を樹脂で封止12したものである。
次に、本発明の半導体装置の製造工程の一例を説明す
る。
先ず、第３図（ａ）に示すように、半導体チップ６の
ボンディングツール24を用いて基板20の一方の面（例え
ば表面）に、半導体装置Ｄの半導体チップ６をその能動
面を基板20側に向けて載置し、はんだが塗布された導電
パターン21とフィンガー３とをそれぞれ整合させる。つ
いでフィンガー３又はフィンガー３とフィルム１とをボ
ンディングツール24で加圧、加熱し、各フィンガー３を
導電パターン21にそれぞれ接続する。このようにして、
基板20の表面に必要な半導体装置Ｄをすべて取付ける。
次に、基板20を180゜回転し、半導体装置Ｄの半導体
チップ６の取付装置に対応して凹部23が設けられた保持
板22上に載せ、半導体チップ６をそれぞれ凹部23内に位
置させる。この状態で基板20の他方の面（裏面）に、表
面に取付けた半導体装置Ｄと対称位置にかつこれと対向
して前述と同様に半導体装置Ｄを取り付ける。
半導体装置Ｄの取付けが終ったときは、先ず当該面
（裏面）の各半導体装置Ｄの半導体チップ６の周囲及び
フィンガー３（フィルム１を含むこともある）を樹脂で
封止12し、ついで基板20を180゜回転して反対側の面
（表面）に取付けた半導体装置Ｄの半導体チップ６を前
述と同様に封止12する。
なお、この場合、半導体チップ６の直下において基板
20に貫通穴20aを設け、この貫通穴20aを貫通した樹脂で
上下の樹脂を接続するようにすれば、封止強度を一層向
上させることができる。
最後に半導体装置Ｄが取付けられ、貫通穴20aを貫通
した樹脂及び上下の樹脂で封止された基板20を加熱炉等
に装入し、両面の封止部を同時に加熱して樹脂を硬化さ
せて基板20と一体化する。
このようにして本発明は、基板20の両面にそれぞれ半
導体装置Ｄを取付けて樹脂で封止し、両面を同時に硬化
させるようにしたので、基板20が樹脂の硬化収縮により
曲がるおそれがない。
なお、第３図（ｂ）に示すように半導体装置Ｄの半導
体チップ６を基板20の表裏で異なる位置に実装すると、
反対側の面に取付けた半導体装置Ｄの半導体チップ６に
不均一なストレスがかかり、半導体チップ６の割れやフ
ィンガー３の切断を生ずることがあるので、好ましくな
い。
第４図は本発明の別の実施例を示す平面図である。本
実施例においては、半導体装置Ｄを基板20の両面の対向
する位置に、かつ千鳥状に取付けたもので、これにより
さらに高密度実装が可能になるばかりでなく、基板20の
曲り（反り）を防止して基板20の強度を一層高めること
ができる。
さらに第５図の実施例は、硬化収縮し易い半導体装置
Ｄの半導体チップ６の長辺方向を、基板20の曲り（反
り）難い短片方向とほぼ平行に、かつ両面に対向して取
付けたもので、これにより多数の半導体装置Ｄを実装し
ても基板20の曲り（反り）を防止することができる。
第６図は本発明に係る半導体装置の製造装置の実施例
の斜視図である。図において、31は基台、32は基台31上
に設けられた門型フレーム、33,33aは基台31上に載置さ
れた加工テーブルで、モータ、圧縮空気等により基台31
上をＸ−Ｙ方向に共同して移動することができる。34は
門型フレーム32に設けた穴36に上下に摺動可能に嵌装さ
れた支持棒、34aは支持棒34に対向して基台31に設けた
穴（図示せず）に上下に摺動可能に嵌装された支持棒
で、両支持棒34,34aの先端部には対向してボンディング
ツール35,35aが取付けられている。34b,34c及び35b,35c
は上記と同じ構成の支持棒及びボンディングツールであ
る。なお、図示してないが、各支持棒34〜34cは圧縮空
気、ラックとピニオン等に駆動されて、穴36,36a内を上
下に移動する。
次に、上記のように構成した本装置の作用を説明す
る。なお、説明を容易にするため、ボンディングツール
35,35aにより２個の半導体装置Ｄ（図示せず）を基板20
の両面に対向して実装する場合を例にとって説明する。
（１）基板20をねじ等37により加工テーブル33,33a上に
固定する。なお、このとき各ボンディングツール35〜35
cはそれぞれ最上位及び最下位に位置させておく。
（２）基板20の下のボンディングツール35a上に半導体
装置Ｄを載置すると共に、基板20の上面に設けた導電パ
ターン（図示せず）上に別の半導体装置Ｄを搭載する。
（３）加工テーブル33,33a、したがって基板20をＸ−Ｙ
方向に移動させて、半導体装置Ｄの半導体チップ６とボ
ンディングツール35とを整合させる。このとき、ボンデ
ィングツール35と35aは正確に対向しているので、ボン
ディングツール35aに搭載した半導体チップ６と基板20
上の半導体装置Ｄの半導体チップ６の位置も正確に整合
する。
（４）ボンディングツール35aを上昇させて半導体チッ
プ６の各端子を導電パターンに当接させ、ついでボンデ
ィングツール35を下降させて半導体チップ６に当接させ
る。これにより半導体チップ6,6は基板20を中心にして
ボンディングツール35,35a間に挾持される。
（５）この状態でボンディングツール35,35aにより半導
体チップ６、６の端子を加圧、加熱すれば、各端子は基
板20の導電パターンに接続される。なお、導電パターン
に接続された半導体チップ６、６と基板20とは公知の手
段によって樹脂で一体に封止される。
（６）半導体チップ6,6の接続が終ったときは、ボンデ
ィングツール35,35aを上昇及び下降させて、上記と同様
にして次の半導体装置を実装する。
上記の説明では一対のボンディングツール35,35aによ
り２個の半導体装置Ｄ、Ｄを実装する場合について説明
したが、他方のボンディングツール35b,35cを別個又は
同時に使用してボンディングを行ってもよく、また三対
以上のボンディングツールを設けてもよい。
このように、本装置によれば簡単な構造で表裏両面に
同時に半導体装置Ｄをボンディングできるので、ボンデ
ィング時間を大幅に短縮することができる。
上記の実施例では、フィルム１に取付けられてなる半
導体装置Ｄの半導体チップ６を、そのままの状態でフィ
ンガー３を切断して基板20の導電パターン21に接続し、
そのあとで樹脂で封止12する場合について説明したが、
半導体チップ６をフィルム１に取付けてなる半導体装置
Ｄを樹脂で封止たのち、フィンガー３を切断した半導体
チップ６を基板20の両面に取付け、さらに樹脂で封止12
するようにしてもよい。
また、半導体装置Ｄの半導体チップ６の能動面を基板
20側に向けて実装する場合について説明したが、能動面
を基板20と反対側に向けて実装してもよい。
［発明の効果］ 以上の説明から明らかなように、本発明に係る請求項
１の半導体装置においては、第１及び第２の面を有し、
第１の面から第２の面まで貫通する貫通穴を有する基板
と、第１の面側に配置された第１の半導体装置と、第１
の半導体装置に含まれるとともに貫通穴が直下に位置す
るように配置される第１の半導体チップと、第２の面側
に配置された第２の半導体装置と、第２の半導体装置に
含まれるとともに、第２の面側にて第１の半導体チップ
６と相対向する位置に配置され且つ貫通穴が直下に位置
するように配置される第２の半導体チップと、第１の半
導体チップと、第２の半導体チップと、貫通穴を含む基
板とを一体に封止し、当該貫通穴を貫通した状態で硬化
した樹脂とを有してなるので、基板の両側の半導体チッ
プが樹脂で封止されることにより、樹脂の硬化収縮が相
殺され、基板が一方の側に曲る（反る）ことはなく、実
装密度が大幅に向上し、しかも基板の両側でそれぞれ半
導体チップを封止する樹脂は基板の貫通穴を介して接続
されることとなり、封止強度が一層向上するため、高品
質で信頼性が高く、しかも歩留りの高い製品を得ること
ができるという効果を有する。
本発明に係る請求項２の第１及び前記第２の半導体装
置は、基板のそれぞれの面において、該基板の長片方向
に対して前記半導体チップの短辺側を平行に配置される
ようにしたので、多数の半導体チップを基板に実装して
も基板の曲り（反り）を防止し、基板の強度を一層高め
ることができるという効果を有する。
【図面の簡単な説明】
第１図は本発明実施例を模式的に示した断面図、第２図
はその一部拡大図、第３図（ａ），（ｂ）は本発明に係
る実装方式の一例を示す説明図、第４図及び第５図はそ
れぞれ本発明の他の実施例の平面図、第６図は本発明に
係る半導体装置の製造装置の実施例の斜視図、第７図及
び第８図はフィルムキャリアを用いた半導体装置の製造
例を示す説明図、第９図〜第11図は従来の半導体装置の
実装例を示す説明図である。 1:フィルム、3:フィンガー、6:半導体チップ、12:封
止、20:基板、21:導電パターン、D:半導体装置、31:基
台、32:門型フレーム、33,33a:加工テーブル、35〜35c:
ボンディングツール。
フロントページの続き (56)参考文献 特開 昭64−1269（ＪＰ，Ａ) 特開 昭63−204635（ＪＰ，Ａ) 特開 昭56−62351（ＪＰ，Ａ) 特開 平１−293556（ＪＰ，Ａ) 特開 平２−174240（ＪＰ，Ａ) 特開 平２−290048（ＪＰ，Ａ) 特開 平１−93196（ＪＰ，Ａ) 実開 昭59−20645（ＪＰ，Ｕ) 実開 昭61−183570（ＪＰ，Ｕ) 実開 昭61−57542（ＪＰ，Ｕ) 実開 昭61−199051（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/56 H01L 23/28 - 23/31

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】第１及び第２の面を有し、前記第１の面か
    ら前記第２の面まで貫通する貫通穴を有する基板と、 前記第１の面側に配置された第１の半導体装置と、 前記第１の半導体装置に含まれるとともに前記貫通穴が
    直下に位置するように配置される第１の半導体チップ
    と、 前記第２の面側に配置された第２の半導体装置と、 前記第２の半導体装置に含まれるとともに、前記第２の
    面側にて前記第１の半導体チップと相対向する位置に配
    置され且つ前記貫通穴が直下に位置するように配置され
    る第２の半導体チップと、 前記第１の半導体チップと、前記第２の半導体チップ
    と、前記貫通穴を含む前記基板とを一体に封止し、当該
    貫通穴を貫通した状態で硬化した樹脂と、 を有することを特徴とする半導体装置。
  2. 【請求項２】前記第１及び前記第２の半導体装置は、前
    記基板のそれぞれの面において、該基板の長片方向に対
    して前記半導体チップの短辺側を平行に配置したことを
    特徴とする請求項１記載の半導体装置。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04179263A (ja) * 1990-11-14 1992-06-25 Hitachi Ltd 樹脂封止型半導体装置とその製造方法
KR940003560B1 (ko) * 1991-05-11 1994-04-23 금성일렉트론 주식회사 적층형 반도체 패키지 및 그 제조방법.
DE4129146A1 (de) * 1991-09-02 1993-03-04 Siemens Nixdorf Inf Syst Bandfoermiger hilfstraeger als montagehilfe fuer die zeilenweise montage von halbleiterchips auf einer passflaeche eines traegerelementes und ein zugehoeriges montageverfahren
JP2721093B2 (ja) * 1992-07-21 1998-03-04 三菱電機株式会社 半導体装置
US5479051A (en) * 1992-10-09 1995-12-26 Fujitsu Limited Semiconductor device having a plurality of semiconductor chips
US6205654B1 (en) * 1992-12-11 2001-03-27 Staktek Group L.P. Method of manufacturing a surface mount package
US5294827A (en) * 1992-12-14 1994-03-15 Motorola, Inc. Semiconductor device having thin package body and method for making the same
US5604376A (en) * 1994-06-30 1997-02-18 Digital Equipment Corporation Paddleless molded plastic semiconductor chip package
KR0147259B1 (ko) * 1994-10-27 1998-08-01 김광호 적층형 패키지 및 그 제조방법
US5615475A (en) * 1995-01-30 1997-04-01 Staktek Corporation Method of manufacturing an integrated package having a pair of die on a common lead frame
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes
KR100192180B1 (ko) * 1996-03-06 1999-06-15 김영환 멀티-레이어 버텀 리드 패키지
US5700723A (en) * 1996-05-15 1997-12-23 Lsi Logic Corporation Method of packaging an integrated circuit
US6166894A (en) * 1999-03-15 2000-12-26 Lucent Technologies Inc. PCB based protector cartridge
US6572387B2 (en) 1999-09-24 2003-06-03 Staktek Group, L.P. Flexible circuit connector for stacked chip module
US6608763B1 (en) 2000-09-15 2003-08-19 Staktek Group L.P. Stacking system and method
US6462408B1 (en) * 2001-03-27 2002-10-08 Staktek Group, L.P. Contact member stacking system and method
US8345444B2 (en) 2007-11-01 2013-01-01 Panasonic Corporation Structure with electronic component mounted therein and method for manufacturing such structure

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3395318A (en) * 1967-02-13 1968-07-30 Gen Precision Inc Circuit board card arrangement for the interconnection of electronic components
US4079511A (en) * 1976-07-30 1978-03-21 Amp Incorporated Method for packaging hermetically sealed integrated circuit chips on lead frames
JPS54144872A (en) * 1978-05-04 1979-11-12 Omron Tateisi Electronics Co Electronic circuit device
JPS5662351A (en) * 1979-10-26 1981-05-28 Hitachi Ltd Semiconductor device for memory
JPS56167357A (en) * 1980-05-27 1981-12-23 Sharp Corp Tape carrier substrate for semiconductor device
US4423468A (en) * 1980-10-01 1983-12-27 Motorola, Inc. Dual electronic component assembly
US4410905A (en) * 1981-08-14 1983-10-18 Amp Incorporated Power, ground and decoupling structure for chip carriers
FR2512990B1 (fr) * 1981-09-11 1987-06-19 Radiotechnique Compelec Procede pour fabriquer une carte de paiement electronique, et carte realisee selon ce procede
JPS5920645U (ja) * 1982-07-30 1984-02-08 富士通株式会社 集合半導体モジユ−ル
GB2137805B (en) * 1982-11-19 1987-01-28 Stanley Bracey Chip carrier
JPS6157542U (ja) * 1984-09-18 1986-04-17
US4783697A (en) * 1985-01-07 1988-11-08 Motorola, Inc. Leadless chip carrier for RF power transistors or the like
JPS61183570U (ja) * 1985-05-09 1986-11-15
JPS61199051U (ja) * 1985-05-31 1986-12-12
DE3533993A1 (de) * 1985-09-24 1987-04-02 Borg Instr Gmbh Verfahren zum kontaktieren auf leiterbahnen, vorrichtung zum ausueben des verfahrens und fluessigkristallzelle mit aufgebondeten chip
JPH0810746B2 (ja) * 1987-02-19 1996-01-31 日本電気株式会社 メモリーモジュール
US4933810A (en) * 1987-04-30 1990-06-12 Honeywell Inc. Integrated circuit interconnector
JP2603636B2 (ja) * 1987-06-24 1997-04-23 株式会社日立製作所 半導体装置
JPH0193196A (ja) * 1987-10-02 1989-04-12 Nec Corp プリント回路基板
JP2559461B2 (ja) * 1988-05-23 1996-12-04 株式会社日立製作所 半導体装置の製造方法
JPH02174240A (ja) * 1988-12-27 1990-07-05 Hitachi Maxell Ltd 半導体装置の製造方法
JPH02290048A (ja) * 1989-02-15 1990-11-29 Matsushita Electric Ind Co Ltd 積層型半導体の実装方法

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JPH0320051A (ja) 1991-01-29
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