JP2022519613A - プログラマブルロジックデバイスおよび異種メモリを有するユニファイド半導体デバイス、および、それを形成するための方法 - Google Patents

プログラマブルロジックデバイスおよび異種メモリを有するユニファイド半導体デバイス、および、それを形成するための方法 Download PDF

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ジュン・リュウ
ウェイフア・チェン
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    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract

半導体デバイスおよびその製作方法の実施形態が開示されている。例では、半導体デバイスは、ＮＡＮＤメモリセルと、第１のボンディング接触部を含む第１のボンディング層とを含む。また、半導体デバイスは、第２の半導体構造体を含み、第２の半導体構造体は、ＤＲＡＭセルと、第２のボンディング接触部を含む第２のボンディング層とを含む。また、半導体デバイスは、第３の半導体構造体を含み、第３の半導体構造体は、プログラマブルロジックデバイスと、第３のボンディング接触部を含む第３のボンディング層とを含む。半導体デバイスは、第１のボンディング層と第３のボンディング層との間の第１のボンディングインターフェースと、第２のボンディング層と第３のボンディング層との間の第２のボンディングインターフェースとをさらに含む。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第１のセットの第３のボンディング接触部と接触している。第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第２のセットの第３のボンディング接触部と接触している。第１および第２のボンディングインターフェースは、同じ平面にある。

Description

関連出願の相互参照
本出願は、２０１９年９月１１日に出願された「ＵＮＩＦＩＥＤ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ＨＡＶＩＮＧ ＰＲＯＣＥＳＳＯＲ ＡＮＤ ＨＥＴＥＲＯＧＥＮＥＯＵＳ ＭＥＭＯＲＩＥＳ ＡＮＤ ＭＥＴＨＯＤＳ ＦＯＲ ＦＯＲＭＩＮＧ ＴＨＥ ＳＡＭＥ」という標題の国際出願第ＰＣＴ／ＣＮ２０１９／１０５２９２号、２０１９年４月１５日に出願された「ＩＮＴＥＧＲＡＴＩＯＮ ＯＦ ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬ ＮＡＮＤ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＷＩＴＨ ＭＵＬＴＩＰＬＥ ＦＵＮＣＴＩＯＮＡＬ ＣＨＩＰＳ」という標題の国際出願第ＰＣＴ／ＣＮ２０１９／０８２６０７号、２０１９年７月２４日に出願された「ＢＯＮＤＥＤ ＵＮＩＦＩＥＤ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＨＩＰＳ ＡＮＤ ＦＡＢＲＩＣＡＴＩＯＮ ＡＮＤ ＯＰＥＲＡＴＩＯＮ ＭＥＴＨＯＤＳ ＴＨＥＲＥＯＦ」という標題の国際出願第ＰＣＴ／ＣＮ２０１９／０９７４４２号、および、２０１９年４月３０日に出願された「ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＥＭＢＥＤＤＥＤ ＤＹＮＡＭＩＣ ＲＡＮＤＯＭ－ＡＣＣＥＳＳ ＭＥＭＯＲＹ」という標題の国際出願第ＰＣＴ／ＣＮ２０１９／０８５２３７号の優先権の利益を主張し、それらの文献のすべては、その全体が参照により本明細書に組み込まれている。
本開示の実施形態は、半導体デバイスおよびその製作方法に関する。
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、プログラマブルロジックブロックのアレイを含有する再プログラム可能な集積回路である。ＦＰＧＡチップの採用は、その柔軟性、ハードウェアタイミングの速度（ｈａｒｄｗａｒｅ－ｔｉｍｅｄ ｓｐｅｅｄ）、および信頼性、ならびに並列処理によって促進されている。ＦＰＧＡは、スマートエネルギーグリッドから、航空機ナビゲーション、自動車ドライバー支援、医療用超音波、およびデータセンター検索エンジンまで多岐にわたる、多くのタイプの電子機器の設計者に利益を提供する。今日では、ＦＰＧＡは、同様に、人工知能（ＡＩ）に使用されるディープニューラルネットワーク（ＤＮＮ）など（たとえば、機械学習のために大量のデータを分析する際など）、別の分野でも注目を集めている。
半導体デバイスおよびその製作方法の実施形態が、本明細書で開示されている。
１つの例において、半導体デバイスは、ＮＡＮＤメモリセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む。また、半導体デバイスは、第２の半導体構造体を含み、第２の半導体構造体は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む。また、半導体デバイスは、第３の半導体構造体を含み、第３の半導体構造体は、プログラマブルロジックデバイスと、複数の第３のボンディング接触部を含む第３のボンディング層とを含む。半導体デバイスは、第１のボンディング層と第３のボンディング層との間の第１のボンディングインターフェースと、第２のボンディング層と第３のボンディング層との間の第２のボンディングインターフェースとをさらに含む。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第１のセットの第３のボンディング接触部と接触している。第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第２のセットの第３のボンディング接触部と接触している。第１のボンディングインターフェースおよび第２のボンディングインターフェースは、同じ平面にある。
別の例において、半導体デバイスを形成するための方法が開示されている。複数の第１の半導体構造体が、第１のウエハの上に形成される。第１の半導体構造体のうちの少なくとも１つは、ＮＡＮＤメモリセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む。第１のウエハは、複数の第１のダイへとダイシングされ、第１のダイのうちの少なくとも１つが、第１の半導体構造体のうちの少なくとも１つを含むようになっている。複数の第２の半導体構造体が、第２のウエハの上に形成される。第２の半導体構造体のうちの少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む。第２のウエハは、複数の第２のダイへとダイシングされ、第２のダイのうちの少なくとも１つが、第２の半導体構造体のうちの少なくとも１つを含むようになっている。複数の第３の半導体構造体が、第３のウエハの上に形成される。第３の半導体構造体のうちの少なくとも１つは、プログラマブルロジックデバイス、および、複数の第３のボンディング接触部を含む第３のボンディング層を含む。第３のウエハは、複数の第３のダイへとダイシングされ、第３のダイのうちの少なくとも１つが、第３の半導体構造体のうちの少なくとも１つを含むようになっている。第３の半導体構造体が、第１の半導体構造体および第２の半導体構造体のそれぞれに結合されるように、第３のダイならびに第１のダイおよび第２のダイのそれぞれが、向かい合った様式で結合される。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第１のセットの第３のボンディング接触部と接触している。第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第２のセットの第３のボンディング接触部と接触している。
さらに別の例において、半導体デバイスを形成するための方法が開示されている。複数の第１の半導体構造体が、第１のウエハの上に形成される。第１の半導体構造体のうちの少なくとも１つは、ＮＡＮＤメモリセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む。第１のウエハは、複数の第１のダイへとダイシングされ、第１のダイのうちの少なくとも１つが、第１の半導体構造体のうちの少なくとも１つを含むようになっている。複数の第２の半導体構造体が、第２のウエハの上に形成される。第２の半導体構造体のうちの少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む。第２のウエハは、複数の第２のダイへとダイシングされ、第２のダイのうちの少なくとも１つが、第２の半導体構造体のうちの少なくとも１つを含むようになっている。複数の第３の半導体構造体が、第３のウエハの上に形成される。第３の半導体構造体のうちの少なくとも１つは、プログラマブルロジックデバイス、および、複数の第３のボンディング接触部を含む第３のボンディング層を含む。少なくとも１つの第３の半導体構造体が、第１の半導体構造体および第２の半導体構造体のそれぞれに結合されるように、結合された構造体を形成するために第３のウエハならびに少なくとも１つの第１のダイおよび少なくとも１つの第２のダイのそれぞれが、向かい合った様式で結合される。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第１のセットの第３のボンディング接触部と接触している。第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第２のセットの第３のボンディング接触部と接触している。結合された構造体は、複数のダイへとダイシングされる。ダイのうちの少なくとも１つは、結合された第１の、第２の、および第３の半導体構造体を含む。
さらなる別の例において、半導体デバイスは、プログラマブルロジックブロックのアレイを含むロジックダイと、複数のタイプのメモリを含むメモリブロックのアレイを含むメモリダイと、ロジックダイとメモリダイとの間のボンディングインターフェースであって、プログラマブルロジックブロックのアレイが、ボンディングインターフェースを通してメモリブロックのアレイに電気的に接続されるようになっている、ボンディングインターフェースとを含む。
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
プロセッサおよび異種メモリを有するシステムのブロック図である。 異種メモリを有するマルチチップパッケージ（ＭＣＰ）の中の半導体デバイスの断面の概略図である。 いくつかの実施形態による、プログラマブルロジックブロックのアレイを有する例示的なロジックダイ、および、メモリブロックのアレイを有する例示的なメモリダイの概略平面図である。 いくつかの実施形態による、一緒に結合された図３Ａの中のロジックダイおよびメモリダイを有する半導体デバイスの断面の概略図である。 いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する例示的な半導体デバイスの断面の概略図である。 いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する別の例示的な半導体デバイスの断面の概略図である。 いくつかの実施形態による、プログラマブルロジックデバイスを有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、ＮＡＮＤメモリおよび周辺回路を有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、ＤＲＡＭおよび周辺回路を有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、プログラマブルロジックデバイスおよび周辺回路を有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、ＮＡＮＤメモリを有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、ＤＲＡＭを有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する例示的な半導体デバイスの断面を図示する図である。 いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する別の例示的な半導体デバイスの断面を図示する図である。 いくつかの実施形態による、プログラマブルロジックデバイスおよび周辺回路を有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、プログラマブルロジックデバイスおよび周辺回路を有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、ＤＲＡＭセルを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、ＤＲＡＭセルを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、ＤＲＡＭセルを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する例示的な半導体デバイスを形成するための製作プロセスを図示する図である。 いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する例示的な半導体デバイスを形成するための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体構造体をダイシングおよび結合するための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体構造体をダイシングおよび結合するための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体構造体をダイシングおよび結合するための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体構造体を結合およびダイシングするための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体構造体を結合およびダイシングするための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体構造体を結合およびダイシングするための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体構造体を結合およびダイシングするための製作プロセスを図示する図である。 いくつかの実施形態による、２Ｄ ＮＡＮＤメモリセルを有する例示的な半導体構造体の断面を図示する図である。 いくつかの実施形態による、ＮＡＮＤメモリおよび周辺回路を有する例示的な半導体構造体の断面を図示する図である。 いくつかの実施形態による、ＮＡＮＤメモリおよび周辺回路を有する別の例示的な半導体構造体の断面を図示する図である。 いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する半導体デバイスを形成するための例示的な方法のフローチャートである。 いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する半導体デバイスを形成するための例示的な方法のフローチャートである。 いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する半導体デバイスを形成するための別の例示的な方法のフローチャートである。 いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する半導体デバイスを形成するための別の例示的な方法のフローチャートである。 いくつかの実施形態による、プログラマブルロジックデバイスを有する半導体デバイスをプログラムするための例示的な方法のフローチャートである。
本開示の実施形態が、添付の図面を参照して説明されることとなる。
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを、当業者は認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。
本明細書における「１つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質に影響を与えることは、当業者の知識の範囲内であることとなる。
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組合せを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。
本開示における「の上に」、「の上方に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっており、「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接的に）あることを意味することも含むことが可能であるということが容易に理解されるべきである。
さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別のエレメントまたは特徴に対する１つのエレメントまたは特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得（９０度回転させられるか、または、他の配向で）、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。
本明細書で使用されているように、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体が、パターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされないままであることが可能である。そのうえ、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、多様な半導体材料を含むことが可能である。代替的に、基板は、ガラス、プラスチック、またはサファイヤウエハなどのような、非導電性材料から作製され得る。
本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の延在よりも小さい延在を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において（または、上部表面および底部表面において）、水平方向の平面の任意のペアの間に位置付けされ得る。層は、水平方向に、垂直方向に、および／または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に１つまたは複数の層を含むことが可能であり、ならびに／または、その上に、その上方に、および／もしくはその下方に、１つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、相互接続層は、１つまたは複数の導体および接触層（相互接続ラインおよび／またはビア接触部が、その中に形成されている）ならびに１つまたは複数の誘電体層を含むことが可能である。
本明細書で使用されているように、「公称の／公称的に」という用語は、所望の値の上方および／または下方の値の範囲とともに、製品またはプロセスの設計フェーズの間に設定される、コンポーネントまたはプロセス動作に関する特質またはパラメーターの所望の（または、ターゲット）値を指す。値の範囲は、製造プロセスまたは公差におけるわずかな変動に起因する可能性がある。本明細書で使用されているように、「約」という用語は、対象の半導体デバイスに関連付けられる特定のテクノロジーノードに基づいて変化し得る所与の量の値を示している。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば、値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変化する所与の量の値を示すことが可能である。
本明細書で使用されているように、「３次元（３Ｄ）ＮＡＮＤメモリストリング」という用語は、メモリセルトランジスタのストリングが基板に対して垂直方向に延在するように横方向に配向された基板の上に直列に接続されている、メモリセルトランジスタの垂直方向に配向されたストリングを指す。本明細書で使用されているように、「垂直方向の／垂直方向に」という用語は、基板の横方向の表面に対して公称的に垂直であるということを意味している。
本明細書で使用されているように、「ウエハ」は、半導体デバイスがその中におよび／またはその上に構築するための半導体材料のピースであり、それは、ダイへと分離される前に、さまざまな製作プロセスを受けることが可能である。
異種メモリ（たとえば、ＮＡＮＤフラッシュメモリおよびＤＲＡＭなど）は、プロセッサ（中央処理装置（ＣＰＵ）などのような、「マイクロプロセッサ」としても知られる）と一体化され、さまざまな用途のためのシステムを形成している。たとえば、図１は、プロセッサおよび異種メモリを有するシステム１００のブロック図を図示している。システム１００は、ハイブリッドコントローラ１０２と、１つまたは複数のＤＲＡＭ１０４および１つまたは複数のＮＡＮＤメモリ１０６を含む異種メモリと、プロセッサ１０８とを含む。また、システム１００は、スタティックランダムアクセスメモリ（ＳＲＡＭ）によって形成された１つまたは複数のキャッシュ（たとえば、インストラクションキャッシュまたはデータキャッシュ、図示せず）を含む。ハイブリッドコントローラ１０２は、ＤＲＡＭ１０４およびＮＡＮＤメモリ１０６の動作を制御する。すなわち、ハイブリッドコントローラ１０２は、ＮＡＮＤメモリ１０６の中のデータストレージおよび転送を管理するＮＡＮＤメモリコントローラ、ならびに、ＤＲＡＭ１０４の中のデータストレージおよび転送を管理するＤＲＡＭコントローラの両方として作用する。プロセッサ１０８は、１つまたは複数の統合されたまたは個別のプロセッサコア、たとえば、任意の適切な論理演算を実施するように構成された実行論理／エンジンなどを含む。ハイブリッドコントローラ１０２およびプロセッサ１０８のそれぞれは、１つまたは複数のバスインターフェースユニット（図示せず）をさらに含み、１つまたは複数のバスインターフェースユニットは、システム１００の中で、および、システム１００と他のデバイスとの間で、データを受信および送信するように構成されている。
図２は、異種メモリを有するＭＣＰ２０２の中の半導体デバイス２００の断面の概略図を図示している。ＭＣＰ２０２（マルチチップモジュール（ＭＣＭ）としても知られる）は、電子アッセンブリ、たとえば、複数の導体端子（すなわち、ピン）２０４を備えたパッケージなどであり、そこでは、複数の集積回路（ＩＣまたは「チップ」）、半導体ダイ、および／または他の個別のコンポーネントが、回路基板２０６の上に集積されている。図２に示されているように、さまざまなチップレットが、ＭＣＰ２０２の中の回路基板２０６の上にスタックされており、それは、ＤＲＡＭダイ２１０およびＮＡＮＤダイ２１２を含む。メモリダイのそれぞれは（たとえば、ＤＲＡＭダイ２１０またはＮＡＮＤダイ２１２）、ダイ－ツー－ダイのワイヤーボンディングを通して、回路基板２０６に電気的に接続されており、ワイヤーボンディングは、それに限定されないが、ボールボンディング、ウェッジボンディング、またはコンプライアントボンディングに基づく、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、または金（Ａｕ）ボンディングワイヤーを含む。それぞれのＤＲＡＭダイ２１０は、ＤＲＡＭ１０４の例示的な実装形態であり、それぞれのＮＡＮＤダイ２１２は、図１に関して詳細に上記に説明されているＮＡＮＤメモリ１０６の例示的な実装形態である。
しかし、プロセッサ（とりわけ、ＣＰＵ）は、逐次処理のために最適化されており、並列処理のための十分なサポートを欠いており、高速処理のためのそれらの能力において制限されている。プロセッサとは異なり、ＦＰＧＡは、プログラマブルロジックデバイス（ＰＬＤ）の１つのタイプとして、本質的に真に並列になっており、したがって、異なる処理動作は、同じリソースを求めて競合する必要がなく、それは、たとえば、機械学習、暗号化／暗号解読、ならびに、ビデオおよびイメージデータ圧縮または他の処理のために、大量のデータを分析する際など、高性能コンピューティングにとってとりわけ適切である。他方では、プログラマブルロジックデバイス（とりわけ、ＦＰＧＡ）のアプリケーションは、そのコストおよび作業周波数に制限される。ＦＰＧＡチップの比較的に大きいチップ面積消費は、高いコストを引き起こし、信号転送遅延（たとえば、メタルルーティング（ｍｅｔａｌ ｒｏｕｔｉｎｇ）からの抵抗性－容量性（ｒｅｓｉｓｔｉｖｅ－ｃａｐａｃｉｔｉｖｅ）（ＲＣ）遅延など）は、作業周波数を制限する。
本開示によるさまざまな実施形態は、ユニファイド半導体デバイスを提供し、ユニファイド半導体デバイスは、結合されたチップの上に集積されたプログラマブルロジックデバイスおよび異種メモリ（たとえば、ＤＲＡＭおよびＮＡＮＤメモリ）を有しており、より高い作業周波数、より広いデータバンド幅、より低いパワー消費、およびより低いコストを実現する。異種メモリアーキテクチャーは、不揮発性メモリおよび揮発性メモリの両方の利点（たとえば、ＮＡＮＤメモリの大きいストレージ容量、および、ＤＲＡＭの速いアクセス速度）を利用することが可能であり、それによって、回路設計のためのプロセスウィンドウを広げる。１つの例において、異種メモリアーキテクチャーは、パワー中断に起因してシステムが再起動するときに、それぞれのＮＡＮＤメモリからそれぞれのＤＲＡＭへ論理的－物理的アドレスマップ（ｌｏｇｉｃａｌ－ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ ｍａｐ）をリロードすることによって、より速いパワーオン速度を実現することが可能である。
そのうえ、プロセッサをプログラマブルロジックデバイス（たとえば、ＦＰＧＡなど）と交換することによって、追加的なオンチップキャッシュは、論理的－物理的アドレスマップに対するアップデートを記憶するために必要とされない可能性があり、それによって、チップサイズ、クリティカルパス距離、ＲＣ遅延、およびパワー消費をさらに低減させる。メモリを通してチップの上の他のロジックデバイスと通信する必要があるプロセッサと比較して、ＦＰＧＡの中のプログラマブルロジックブロックと他のロジックデバイスとの間の接続は、プログラミングのタイミングに事前設定される。したがって、システム性能が、さらに改善され得る。
１つの例において、本明細書で開示されている半導体デバイスは、ロジックダイを含むことが可能であり、ロジックダイは、さまざまな異種メモリを含むメモリブロックのアレイを有するメモリダイと結合された（たとえば、ＦＰＧＡの中の）プログラマブルロジックブロックのアレイを有している。別の例において、本明細書で開示されている半導体デバイスは、異種メモリを含むことが可能であり、たとえば、（たとえば、不揮発性メモリとして）ＮＡＮＤメモリを有する第１の半導体構造体、および、（たとえば、揮発性メモリとして）ＤＲＡＭを有する第２の半導体構造体などを含むことが可能である。本明細書で開示されている半導体デバイスは、（たとえば、異種メモリのコントローラとして）プログラマブルロジックデバイスを有する第３の半導体構造体をさらに含むことが可能であり、プログラマブルロジックデバイスは、周辺に分配された長距離のメタルルーティング、または、さらには従来のシリコン貫通電極（ＴＳＶ）の代わりに、多数の短距離の垂直方向金属相互接続によって、第１および第２の半導体構造体のそれぞれに結合されている。
結果として、最適なインスタントデータおよびステートストレージ能力は、より高い信号対雑音（Ｓ／Ｎ）比、より良好なメモリアレイ効率、より小さいダイサイズ、およびより低いビットコスト、機能モジュール（たとえばプログラマブルロジックブロック、クロック管理、入力／出力（Ｉ／Ｏ）インターフェースなど）のより高密度な配置、より速い速度、および、より小さいプリント回路基板（ＰＣＢ）サイズを同時に実現することが可能である。さらに、プログラマブルロジックデバイスウエハ、ＮＡＮＤメモリウエハ、およびＤＲＡＭウエハの製造プロセスからのより少ない相互作用的な影響に起因して、より高い歩留まりを伴うより短い製造サイクルタイムが実現され得、同様に、公知の良好なハイブリッドボンディング歩留まりが実現され得る。プログラマブルロジックデバイス、ＮＡＮＤメモリ、およびＤＲＡＭの間のより短い接続距離（たとえば、ミリメートルまたはセンチメートルレベルからマイクロメートルレベルなど）は、より速いデータ転送レートによってプログラマブルロジックデバイスおよびメモリの性能を改善し、より広いバンド幅によってプログラマブルロジックデバイス効率を改善し、システム速度を改善することが可能である。
図３Ａは、いくつかの実施形態による、プログラマブルロジックブロック３０３のアレイを有する例示的なロジックダイ３０１、および、メモリブロック３０４のアレイを有する例示的なメモリダイ３０２の概略平面図を図示している。ロジックダイ３０１は、プログラマブルロジックブロック３０３のアレイから構成されたプログラマブルロジックデバイスを含むことが可能である。プログラマブルロジックデバイスは、再構成可能なデジタル回路を構築するために使用される電子部品であり、それは、製造時に未定義の関数を有しており、製造後にプログラムを使用することによってプログラムされる（再構成される）。プログラマブルロジックデバイスは、たとえば、プログラマブルロジックアレイ（ＰＬＡ）、プログラマブルアレイロジック（ＰＡＬ）、ジェネリックアレイロジック（ＧＡＬ）、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）、およびＦＰＧＡを含むことが可能である。また、ロジックダイ３０１は、Ｉ／Ｏインターフェース回路３０５およびクロック管理回路３０７などのような、複数の論理回路を含むことが可能である。たとえば、メモリの周辺回路など、任意の他の適切な論理回路が、同様にロジックダイ３０１の中に含まれ得るということが理解される。
メモリダイ３０２は、メモリブロック３０４のアレイの形態の異種メモリを含むことが可能である。メモリブロック３０４は、ＮＡＮＤメモリ（不揮発性メモリとして）、ＤＲＡＭ（揮発性メモリとして）、および相変化メモリ（ＰＣＭ）のうちの少なくとも２つを含む、複数のタイプのメモリ（すなわち、異種メモリ）を含む。１つの例において、メモリブロック３０４のうちのいくつかは、ＮＡＮＤメモリであることが可能であり、メモリブロック３０４のうちのいくつかは、ＤＲＡＭであることが可能である。別の例において、メモリブロック３０４のうちのいくつかは、ＰＣＭであることが可能である。ＰＣＭは、電熱的な相変化材料の加熱および急冷に基づく、相変化材料（たとえば、カルコゲニド合金）における非晶相の抵抗率と結晶相の抵抗率との間の差を利用することが可能である。ＰＣＭは、３Ｄ ＸＰｏｉｎｔメモリを含み、３Ｄ ＸＰｏｉｎｔメモリは、ビットアドレス可能であることとなるスタック可能なクロスポイントデータアクセスアレイとともに、（たとえば、高抵抗状態または低抵抗状態の）バルク材料特性の抵抗の変化に基づいて、データを記憶する。いくつかの実施形態において、ロジックダイ３０１は、プログラマブルロジックデバイス（たとえば、ＦＰＧＡなど）を使用し、プロセッサを交換するので、メモリダイ３０２の中の複数のタイプのメモリは、（たとえば、プログラマブルロジックブロック３０３のアレイによって共有されるキャッシュとして）ＳＲＡＭを含まない。結果として、いくつかの実施形態によれば、ロジックダイ３０１の中のプログラマブルロジックブロック３０３のアレイ、および、メモリダイ３０２の中のメモリブロック３０４のアレイは、ＳＲＡＭキャッシュを共有しない。
また、ロジックダイ３０１と同様に、メモリダイ３０２は、Ｉ／Ｏインターフェース回路３０６およびクロック管理回路３０８などのような、複数の論理回路を含むことが可能である。たとえば、メモリブロック３０４のアレイの周辺回路など、任意の他の適切な論理回路が、同様にメモリダイ３０２の中に含まれ得るということが理解される。いくつかの実施形態において、論理回路は、ロジックダイ３０１およびメモリダイ３０２のうちの一方のみの上に形成され得るということが理解される。すなわち、ロジックダイ３０１またはメモリダイ３０２の少なくとも１つは、複数の論理回路３０５／３０７または３０６／３０８を含むことが可能である。
図３Ｂは、いくつかの実施形態による、一緒に結合された図３Ａの中のロジックダイ３０１およびメモリダイ３０２を有する半導体デバイス３００の断面の概略図を図示している。半導体デバイス３００は、ユニファイド半導体デバイスであり、ユニファイド半導体デバイスは、たとえば、ＦＰＧＡ対応のコントローラ、ＦＰＧＡ対応のネットワークスイッチ／ルーター、ＦＰＧＡ搭載のシステムオンチップ（ＳｏＣ）、再構成可能なＩ／Ｏデバイスなどの、任意の適切なコンピューティングシステムであることが可能である。また、半導体デバイス３００は、埋め込み用マルチメディアカード（ｅＭＭＣ）、ユニバーサルフラッシュストレージ（ＵＦＳ）、またはソリッドステートドライブ（ＳＳＤ）などのような、任意の適切なメモリシステムであることも可能である。半導体デバイス３００において、ロジックダイ３０１のプログラマブルロジックブロック３０３のアレイは、結合されたロジックダイ３０１および／またはメモリダイ３０２の動作を制御し、メモリダイ３０２のメモリブロック３０４のアレイとデータを交換することが可能である。
図３Ｂに示されているように、半導体デバイス３００は、メモリダイ３０２とロジックダイ３０１との間に垂直方向にボンディングインターフェース３１０をさらに含み、プログラマブルロジックブロック３０３のアレイが、ボンディングインターフェース３１０を通してメモリブロック３０４のアレイに電気的に接続されるようになっている。メモリダイ３０２およびロジックダイ３０１は、別個に（および、いくつかの実施形態では、並列に）製作され得、メモリダイ３０２およびロジックダイ３０１のうちの１つを製作するサーマルバジェットが、メモリダイ３０２およびロジックダイ３０１のうちの別のものを製作するプロセスを制限しないようになっている。そのうえ、多数の相互接続部（たとえば、ボンディング接触部）が、ボンディングインターフェース３１０を通して形成され、回路基板（たとえば、ＰＣＢなど）の上の長距離の（たとえば、ミリメートルまたはセンチメートルレベルの）チップ－ツー－チップ（ｃｈｉｐ－ｔｏ－ｃｈｉｐ）データバスとは対照的に、メモリダイ３０２とロジックダイ３０１との間で直接的な短距離の（たとえば、ミクロンレベルの）電気的接続を作製することが可能であり、それによって、チップインターフェース遅延を排除し、低減されたパワー消費によって高速Ｉ／Ｏスループットを実現する。メモリダイ３０２の中のメモリブロック３０４とロジックダイ３０１の中のプログラマブルロジックブロック３０３との間のデータ転送は、ボンディングインターフェース３１０を横切る相互接続部（たとえば、ボンディング接触部）を通して実施され得る。メモリダイ３０２およびロジックダイ３０１を垂直方向に一体化させることによって、チップサイズが低減され得、メモリセル密度が増加させられ得る。
いくつかの実施形態において、メモリダイ３０２の中のメモリブロック３０４のうちのいくつかは、ＮＡＮＤメモリであり、論理的－物理的アドレスマップを記憶するように構成されており、ロジックダイ３０１の中のプログラマブルロジックブロック３０３は、半導体デバイス３００がパワーオンされるときには、ＮＡＮＤメモリからいくつかの他のメモリブロック３０４（それらは、ＤＲＡＭである）の中へ論理的－物理的アドレスマップをロードするように構成されている。論理的アドレスは、実行の間にプログラマブルロジックブロック３０３によって発生させられるアドレスであり、物理的アドレスは、メモリブロック３０４の中の場所である。論理的－物理的アドレスマップは、物理的アドレスを論理的アドレスにマッピングすることが可能である。半導体デバイス３００がパワーオンされるときには、ロジックダイ３０１のプログラマブルロジックブロック３０３は、メモリダイ３０２の中のメモリブロック３０４同士の間のデータ交換、たとえば、ＮＡＮＤメモリとＤＲＡＭとの間の、または、ＮＡＮＤメモリとＮＡＮＤメモリとの間のデータ交換などを制御するように構成され得る。予期しない停電が起こる場合、ロジックダイ３０１の中のプログラマブルロジックブロック３０３は、パワーが再開するときにリブート速度に影響を与えることなく、ＮＡＮＤメモリからＤＲＡＭの中へ論理的－物理的アドレスマップをリロードすることが可能である。プロセッサをロジックダイ３０１の中のプログラマブルロジックブロック３０３と交換することによって、論理的－物理的アドレスマップに対するアップデートのログを記憶するためのＳＲＡＭキャッシュは必要とされないことが可能であり、それは、チップサイズをさらに低減させる。
図４Ａは、いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する例示的な半導体デバイス４００の断面の概略図を図示している。半導体デバイス４００は、結合された半導体デバイスの例を表している。半導体デバイス４００のコンポーネント（たとえば、プログラマブルロジックデバイス（ＰＬＤ）、ＮＡＮＤメモリ、およびＤＲＡＭ）は、異なる基板の上に別個に形成され、次いで、一緒に接合され、結合されたチップを形成することが可能である。
半導体デバイス４００は、ＮＡＮＤメモリセルのアレイを含む第１の半導体構造体４０２を含むことが可能である。すなわち、第１の半導体構造体４０２は、ＮＡＮＤフラッシュメモリデバイスであることが可能であり、ＮＡＮＤフラッシュメモリデバイスの中には、メモリセルが、３Ｄ ＮＡＮＤメモリストリングのアレイおよび／または２次元の（２Ｄ）ＮＡＮＤメモリセルのアレイの形態で提供されている。ＮＡＮＤメモリセルは、ページへとまとめられ得、次いで、ページは、ブロックへとまとめられ、ブロックの中のそれぞれのＮＡＮＤメモリセルは、ビットライン（ＢＬ）と呼ばれる別個のラインに電気的に接続されている。ＮＡＮＤメモリセルの中において同じ垂直方向の位置を有するすべてのメモリセルは、ワードライン（ＷＬ）によって制御ゲートを通して電気的に接続され得る。いくつかの実施形態において、メモリ平面は、同じビットラインを通して電気的に接続されている特定の数のブロックを含有している。
いくつかの実施形態において、ＮＡＮＤメモリセルのアレイは、２Ｄ ＮＡＮＤメモリセルのアレイであり、そのそれぞれは、フローティングゲートトランジスタを含む。２Ｄ ＮＡＮＤメモリセルのアレイは、複数の２Ｄ ＮＡＮＤメモリストリングを含み、そのそれぞれは、いくつかの実施形態によれば、直列に接続されている複数のメモリセル（たとえば、３２個から１２８個のメモリセル）（ＮＡＮＤゲートに似ている）および２つの選択トランジスタを含む。それぞれの２Ｄ ＮＡＮＤメモリストリングは、いくつかの実施形態によれば、基板の上の同じ平面に（２Ｄに）配置されている。いくつかの実施形態において、ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングのアレイであり、そのそれぞれは、メモリスタックを通して基板の上方に垂直方向に（３Ｄに）延在している。３Ｄ ＮＡＮＤ技術（たとえば、メモリスタックの中の層／階層の数）に応じて、３Ｄ ＮＡＮＤメモリストリングは、典型的に、３２個から２５６個のＮＡＮＤメモリセルを含み、そのそれぞれは、フローティングゲートトランジスタまたはチャージトラップトランジスタを含む。
また、半導体デバイス４００は、ＤＲＡＭセルのアレイを含む第２の半導体構造体４０４を含むことが可能である。すなわち、第２の半導体構造体４０４は、ＤＲＡＭメモリデバイスであることが可能である。ＤＲＡＭは、メモリセルを定期的にリフレッシュすることを必要とする。いくつかの実施形態において、それぞれのＤＲＡＭセルは、プラスのまたはマイナスの電荷としてデータのビットを記憶するためのキャパシタと、それへのアクセスを制御する１つまたは複数のトランジスタとを含む。１つの例において、それぞれのＤＲＡＭセルは、１－トランジスタ、１－キャパシタ（１Ｔ１Ｃ）セルである。
半導体デバイス４００は、プログラマブルロジックデバイスを含む第３の半導体構造体４０６をさらに含むことが可能である。いくつかの実施形態において、第３の半導体構造体４０６の中のプログラマブルロジックデバイスは、相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用する。プログラマブルロジックデバイスは、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどのテクノロジーノード）によって実装され、高い速度を実現することが可能である。
プログラマブルロジックデバイスは、再構成可能なデジタル回路を構築するために使用される電子部品であり、それは、製造時に未定義の関数を有しており、製造後にプログラムを使用することによってプログラムされる（再構成される）。プログラマブルロジックデバイスは、たとえば、ＰＬＡ、ＰＡＬ、ＧＡＬ、ＣＰＬＤ、およびＦＰＧＡを含むことが可能である。ＦＰＧＡは、ハードウェア記述言語（ＨＤＬ）を使用して、製造後に顧客または設計者によって構成され得る集積回路である（すなわち、「フィールド－プログラマブル」）。いくつかの実施形態によれば、ＦＰＧＡは、プログラマブルロジックブロックのアレイ、および、異なる論理関数を実装するために異なる構成でプログラマブルロジックブロックが接続されることを可能にする再構成可能な相互接続部のヒエラルキーを含む。プログラマブルロジックブロック（構成可能ロジックブロック（ＣＬＢ）、スライス、またはロジックセルとしても知られる）は、ＦＰＧＡの基本ロジックユニットであり、２つの基本コンポーネント（フリップフロップおよびルックアップテーブル（ＬＵＴ））から構成され得る。いくつかのＦＰＧＡは、固定関数ロジックブロック（たとえば、乗算器）、メモリ（たとえば、埋め込み用ＲＡＭ）、およびＩ／Ｏブロックをさらに含む。
プロセッサとは異なり、ＦＰＧＡは、いくつかの実施形態によれば、本質的に真に並列になっており、したがって、異なる処理動作は、同じリソースを求めて競合する必要がない。それぞれの独立した処理タスクは、ＦＰＧＡの専用セクションに割り当てられ得、他のロジックブロックからの影響なく自律的に機能することが可能である。結果として、いくつかの実施形態によれば、より多くの処理を追加するときに、アプリケーションの一部の性能は影響を受けない。いくつかの実施形態において、プロセッサベースのシステムを上回るＦＰＧＡの別の利益は、アプリケーションロジックが、オペレーティングシステム（ＯＳ）、ドライバー、およびアプリケーションソフトウェアの上で実行するというよりもむしろ、ハードウェア回路の中で実装されるということである。
プログラマブルロジックデバイス以外の他の処理ユニット（「論理回路」としても知られる）が、同様に第３の半導体構造体４０６の中に形成され得、それは、たとえば、第１の半導体構造体４０２の中のＮＡＮＤメモリの周辺回路の全体もしくは一部、および／または、第２の半導体構造体４０４の中のＤＲＡＭの周辺回路の全体もしくは一部などである。いくつかの実施形態において、半導体デバイス４００の第３の半導体構造体４０６は、第１の半導体構造体４０２の中のＮＡＮＤメモリの周辺回路の全体または一部をさらに含む。周辺回路（制御およびセンシング回路としても知られる）は、ＮＡＮＤメモリの動作を促進させるために使用される任意の適切なデジタル、アナログ、および／または混合信号回路を含むことが可能である。たとえば、周辺回路は、ページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバー（たとえば、ワードラインドライバ）、チャージポンプ、電流もしくは電圧リファレンス、または、回路（たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシタ）の任意のアクティブもしくはパッシブコンポーネントのうちの１つまたは複数を含むことが可能である。いくつかの実施形態において、半導体デバイス４００の第３の半導体構造体４０６は、第２の半導体構造体４０４の中のＤＲＡＭの周辺回路の全体または一部をさらに含む。周辺回路（制御およびセンシング回路としても知られる）は、ＤＲＡＭの動作を促進させるために使用される任意の適切なデジタル、アナログ、および／または混合信号回路を含むことが可能である。たとえば、周辺回路は、入力／出力バッファー、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、または、回路（たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシタ）の任意のアクティブもしくはパッシブコンポーネントのうちの１つまたは複数を含むことが可能である。いくつかの実施形態において、第１の半導体構造体４０２は、ＮＡＮＤメモリの周辺回路の全体または一部を含み、第２の半導体構造体４０４は、ＤＲＡＭの周辺回路の全体または一部を含む。
図４Ａに示されているように、半導体デバイス４００は、垂直方向に第１の半導体構造体４０２と第３の半導体構造体４０６との間に第１のボンディングインターフェース４０８をさらに含み、垂直方向に第２の半導体構造体４０４と第３の半導体構造体４０６との間に第２のボンディングインターフェース４１０をさらに含む。いくつかの実施形態によれば、第１のボンディングインターフェース４０８および第２のボンディングインターフェース４１０は、同じ平面にある。すなわち、いくつかの実施形態において、第１の半導体構造体４０２および第２の半導体構造体４０４は、互いにスタックされているのではなく、その代わりに、両方が、第３の半導体構造体４０６の上方に第３の半導体構造体４０６と接触してスタックされている。第３の半導体構造体４０６は、第１または第２の半導体構造体４０２または４０４のサイズよりも大きいサイズを有し、第１および第２の半導体構造体４０２および４０４の両方を収容することが可能である。
下記に詳細に説明されているように、第１の、第２の、および第３の半導体構造体４０２、４０４、および４０６は、別個に（および、いくつかの実施形態では、並列に）製作され得、第１の、第２の、および第３の半導体構造体４０２、４０４、および４０６のうちの１つを製作するサーマルバジェットが、第１の、第２の、および第３の半導体構造体４０２、４０４、および４０６のうちの別のものを製作するプロセスを制限しないようになっている。そのうえ、多数の相互接続部（たとえば、ボンディング接触部）が、第１および第２のボンディングインターフェース４０８および４１０を通して形成され、回路基板（たとえば、ＰＣＢなど）の上の長距離の（たとえば、ミリメートルまたはセンチメートルレベルの）チップ－ツー－チップデータバスとは対照的に、第１の半導体構造体４０２と第３の半導体構造体４０６との間で、および、第２の半導体構造体４０４と第３の半導体構造体４０６との間で直接的な短距離の（たとえば、ミクロンレベルの）電気的接続をそれぞれ作製することが可能であり、それによって、チップインターフェース遅延を排除し、低減されたパワー消費によって高速Ｉ／Ｏスループットを実現する。第１の半導体構造体４０２の中のＮＡＮＤメモリと第３の半導体構造体４０６の中のプログラマブルロジックデバイスとの間のデータ転送は、第１のボンディングインターフェース４０８を横切る相互接続部（たとえば、ボンディング接触部）を通して実施され得る。同様に、第２の半導体構造体４０４の中のＤＲＡＭと第３の半導体構造体４０６の中のプログラマブルロジックデバイスの間のデータ転送は、第２のボンディングインターフェース４１０を横切る相互接続部（たとえば、ボンディング接触部）を通して実施され得る。第１の、第２の、および第３の半導体構造体４０２、４０４、および４０６を垂直方向に一体化させることによって、チップサイズが低減され得、メモリセル密度が増加させられ得る。そのうえ、「ユニファイド」チップとして、複数の個別のチップ（たとえば、プログラマブルロジックデバイスおよび異種メモリ）を単一の結合されたチップ（たとえば、半導体デバイス４００）へと一体化させることによって、より速いシステム速度およびより小さいＰＣＢサイズが、同様に実現され得る。
スタックされた第１の、第２の、および第３の半導体構造体４０２、４０４、および４０６の相対的位置は、制限されないということが理解される。図４Ｂは、いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する別の例示的な半導体デバイス４０１の断面の概略図を図示している。プログラマブルロジックデバイスを含む第３の半導体構造体４０６が、ＮＡＮＤメモリセルのアレイを含む第１の半導体構造体４０２、および、ＤＲＡＭセルのアレイを含む第２の半導体構造体４０４の下方にある、図４Ａの半導体デバイス４００とは異なり、図４Ｂの半導体デバイス４０１では、第３の半導体構造体４０６が、第１の半導体構造体４０２および第２の半導体構造体４０４の上方にある。それにもかかわらず、いくつかの実施形態によれば、第１のボンディングインターフェース４０８は、半導体デバイス４０１の中で垂直方向に第１の半導体構造体４０２と第３の半導体構造体４０６との間に形成されており、第１および第３の半導体構造体４０２および４０６は、ボンディング（たとえば、ハイブリッドボンディング）を通して垂直方向に接合されている。同様に、いくつかの実施形態によれば、第２のボンディングインターフェース４１０は、半導体デバイス４０１の中で垂直方向に第２の半導体構造体４０４と第３の半導体構造体４０６との間に形成されており、第２および第３の半導体構造体４０４および４０６は、ボンディング（たとえば、ハイブリッドボンディング）を通して垂直方向に接合されている。第１の半導体構造体４０２の中のＮＡＮＤメモリと第３の半導体構造体４０６の中のプログラマブルロジックデバイスとの間のデータ転送は、第１のボンディングインターフェース４０８を横切る相互接続部（たとえば、ボンディング接触部）を通して実施され得る。同様に、第２の半導体構造体４０４の中のＤＲＡＭと第３の半導体構造体４０６の中のプログラマブルロジックデバイスの間のデータ転送は、第２のボンディングインターフェース４１０を横切る相互接続部（たとえば、ボンディング接触部）を通して実施され得る。
図５Ａは、いくつかの実施形態による、プログラマブルロジックデバイスを有する例示的な半導体構造体５０１の概略平面図を図示している。半導体構造体５０１は、図４Ａおよび図４Ｂの中の第３の半導体構造体４０６の１つの例であることが可能である。半導体構造体５０１は、ロジックプロセスを使用して製作されるプログラマブルロジックデバイス（ＰＬＤ）５０２を含むことが可能である。ＰＬＤ５０２は、いくつか例を挙げると、ＰＬＡ、ＰＡＬ、ＧＡＬ、ＣＰＬＤ、ＦＰＧＡのうちの１つまたは複数を含むことが可能である。ＰＬＤ５０２は、ＦＰＧＡコアの１つまたは複数を含み、そのそれぞれは、いくつかの実施形態によれば、アレイで配置されている複数のプログラマブルロジックブロック５０４を含む。たとえば、それぞれのプログラマブルロジックブロック５０４は、１つまたは複数のＬＵＴを含むことが可能である。１つまたは複数のプログラマブルロジックブロック５０４は、独立した処理タスクを実施するように構成され得る。いくつかの実施形態において、ＰＬＤ５０２は、Ｉ／Ｏブロック５１８をさらに含む。プロセッサをＰＬＤ５０２（たとえば、ＦＰＧＡなど）と交換することによって、ＰＬＤ５０２の外側のキャッシュは、必要でない可能性がある。いくつかの実施形態において、半導体構造体５０１は、ＳＲＡＭキャッシュを含んでおらず、それは、半導体構造体５０１のサイズをさらに低減させる。それぞれのプログラマブルロジックブロック５０４は依然としてそれ自体のメモリ（たとえば、レジスターなど）を含むことが可能であるが、メモリは、それぞれのプログラマブルロジックブロック５０４に特化されており、本明細書では「ＳＲＡＭキャッシュ」（それは、他のコンポーネントによって共有され得る）と考えられないということが理解される。
図５Ｂは、いくつかの実施形態による、ＮＡＮＤメモリおよび周辺回路を有する例示的な半導体構造体５０３の概略平面図を図示している。半導体構造体５０３は、図４Ａおよび図４Ｂの中の第１の半導体構造体４０２の１つの例であることが可能である。半導体構造体５０３は、ＮＡＮＤメモリ５０６の周辺回路と同じ基板の上にＮＡＮＤメモリ５０６を含むことが可能である。半導体構造体５０３は、ＮＡＮＤメモリ５０６を制御およびセンシングするためのすべての周辺回路を含むことが可能であり、それは、たとえば、ワードラインドライバ５０８、ページバッファ５１０、および任意の他の適切なデバイスを含む。図５Ｂは、周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０）およびＮＡＮＤメモリ５０６の例示的なレイアウトを示しており、そこでは、周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０）およびＮＡＮＤメモリ５０６が、同じ平面の上の異なる領域の中に形成されている。たとえば、周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０）は、ＮＡＮＤメモリ５０６の外側に形成され得る。
図５Ｃは、いくつかの実施形態による、ＤＲＡＭおよび周辺回路を有する例示的な半導体構造体５０５の概略平面図を図示している。半導体構造体５０５は、図４Ａおよび図４Ｂの中の第２の半導体構造体４０４の１つの例であることが可能である。半導体構造体５０５は、ＤＲＡＭ５１２の周辺回路と同じ基板の上にＤＲＡＭ５１２を含むことが可能である。半導体構造体５０５は、ＤＲＡＭ５１２を制御およびセンシングするためのすべての周辺回路を含むことが可能であり、それは、たとえば、行デコーダ５１４、列デコーダ５１６、および任意の他の適切なデバイスを含む。図５Ｃは、周辺回路（たとえば、行デコーダ５１４、列デコーダ５１６）およびＤＲＡＭ５１２の例示的なレイアウトを示しており、そこでは、周辺回路（たとえば、行デコーダ５１４、列デコーダ５１６）およびＤＲＡＭ５１２が、同じ平面の上の異なる領域の中に形成されている。たとえば、周辺回路（たとえば、行デコーダ５１４、列デコーダ５１６）は、ＤＲＡＭ５１２の外側に形成され得る。
半導体構造体５０１、５０３、および５０５のレイアウトは、図５Ａ～図５Ｃの例示的なレイアウトに限定されないということが理解される。いくつかの実施形態において、ＮＡＮＤメモリ５０６の周辺回路の一部（たとえば、ワードラインドライバ５０８、ページバッファ５１０、および任意の他の適切なデバイスのうちの１つまたは複数）は、ＰＬＤ５０２を有する半導体構造体５０１の中にあることが可能である。すなわち、ＮＡＮＤメモリ５０６の周辺回路は、いくつかの他の実施形態によれば、半導体構造体５０１および５０３の両方の上に分配され得る。いくつかの実施形態において、ＤＲＡＭ５１２の周辺回路の一部（たとえば、行デコーダ５１４、列デコーダ５１６、および任意の他の適切なデバイスのうちの１つまたは複数）は、ＰＬＤ５０２を有する半導体構造体５０１の中にあることが可能である。すなわち、ＤＲＡＭ５１２の周辺回路は、いくつかの他の実施形態によれば、半導体構造体５０１および５０５の両方の上に分配され得る。いくつかの実施形態において、周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０）およびＮＡＮＤメモリ５０６（たとえば、ＮＡＮＤメモリセルのアレイ）の少なくともいくつかは、互いに（すなわち、異なる平面において）スタックされている。たとえば、ＮＡＮＤメモリ５０６（たとえば、ＮＡＮＤメモリセルのアレイ）は、周辺回路の上方または下方に形成され、チップサイズをさらに低減させることが可能である。いくつかの実施形態において、周辺回路（たとえば、行デコーダ５１４、列デコーダ５１６）およびＤＲＡＭ５１２（たとえば、ＤＲＡＭセルのアレイ）の少なくともいくつかは、互いに（すなわち、異なる平面において）スタックされている。たとえば、ＤＲＡＭ５１２（たとえば、ＤＲＡＭセルのアレイ）は、周辺回路の上方または下方に形成され、チップサイズをさらに低減させることが可能である。
図６Ａは、いくつかの実施形態による、プログラマブルロジックデバイスおよび周辺回路を有する例示的な半導体構造体６０１の概略平面図を図示している。半導体構造体６０１は、図４Ａおよび図４Ｂの中の第３の半導体構造体４０６の１つの例であることが可能である。半導体構造体６０１は、ＮＡＮＤメモリ５０６およびＤＲＡＭ５１２の両方の周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０、行デコーダ５１４、列デコーダ５１６）と同じ基板の上にＰＬＤ５０２を含むことが可能であり、周辺回路と同じロジックプロセスを使用して製作され得る。ＰＬＤ５０２は、いくつか例を挙げると、ＰＬＡ、ＰＡＬ、ＧＡＬ、ＣＰＬＤ、ＦＰＧＡのうちの１つまたは複数を含むことが可能である。ＰＬＤ５０２は、ＦＰＧＡコアの１つまたは複数を含み、そのそれぞれは、いくつかの実施形態によれば、アレイで配置されているプログラマブルロジックブロック５０４を含む。たとえば、それぞれのプログラマブルロジックブロック５０４は、１つまたは複数のＬＵＴを含むことが可能である。いくつかの実施形態において、ＰＬＤ５０２は、Ｉ／Ｏブロック５１８をさらに含む。
周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０、行デコーダ５１４、列デコーダ５１６）は、ＰＬＤ５０２の外側に配設され得る。たとえば、図６Ａは、例示的なレイアウトを示しており、そこでは、周辺回路が、ＰＬＤ５０２の外側に分配されている。半導体構造体６０１は、ＮＡＮＤメモリ５０６を制御およびセンシングするためのすべての周辺回路を含むことが可能であり、それは、たとえば、ワードラインドライバ５０８、ページバッファ５１０、および任意の他の適切なデバイスを含む。また、半導体構造体６０１は、ＤＲＡＭ５１２を制御およびセンシングするためのすべての周辺回路を含むことが可能であり、それは、たとえば、行デコーダ５１４、列デコーダ５１６、および任意の他の適切なデバイスを含む。図６Ａは、周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０、行デコーダ５１４、列デコーダ５１６）の例示的なレイアウトを示しており、そこでは、周辺回路が、ＰＬＤ５０２の外側に同じ平面に形成されている。いくつかの実施形態において、周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０、行デコーダ５１４、列デコーダ５１６）およびＰＬＤ５０２の少なくともいくつかは、互いに（すなわち、異なる平面において）スタックされているということが理解される。たとえば、ＰＬＤ５０２は、周辺回路の上方または下方に形成され、チップサイズをさらに低減させることが可能である。
図６Ｂは、いくつかの実施形態による、ＮＡＮＤメモリを有する例示的な半導体構造体６０３の概略平面図を図示している。半導体構造体６０３は、図４Ａおよび図４Ｂの中の第１の半導体構造体４０２の１つの例であることが可能である。すべての周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０）を半導体構造体６０３から離れるように（たとえば、半導体構造体６０１へ）移動させることによって、半導体構造体６０３の中のＮＡＮＤメモリ５０６のサイズ（たとえば、ＮＡＮＤメモリセルの数）が増加させられ得る。
図６Ｃは、いくつかの実施形態による、ＤＲＡＭを有する例示的な半導体構造体６０５の概略平面図を図示している。半導体構造体６０５は、図４Ａおよび図４Ｂの中の第２の半導体構造体４０４の１つの例であることが可能である。すべての周辺回路（たとえば、行デコーダ５１４、列デコーダ５１６）を半導体構造体６０５から離れるように（たとえば、半導体構造体６０１へ）移動させることによって、半導体構造体６０５の中のＤＲＡＭ５１２のサイズ（たとえば、ＤＲＡＭセルの数）が増加させられ得る。
図７Ａは、いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する例示的な半導体デバイス７００の断面を図示している。図４Ａを参照して上記に説明されている半導体デバイス４００の１つの例として、半導体デバイス７００は、第１の半導体構造体７０２と、第２の半導体構造体７０４と、第３の半導体構造体７０６とを含む結合されたチップであり、第１および第２の半導体構造体７０２および７０４の両方は、第３の半導体構造体７０６の上方にスタックされている。いくつかの実施形態によれば、第１および第３の半導体構造体７０２および７０６は、それらの間の第１のボンディングインターフェース７０８において接合されている。いくつかの実施形態によれば、第２および第３の半導体構造体７０４および７０６は、それらの間の第２のボンディングインターフェース７１０において接合されている。いくつかの実施形態によれば、第１のボンディングインターフェース７０８および第２のボンディングインターフェース７１０は、たとえば、第３の半導体構造体７０６の表面の上部において、同じ平面にある。図７Ａに示されているように、第３の半導体構造体７０６は、基板７１２を含むことが可能であり、基板７１２は、シリコン（たとえば、単結晶シリコン、ｃ－Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレーター（ＳＯＩ）、または任意の他の適切な材料を含むことが可能である。
半導体デバイス７００の第３の半導体構造体７０６は、基板７１２の上方にデバイス層７１４を含むことが可能である。半導体デバイス７００の中のコンポーネントの空間的関係をさらに図示するために、ｘ軸およびｙ軸が図７Ａに追加されているということが留意される。基板７１２は、ｘ方向（横方向または幅方向）に横方向に延在している２つの横方向表面（たとえば、上部表面および底部表面）を含む。本明細書で使用されているように、１つのコンポーネント（たとえば、層またはデバイス）が半導体デバイス（たとえば、半導体デバイス７００）の別のコンポーネント（たとえば、層またはデバイス）の「上に」、「上方に」、または「下方に」あるかどうかは、基板がｙ方向に半導体デバイスの最も低い平面に位置決めされているときには、半導体デバイスの基板（たとえば、基板７１２）に対してｙ方向（垂直方向または厚さ方向）に決定される。空間的関係を説明するための同じ概念が、本開示の全体を通して適用される。
いくつかの実施形態において、デバイス層７１４は、基板７１２の上にプログラマブルロジックデバイス７１６を含む。いくつかの実施形態において、デバイス層７１４は、基板７１２の上に、および、プログラマブルロジックデバイス７１６の外側に、周辺回路７２０をさらに含む。たとえば、周辺回路７２０は、下記に詳細に説明されているように、半導体デバイス７００のＮＡＮＤメモリおよび／またはＤＲＡＭを制御およびセンシングするための周辺回路の一部または全体であることが可能である。いくつかの実施形態において、プログラマブルロジックデバイス７１６は、上記に詳細に説明されているように、プログラマブルロジックブロック（いくつかのケースでは、任意のＩ／Ｏブロック）のアレイを形成する複数のトランジスタ７２２を含む。いくつかの実施形態において、トランジスタ７２２は、また、周辺回路７２０を形成し、すなわち、ＮＡＮＤメモリおよび／またはＤＲＡＭの動作を促進させるために使用される任意の適切なデジタル、アナログ、および／または混合信号制御およびセンシング回路を形成し、それは、それに限定されないが、ページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバー（たとえば、ワードラインドライバ）、チャージポンプ、電流もしくは電圧リファレンス、または、回路の任意のアクティブもしくはパッシブコンポーネント（たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシタなど）を含む。
トランジスタ７２２は、基板７１２の「上に」形成され得、トランジスタ７２２の全体または一部は、基板７１２の中に（たとえば、基板７１２の上部表面の下方に）および／または基板７１２の直ぐ上に形成されている。アイソレーション領域（たとえば、シャロートレンチアイソレーション（ＳＴＩ））およびドープ領域（たとえば、トランジスタ７２２のソース領域およびドレイン領域）が、同様に基板７１２の中に形成され得る。いくつかの実施形態によれば、トランジスタ７２２は、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどのテクノロジーノード）によって高速である。
いくつかの実施形態において、半導体デバイス７００の第３の半導体構造体７０６は、デバイス層７１４の上方に相互接続層７２４をさらに含み、プログラマブルロジックデバイス７１６（および、存在する場合には周辺回路７２０）へおよびそれから、電気信号を転送する。相互接続層７２４は、複数の相互接続部（本明細書では「接触部」とも称される）を含むことが可能であり、それは、横方向の相互接続ラインおよび垂直方向の相互接続アクセス（ビア）接触部を含む。本明細書で使用されているように、「相互接続部」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続部およびバックエンドオブライン（ＢＥＯＬ）相互接続部などのような、任意の適切なタイプの相互接続部を広く含むことが可能である。相互接続層７２４は、１つまたは複数の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含むことが可能であり、相互接続ラインおよびビア接触部を、その中に形成することが可能である。すなわち、相互接続層７２４は、複数のＩＬＤ層の中に相互接続ラインおよびビア接触部を含むことが可能である。相互接続層７２４の中の相互接続ラインおよびビア接触部は、導電性材料を含むことが可能であり、それは、それに限定されないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、シリサイド、または、それらの任意の組合せを含む。相互接続層７２４の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率（低ｋ）誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。いくつかの実施形態において、デバイス層７１４の中のデバイスは、相互接続層７２４の中の相互接続部を通して互いに電気的に接続されている。たとえば、周辺回路７２０は、相互接続層７２４を通してプログラマブルロジックデバイス７１６に電気的に接続され得る。
図７Ａに示されているように、半導体デバイス７００の第３の半導体構造体７０６は、第１および第２のボンディングインターフェース７０８および７１０において、ならびに、相互接続層７２４およびデバイス層７１４の上方に、ボンディング層７２６をさらに含むことが可能である（プログラマブルロジックデバイス７１６を含む）。ボンディング層７２６は、複数のボンディング接触部７２８と、ボンディング接触部７２８を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部７２８は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ボンディング層７２６の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。ボンディング接触部７２８およびボンディング層７２６の中の周囲の誘電体は、ハイブリッドボンディングのために使用され得る。
同様に、図７Ａに示されているように、また、半導体デバイス７００の第１の半導体構造体７０２は、第１のボンディングインターフェース７０８において、および、第３の半導体構造体７０６のボンディング層７２６の上方に、ボンディング層７３０を含むことが可能である。ボンディング層７３０は、複数のボンディング接触部７３２と、ボンディング接触部７３２を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部７３２は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ボンディング層７３０の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。ボンディング接触部７３２およびボンディング層７３０の中の周囲の誘電体は、ハイブリッドボンディングのために使用され得る。いくつかの実施形態によれば、ボンディング接触部７３２は、第１のボンディングインターフェース７０８において、いくつかのボンディング接触部７２８（たとえば、第１の半導体構造体７０２の直ぐ下方の第１のセットのボンディング接触部７２８）と接触している。
上記に説明されているように、第１の半導体構造体７０２は、第１のボンディングインターフェース７０８において、第３の半導体構造体７０６の上に向かい合った様式で結合され得る。いくつかの実施形態において、第１のボンディングインターフェース７０８は、ハイブリッドボンディング（「金属／誘電体ハイブリッドボンディング」としても知られる）の結果として、ボンディング層７３０とボンディング層７２６との間に配設されており、ハイブリッドボンディングは、直接的なボンディング技術（たとえば、中間層（たとえば、はんだまたは接着剤など）を使用することなく表面同士の間にボンディングを形成する）であり、金属－金属ボンディングおよび誘電体－誘電体ボンディングを同時に取得することが可能である。いくつかの実施形態において、第１のボンディングインターフェース７０８は、ボンディング層７３０および７２６が出会って結合される場所にある。実際には、第１のボンディングインターフェース７０８は、第３の半導体構造体７０６のボンディング層７２６の上部表面および第１の半導体構造体７０２のボンディング層７３０の底部表面の一部を含む、特定の厚さを有する層であることが可能である。
いくつかの実施形態において、半導体デバイス７００の第１の半導体構造体７０２は、ボンディング層７３０の上方に相互接続層７３４をさらに含み、電気信号を転送する。相互接続層７３４は、複数の相互接続部（たとえば、ＭＥＯＬ相互接続部およびＢＥＯＬ相互接続部など）を含むことが可能である。いくつかの実施形態において、相互接続層７３４の中の相互接続部は、また、局所的相互接続部（たとえば、ビットライン接触部およびワードライン接触部など）を含む。相互接続層７３４は、１つまたは複数のＩＬＤ層をさらに含むことが可能であり、相互接続ラインおよびビア接触部を、１つまたは複数のＩＬＤ層の中に形成することが可能である。相互接続層７３４の中の相互接続ラインおよびビア接触部は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。相互接続層７３４の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
いくつかの実施形態において、半導体デバイス７００の第１の半導体構造体７０２は、ＮＡＮＤフラッシュメモリデバイスを含み、そこでは、メモリセルが、相互接続層７３４およびボンディング層７３０の上方に、３Ｄ ＮＡＮＤメモリストリング７３６のアレイの形態で提供されている。いくつかの実施形態によれば、それぞれの３Ｄ ＮＡＮＤメモリストリング７３６は、導体層および誘電体層をそれぞれ含む複数のペアを通って垂直方向に延在している。スタックされたおよびインターリーブされた導体層および誘電体層は、本明細書でメモリスタック７３８とも称される。いくつかの実施形態によれば、メモリスタック７３８の中のインターリーブされた導体層および誘電体層は、垂直方向に交互になっている。換言すれば、メモリスタック７３８の上部または底部にあるものを除いて、それぞれの導体層は、両側において２つの誘電体層によって隣接され得、それぞれの誘電体層は、両側において２つの導体層によって隣接され得る。導体層は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。同様に、誘電体層は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。導体層は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導体材料を含むことが可能である。誘電体層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
いくつかの実施形態において、それぞれの３Ｄ ＮＡＮＤメモリストリング７３６は、半導体チャネルおよびメモリフィルムを含む「チャージトラップ」タイプのＮＡＮＤメモリストリングである。いくつかの実施形態において、半導体チャネルは、シリコン、たとえば、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどを含む。いくつかの実施形態において、メモリフィルムは、トンネリング層、ストレージ層（「チャージトラップ／ストレージ層」としても知られる）、およびブロッキング層を含む、複合誘電体層である。それぞれの３Ｄ ＮＡＮＤメモリストリング７３６は、シリンダー形状（たとえば、ピラー形状）を有することが可能である。いくつかの実施形態によれば、半導体チャネル、メモリフィルムのトンネリング層、ストレージ層、およびブロッキング層は、中心からピラーの外側表面に向かう方向に沿って、この順序で配置されている。トンネリング層は、酸化ケイ素、酸窒化ケイ素、または、それらの任意の組合せを含むことが可能である。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、または、それらの任意の組合せを含むことが可能である。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、または、それらの任意の組合せを含むことが可能である。１つの例において、ブロッキング層は、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことが可能である。別の例において、ブロッキング層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、または酸化タンタル（Ｔａ２Ｏ５）層などのような、高ｋ誘電体層を含むことが可能である。
いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング７３６は、複数の制御ゲート（それぞれがワードラインの一部である）をさらに含む。メモリスタック７３８の中のそれぞれの導体層は、３Ｄ ＮＡＮＤメモリストリング７３６のそれぞれのメモリセルのための制御ゲートとして作用することが可能である。いくつかの実施形態において、それぞれの３Ｄ ＮＡＮＤメモリストリング７３６は、垂直方向におけるそれぞれの端部において、２つのプラグ７７４および７４０を含む。プラグ７７４は、半導体材料（たとえば、単結晶シリコンなど）を含むことが可能であり、それは、半導体層７４２からエピタキシャル成長させられる。プラグ７７４は、３Ｄ ＮＡＮＤメモリストリング７３６のソース選択ゲートのコントローラとして機能することが可能である。プラグ７７４は、３Ｄ ＮＡＮＤメモリストリング７３６の上側端部にあり、半導体層７４２と接触していることが可能である。本明細書で使用されているように、基板７１２が半導体デバイス７００の最も低い平面に位置決めされているときに、コンポーネント（たとえば、３Ｄ ＮＡＮＤメモリストリング７３６）の「上側端部」は、ｙ方向に基板７１２から遠くに離れている方の端部であり、コンポーネント（たとえば、３Ｄ ＮＡＮＤメモリストリング７３６）の「下側端部」は、ｙ方向に基板７１２に近い方の端部である。別のプラグ７４０は、半導体材料（たとえば、ポリシリコン）を含むことが可能である。第１の半導体構造体７０２の製作の間に３Ｄ ＮＡＮＤメモリストリング７３６の上側端部をカバーすることによって、プラグ７４０は、エッチング停止層として機能し、３Ｄ ＮＡＮＤメモリストリング７３６の中に充填されている誘電体（たとえば、酸化ケイ素および窒化ケイ素など）のエッチングを防止することが可能である。いくつかの実施形態において、プラグ７４０は、３Ｄ ＮＡＮＤメモリストリング７３６のドレインとして機能する。
いくつかの実施形態において、第１の半導体構造体７０２は、メモリスタック７３８および３Ｄ ＮＡＮＤメモリストリング７３６の上方に配設されている半導体層７４２をさらに含む。半導体層７４２は、薄くされた基板であることが可能であり、メモリスタック７３８および３Ｄ ＮＡＮＤメモリストリング７３６が、その上に形成されている。いくつかの実施形態において、半導体層７４２は、単結晶シリコンを含み、プラグ７７４は、単結晶シリコンからエピタキシャル成長させられ得る。いくつかの実施形態において、半導体層７４２は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことが可能である。また、半導体層７４２は、アイソレーション領域およびドープ領域（たとえば、３Ｄ ＮＡＮＤメモリストリング７３６のためのアレイコモンソース（ＡＣＳ）として機能する、図示せず）を含むことが可能である。アイソレーション領域（図示せず）は、半導体層７４２の厚さ全体または厚さの一部を横切って延在し、ドープ領域を電気的に隔離することが可能である。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリスタック７３８と半導体層７４２との間に配設されている。
３Ｄ ＮＡＮＤメモリストリング７３６は、「チャージトラップ」タイプの３Ｄ ＮＡＮＤメモリストリングに限定されず、他の実施形態では、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングであることが可能であるということが理解される。また、メモリスタック７３８は、シングルデッキ構造体を有することに限定されるのではなく、３Ｄ ＮＡＮＤメモリストリング７３６の電気的接続のための異なるデッキの間にデッキ間プラグを備えた複数デッキ構造体を有することも可能であるということが理解される。半導体層７４２は、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングのソースプレートとして、ポリシリコンを含むことが可能である。
図７Ａに示されているように、半導体デバイス７００の第１の半導体構造体７０２は、半導体層７４２の上方にパッドアウト相互接続層７４４をさらに含むことが可能である。パッドアウト相互接続層７４４は、１つまたは複数のＩＬＤ層の中に、相互接続部、たとえば、接触パッド７４６を含むことが可能である。パッドアウト相互接続層７４４および相互接続層７３４は、半導体層７４２の反対側に形成され得る。いくつかの実施形態において、パッドアウト相互接続層７４４の中の相互接続部は、たとえば、パッドアウト目的のために、半導体デバイス７００と外側回路との間で電気信号を転送することが可能である。
いくつかの実施形態において、第１の半導体構造体７０２は、１つまたは複数の接触部７４８をさらに含み、１つまたは複数の接触部７４８は、半導体層７４２を通って延在し、パッドアウト相互接続層７４４と相互接続層７３４および７２４とを電気的に接続している。結果として、プログラマブルロジックデバイス７１６（および、存在する場合には、周辺回路７２０）は、相互接続層７３４および７２４ならびにボンディング接触部７３２および７２８を通して、３Ｄ ＮＡＮＤメモリストリング７３６のアレイに電気的に接続され得る。そのうえ、プログラマブルロジックデバイス７１６および３Ｄ ＮＡＮＤメモリストリング７３６のアレイは、接触部７４８およびパッドアウト相互接続層７４４を通して、外側回路に電気的に接続され得る。
図７Ａに図示されているように、半導体デバイス７００の第２の半導体構造体７０４は、また、第２のボンディングインターフェース７１０において、および、第３の半導体構造体７０６のボンディング層７２６の上方に、ボンディング層７５０を含むことが可能である。ボンディング層７５０は、複数のボンディング接触部７５２と、ボンディング接触部７５２を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部７５２は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ボンディング層７５０の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。ボンディング接触部７５２およびボンディング層７５０の中の周囲の誘電体は、ハイブリッドボンディングのために使用され得る。いくつかの実施形態によれば、ボンディング接触部７５２は、第２のボンディングインターフェース７１０において、いくつかのボンディング接触部７２８（たとえば、第２の半導体構造体７０４の直ぐ下方の第２のセットのボンディング接触部７２８）と接触している。
上記に説明されているように、同様に第１のボンディングインターフェース７０８において第３の半導体構造体７０６の上に向かい合った様式で結合された第１の半導体構造体７０２の隣で、第２の半導体構造体７０４は、第２のボンディングインターフェース７１０において、第３の半導体構造体７０６の上に向かい合った様式で結合され得る。結果として、第１および第２のボンディングインターフェース７０８および７１０は、たとえば、両方とも第３の半導体構造体７０６の上部表面において、同じ平面にあることが可能である。換言すれば、いくつかの実施形態によれば、第１のボンディングインターフェース７０８は、第２のボンディングインターフェース７１０と同一平面上にある。いくつかの実施形態において、第２のボンディングインターフェース７１０は、同様にハイブリッドボンディングの結果として、ボンディング層７５０とボンディング層７２６との間に配設されている。いくつかの実施形態において、第２のボンディングインターフェース７１０は、ボンディング層７５０および７２６が出会って結合される場所にある。実際には、第２のボンディングインターフェース７１０は、第３の半導体構造体７０６のボンディング層７２６の上部表面および第２の半導体構造体７０４のボンディング層７５０の底部表面の一部を含む、特定の厚さを有する層であることが可能である。
いくつかの実施形態において、半導体デバイス７００の第２の半導体構造体７０４は、ボンディング層７５０の上方に相互接続層７５４をさらに含み、電気信号を転送する。相互接続層７５４は、複数の相互接続部（たとえば、ＭＥＯＬ相互接続部およびＢＥＯＬ相互接続部など）を含むことが可能である。いくつかの実施形態において、相互接続層７５４の中の相互接続部は、また、局所的相互接続部（たとえば、ビットライン接触部およびワードライン接触部など）を含む。相互接続層７５４は、１つまたは複数のＩＬＤ層をさらに含むことが可能であり、相互接続ラインおよびビア接触部を、１つまたは複数のＩＬＤ層の中に形成することが可能である。相互接続層７５４の中の相互接続ラインおよびビア接触部は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。相互接続層７５４の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
半導体デバイス７００の第２の半導体構造体７０４は、相互接続層７５４およびボンディング層７５０の上方に、ＤＲＡＭセル７５６のアレイをさらに含むことが可能である。いくつかの実施形態において、それぞれのＤＲＡＭセル７５６は、ＤＲＡＭ選択トランジスタ７５８およびキャパシタ７６０を含む。ＤＲＡＭセル７５６は、１つのトランジスタおよび１つのキャパシタから構成される１Ｔ１Ｃセルであることが可能である。ＤＲＡＭセル７５６は、たとえば、２Ｔ１Ｃセル、３Ｔ１Ｃセルなど、任意の適切な構成のものであることが可能であるということが理解される。いくつかの実施形態において、ＤＲＡＭ選択トランジスタ７５８は、半導体層７６２の「上に」形成されており、ＤＲＡＭ選択トランジスタ７５８の全体または一部は、半導体層７６２の中に（たとえば、半導体層７６２の上部表面の下方に）および／または半導体層７６２の直ぐ上に形成されている。アイソレーション領域（たとえば、ＳＴＩ）およびドープ領域（たとえば、ＤＲＡＭ選択トランジスタ７５８のソース領域およびドレイン領域）は、同様に半導体層７６２の中に形成され得る。いくつかの実施形態において、キャパシタ７６０は、ＤＲＡＭ選択トランジスタ７５８の下方に配設されている。いくつかの実施形態によれば、それぞれのキャパシタ７６０は、２つの電極を含み、そのうちの一方は、それぞれのＤＲＡＭ選択トランジスタ７５８の１つのノードに電気的に接続されている。いくつかの実施形態によれば、それぞれのＤＲＡＭ選択トランジスタ７５８の別のノードは、ＤＲＡＭのビットライン７６４に電気的に接続されている。それぞれのキャパシタ７６０の別の電極は、共通のプレート７６６（たとえば、共通のグランド）に電気的に接続され得る。ＤＲＡＭセル７５６の構造および構成は、図７Ａの例に限定されず、任意の適切な構造および構成を含むことが可能であるということが理解される。たとえば、キャパシタ７６０は、平面的なキャパシタ、スタックキャパシタ、マルチフィンキャパシタ、シリンダーキャパシタ、トレンチキャパシタ、または基板プレートキャパシタであることが可能である。
いくつかの実施形態において、第２の半導体構造体７０４は、半導体層７６２をさらに含み、半導体層７６２は、ＤＲＡＭセル７５６のアレイの上方にＤＲＡＭセル７５６のアレイに接触して配設されている。半導体層７６２は、薄くされた基板であることが可能であり、ＤＲＡＭ選択トランジスタ７５８が、その上に形成されている。いくつかの実施形態において、半導体層７６２は、単結晶シリコンを含む。いくつかの実施形態において、半導体層７６２は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、シリサイド、または任意の他の適切な材料を含むことが可能である。また、半導体層７６２は、アイソレーション領域およびドープ領域（たとえば、ＤＲＡＭ選択トランジスタ７５８のソースおよびドレインとして）を含むことが可能である。
図７Ａに示されているように、半導体デバイス７００の第２の半導体構造体７０４は、半導体層７６２の上方にパッドアウト相互接続層７６８をさらに含むことが可能である。パッドアウト相互接続層７６８は、１つまたは複数のＩＬＤ層の中に、相互接続部、たとえば、接触パッド７７０を含むことが可能である。パッドアウト相互接続層７６８および相互接続層７５４は、半導体層７６２の反対側に形成され得る。いくつかの実施形態において、パッドアウト相互接続層７６８の中の相互接続部は、たとえば、パッドアウト目的のために、半導体デバイス７００と外側回路との間で電気信号を転送することが可能である。
いくつかの実施形態において、第２の半導体構造体７０４は、１つまたは複数の接触部７７２をさらに含み、１つまたは複数の接触部７７２は、半導体層７６２を通って延在し、パッドアウト相互接続層７６８と相互接続層７５４および７２４とを電気的に接続している。結果として、プログラマブルロジックデバイス７１６（および、存在する場合には、周辺回路７２０）は、相互接続層７５４および７２４ならびにボンディング接触部７５２および７２８を通して、ＤＲＡＭセル７５６のアレイに電気的に接続され得る。また、第１の半導体構造体７０２の中の３Ｄ ＮＡＮＤメモリストリング７３６のアレイは、相互接続層７３４、７２４、および７５４ならびにボンディング接触部７３２、７２８、および７５２を通して、第２の半導体構造体７０４の中のＤＲＡＭセル７５６のアレイに電気的に接続され得る。そのうえ、プログラマブルロジックデバイス７１６およびＤＲＡＭセル７５６のアレイは、接触部７７２およびパッドアウト相互接続層７６８を通して、外側回路に電気的に接続され得る。上記に説明されているように、いくつかの実施形態によれば、プロセッサをプログラマブルロジックデバイス７１６と交換することによって、第１の、第２の、および第３の半導体構造体７０２、７０４、または７０６のそれぞれは、ＳＲＡＭキャッシュを含まない。
図７Ｂは、いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する別の例示的な半導体デバイス７０１の断面を図示している。図４Ｂを参照して上記に説明されている半導体デバイス４０１の１つの例として、半導体デバイス７０１は、第１の半導体構造体７０３および第２の半導体構造体７０５の上方にスタックされた第３の半導体構造体７０７を含む結合されたチップである。図７Ａにおいて上記に説明されている半導体デバイス７００と同様に、半導体デバイス７０１は、結合されたチップの例を表しており、そこでは、プログラマブルロジックデバイスを含む第３の半導体構造体７０７、ＮＡＮＤメモリを含む第１の半導体構造体７０３、および、ＤＲＡＭを含む第２の半導体構造体７０５が、別個に形成され、それぞれ、第１のボンディングインターフェース７０９および第２のボンディングインターフェース７１１において、向かい合った様式で結合されている。プログラマブルロジックデバイスを含む第３の半導体構造体７０６が、ＮＡＮＤメモリを含む第１の半導体構造体７０２およびＤＲＡＭを含む第２の半導体構造体７０４の下方にある、図７Ａにおいて上記に説明されている半導体デバイス７００とは異なり、図７Ｂの半導体デバイス７０１は、第１の半導体構造体７０３および第２の半導体構造体７０５の上方に配設されている第３の半導体構造体７０７を含む。半導体デバイス７００および７０１の両方の中の同様の構造体の詳細（たとえば、材料、製作プロセス、機能など）は、下記に繰り返されていない可能性があるということが理解される。
半導体デバイス７０１の第１の半導体構造体７０３は、基板７１３およびメモリスタック７１５を含むことが可能であり、メモリスタック７１５は、基板７１３の上方にインターリーブされた導体層および誘電体層を含む。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング７１７のアレイは、基板７１３の上方のメモリスタック７１５の中のインターリーブされた導体層および誘電体層を通って垂直方向にそれぞれ延在している。それぞれの３Ｄ ＮＡＮＤメモリストリング７１７は、半導体チャネルおよびメモリフィルムを含むことが可能である。それぞれの３Ｄ ＮＡＮＤメモリストリング７１７は、それぞれ、その下側端部および上側端部において、２つのプラグ７１９および７２１をさらに含む。３Ｄ ＮＡＮＤメモリストリング７１７は、「チャージトラップ」タイプの３Ｄ ＮＡＮＤメモリストリング、または、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングであることが可能である。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリスタック７１５と基板７１３との間に配設されている。
いくつかの実施形態において、半導体デバイス７０１の第１の半導体構造体７０３は、また、メモリスタック７１５および３Ｄ ＮＡＮＤメモリストリング７１７の上方に相互接続層７２３を含み、３Ｄ ＮＡＮＤメモリストリング７１７へおよびそれから、電気信号を転送する。相互接続層７２３は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。いくつかの実施形態において、相互接続層７２３の中の相互接続部は、また、ビットライン接触部およびワードライン接触部などのような、局所的相互接続部を含む。いくつかの実施形態において、半導体デバイス７０１の第１の半導体構造体７０３は、第１のボンディングインターフェース７０９において、ならびに、相互接続層７２３およびメモリスタック７１５（それを通る３Ｄ ＮＡＮＤメモリストリング７１７を含む）の上方に、ボンディング層７２５をさらに含む。ボンディング層７２５は、複数のボンディング接触部７２７と、ボンディング接触部７２７を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
半導体デバイス７０１の第２の半導体構造体７０５は、基板７２９と、基板７２９の上のＤＲＡＭセル７３１のアレイとを含むことが可能である。基板７１３および基板７２９は、図７Ｂにおいて２つの別個の基板として示されているが、いくつかの実施形態において、基板７１３および７２９は、単一の連続的な基板であることが可能であるということが理解される。いくつかの実施形態において、別の単一の連続的な基板（たとえば、図示せず）が、基板７１３および基板７２９の下方に形成され、および基板７１３および７２９に結合され、半導体デバイス７０１に対するさらなるサポートを提供することが可能であるということがさらに理解される。
いくつかの実施形態において、それぞれのＤＲＡＭセル７３１は、ＤＲＡＭ選択トランジスタ７３３およびキャパシタ７３５を含む。ＤＲＡＭセル７３１は、１つのトランジスタおよび１つのキャパシタから構成される１Ｔ１Ｃセルであることが可能である。ＤＲＡＭセル７３１は、たとえば、２Ｔ１Ｃセル、３Ｔ１Ｃセルなど、任意の適切な構成のものであることが可能であるということが理解される。いくつかの実施形態において、ＤＲＡＭ選択トランジスタ７３３は、基板７２９の「上に」形成されており、ＤＲＡＭ選択トランジスタ７３３の全体または一部は、基板７２９の中におよび／または基板７２９の直ぐ上に形成されている。いくつかの実施形態において、キャパシタ７３５は、ＤＲＡＭ選択トランジスタ７３３の上方に配設されている。いくつかの実施形態によれば、それぞれのキャパシタ７３５は、２つの電極を含み、そのうちの一方は、それぞれのＤＲＡＭ選択トランジスタ７３３の１つのノードに電気的に接続されている。いくつかの実施形態によれば、それぞれのＤＲＡＭ選択トランジスタ７３３の別のノードは、ＤＲＡＭのビットライン７３７に電気的に接続されている。それぞれのキャパシタ７３５の別の電極は、共通のプレート７３９（たとえば、共通のグランド）に電気的に接続され得る。ＤＲＡＭセル７３１の構造および構成は、図７Ｂの例に限定されず、任意の適切な構造および構成を含むことが可能であるということが理解される。
いくつかの実施形態において、半導体デバイス７０１の第２の半導体構造体７０５は、また、ＤＲＡＭセル７３１のアレイの上方に相互接続層７４１を含み、ＤＲＡＭセル７３１のアレイへおよびそれから、電気信号を転送する。相互接続層７４１は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。いくつかの実施形態において、相互接続層７４１の中の相互接続部は、また、ビットライン接触部およびワードライン接触部などのような、局所的相互接続部を含む。いくつかの実施形態において、半導体デバイス７０１の第２の半導体構造体７０５は、第２のボンディングインターフェース７１１において、ならびに、相互接続層７４１およびＤＲＡＭセル７３１のアレイの上方に、ボンディング層７４３をさらに含む。ボンディング層７４３は、複数のボンディング接触部７４５と、ボンディング接触部７４５を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
図７Ｂに示されているように、半導体デバイス７０１の第３の半導体構造体７０７は、第１のボンディングインターフェース７０９および第２のボンディングインターフェース７１１において、ならびに、第１の半導体構造体７０３のボンディング層７２５、および、第２の半導体構造体７０５のボンディング層７４３の上方に、別のボンディング層７４７を含む。ボンディング層７４７は、複数のボンディング接触部７４９と、ボンディング接触部７４９を取り囲んで電気的に隔離する誘電体とを含むことが可能である。いくつかの実施形態によれば、いくつかのボンディング接触部７４９（たとえば、第１の半導体構造体７０３の直ぐ上方の第１のセットのボンディング接触部７４９）は、第１のボンディングインターフェース７０９において、ボンディング接触部７２７と接触している。いくつかの実施形態によれば、いくつかのボンディング接触部７４９（たとえば、第２の半導体構造体７０５の直ぐ上方の第２のセットのボンディング接触部７４９）は、第２のボンディングインターフェース７１１において、ボンディング接触部７４５と接触している。第１および第２のボンディングインターフェース７０９および７１１は、同じ平面、たとえば、両方とも第３の半導体構造体７０７の底部表面において、同じ平面にあることが可能である。換言すれば、いくつかの実施形態によれば、第１のボンディングインターフェース７０９は、第２のボンディングインターフェース７１１と同一平面上にある。いくつかの実施形態において、半導体デバイス７０１の第３の半導体構造体７０７は、また、ボンディング層７４７の上方に相互接続層７５１を含み、電気信号を転送する。相互接続層７５１は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。
半導体デバイス７０１の第３の半導体構造体７０７は、相互接続層７５１およびボンディング層７４７の上方にデバイス層７５３をさらに含むことが可能である。いくつかの実施形態において、デバイス層７５３は、相互接続層７５１およびボンディング層７４７の上方にプログラマブルロジックデバイス７５５を含む。いくつかの実施形態において、デバイス層７５３は、相互接続層７５１およびボンディング層７４７の上方に、ならびに、プログラマブルロジックデバイス７５５の外側に、周辺回路７５９をさらに含む。たとえば、周辺回路７５９は、３Ｄ ＮＡＮＤメモリストリング７１７のアレイおよび／またはＤＲＡＭセル７３１のアレイを制御およびセンシングするための周辺回路の一部または全体であることが可能である。いくつかの実施形態において、デバイス層７５３の中のデバイスは、相互接続層７５１の中の相互接続部を通して、互いに電気的に接続されている。たとえば、周辺回路７５９は、相互接続層７５１を通してプログラマブルロジックデバイス７５５に電気的に接続され得る。
いくつかの実施形態において、プログラマブルロジックデバイス７５５は、上記に詳細に説明されているように、プログラマブルロジックブロック（いくつかのケースでは、任意のＩ／Ｏブロック）のアレイを形成する複数のトランジスタ７６１を含む。トランジスタ７６１は、半導体層７６３の「上に」形成され得、トランジスタ７６１の全体または一部が、半導体層７６３の中に、および／または、半導体層７６３の直ぐ上に形成されている。アイソレーション領域（たとえば、ＳＴＩ）およびドープ領域（たとえば、トランジスタ７６１のソース領域およびドレイン領域）は、同様に半導体層７６３の中に形成され得る。トランジスタ７６１は、同様に周辺回路７５９を形成することが可能である。いくつかの実施形態によれば、トランジスタ７６１は、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどのテクノロジーノード）によって高速である。
いくつかの実施形態において、第３の半導体構造体７０７は、デバイス層７５３の上方に配設されている半導体層７６３をさらに含む。半導体層７６３は、プログラマブルロジックデバイス７５５の上方にあり、プログラマブルロジックデバイス７５５と接触していることが可能である。半導体層７６３は、薄くされた基板であることが可能であり、トランジスタ７６１が、その上に形成されている。いくつかの実施形態において、半導体層７６３は、単結晶シリコンを含む。いくつかの実施形態において、半導体層７６３は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことが可能である。また、半導体層７６３は、アイソレーション領域およびドープ領域を含むことが可能である。
図７Ｂに示されているように、半導体デバイス７０１の第３の半導体構造体７０７は、半導体層７６３の上方にパッドアウト相互接続層７６５をさらに含むことが可能である。パッドアウト相互接続層７６５は、１つまたは複数のＩＬＤ層の中に、相互接続部、たとえば、接触パッド７６７を含むことが可能である。いくつかの実施形態において、パッドアウト相互接続層７６５の中の相互接続部は、たとえば、パッドアウト目的のために、半導体デバイス７０１と外側回路との間で電気信号を転送することが可能である。いくつかの実施形態において、第３の半導体構造体７０７は、１つまたは複数の接触部７６９をさらに含み、１つまたは複数の接触部７６９は、半導体層７６３を通って延在し、パッドアウト相互接続層７６５と相互接続層７５１、７２３、および７４１とを電気的に接続している。結果として、プログラマブルロジックデバイス７５５（および、存在する場合には、周辺回路７５９）は、相互接続層７５１および７２３ならびにボンディング接触部７４９および７２７を通して、３Ｄ ＮＡＮＤメモリストリング７１７のアレイに電気的に接続され得、プログラマブルロジックデバイス７５５（および、存在する場合には、周辺回路７５９）、また、相互接続層７５１および７４１ならびにボンディング接触部７４９および７４５を通して、ＤＲＡＭセル７３１のアレイに電気的に接続され得る。また、第１の半導体構造体７０３の中の３Ｄ ＮＡＮＤメモリストリング７１７のアレイは、相互接続層７２３、７５１、および７４１ならびにボンディング接触部７２７、７４９、および７４５を通して、第２の半導体構造体７０５の中のＤＲＡＭセル７３１のアレイに電気的に接続されている。そのうえ、プログラマブルロジックデバイス７５５、３Ｄ ＮＡＮＤメモリストリング７１７のアレイ、および、ＤＲＡＭセル７３１のアレイは、接触部７６９およびパッドアウト相互接続層７６５を通して、外側回路に電気的に接続され得る。上記に説明されているように、いくつかの実施形態によれば、プロセッサをプログラマブルロジックデバイス７５５と交換することによって、第１の、第２の、および第３の半導体構造体７０３、７０５、または７０７のそれぞれは、ＳＲＡＭキャッシュを含まない。
図８Ａおよび図８Ｂは、いくつかの実施形態による、プログラマブルロジックデバイスおよび周辺回路を有する例示的な半導体構造体を形成するための製作プロセスを図示している。図９Ａおよび図９Ｂは、いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図１０Ａ～図１０Ｃは、いくつかの実施形態による、ＤＲＡＭセルを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図１１Ａおよび図１１Ｂは、いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する例示的な半導体デバイスを形成するための製作プロセスを図示している。図１２Ａ～図１２Ｃは、いくつかの実施形態による、例示的な半導体構造体をダイシングおよび結合するための製作プロセスを図示している。図１３Ａ～図１３Ｄは、いくつかの実施形態による、例示的な半導体構造体を結合およびダイシングするための製作プロセスを図示している。図１６Ａおよび図１６Ｂは、いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する半導体デバイスを形成するための例示的な方法１６００のフローチャートを図示している。図１７Ａおよび図１７Ｂは、いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリを有する半導体デバイスを形成するための別の例示的な方法１７００のフローチャートを図示している。図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ～図１０Ｃ、図１１Ａ、図１１Ｂ、図１２Ａ～図１２Ｃ、図１３Ａ～図１３Ｄ、図１６Ａ、図１６Ｂ、図１７Ａ、および図１７Ｂに示されている半導体デバイスの例は、図７Ａおよび図７Ｂに示されている半導体デバイス７００および７０１を含む。図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ～図１０Ｃ、図１１Ａ、図１１Ｂ、図１２Ａ～図１２Ｃ、図１３Ａ～図１３Ｄ、図１６Ａ、図１６Ｂ、図１７Ａ、および図１７Ｂは、一緒に説明されることとなる。方法１６００および１７００に示されている動作は、網羅的でないということ、ならびに、他の動作は、図示されている動作のいずれかの前に、後に、またはそれらの間に同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図１６Ａ、図１６Ｂ、図１７Ａ、および図１７Ｂに示されているものとは異なる順序で実施され得る。
図９Ａおよび図９Ｂに示されているように、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む第１の半導体構造体が形成されている。図１０Ａ～図１０Ｃに示されているように、ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む第２の半導体構造体が形成されている。図８Ａおよび図８Ｂに示されているように、プログラマブルロジックデバイスと、周辺回路と、複数の第３のボンディング接触部を含む第３のボンディング層とを含む第３の半導体構造体が形成されている。図１１Ａおよび図１１Ｂに示されているように、第３の半導体構造体ならびに第１および第２の半導体構造体のそれぞれは、向かい合った様式で結合されており、第１のボンディング接触部が、第１のボンディングインターフェースにおいて、第１のセットの第３のボンディング接触部と接触しているようになっており、また、第２のボンディング接触部が、第２のボンディングインターフェースにおいて、第２のセットの第３のボンディング接触部と接触しているようになっている。
図１６Ａを参照すると、方法１６００は、動作１６０２において開始し、動作１６０２では、複数の第１の半導体構造体が、第１のウエハの上に形成される。第１の半導体構造体のうちの少なくとも１つは、ＮＡＮＤメモリセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む。第１のウエハは、シリコンウエハであることが可能である。いくつかの実施形態において、複数の第１の半導体構造体を形成するために、ＮＡＮＤメモリセルのアレイが、第１のウエハの上に形成される。ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングのアレイであることが可能である。いくつかの実施形態において、複数の第１の半導体構造体を形成するために、ＮＡＮＤメモリセルのアレイの周辺回路が、また、第１のウエハの上に形成される。
図１２Ａに図示されているように、複数の第１の半導体構造体１２０４は、第１のウエハ１２０２の上に形成されている。第１のウエハ１２０２は、スクライブラインによって分離されている複数のショットを含むことが可能である。いくつかの実施形態によれば、第１のウエハ１２０２のそれぞれのショットは、１つまたは複数の第１の半導体構造体１２０４を含む。図９Ａおよび図９Ｂは、第１の半導体構造体１２０４のフォーメーションの１つの例を図示している。
いくつかの実施形態において、複数の第１の半導体構造体を形成するために、メモリスタックが、第１のウエハの上に形成され、メモリスタックを通って垂直方向に延在する３Ｄ ＮＡＮＤメモリストリングのアレイが形成される。図９Ａに図示されているように、インターリーブされた犠牲層（図示せず）および誘電体層９０８が、（第１のウエハ１２０２（たとえば、シリコンウエハ）の一部として）シリコン基板９０２の上方に形成されている。インターリーブされた犠牲層および誘電体層９０８は、誘電体スタック（図示せず）を形成することが可能である。いくつかの実施形態において、それぞれの犠牲層は、窒化ケイ素の層を含み、それぞれの誘電体層９０８は、酸化ケイ素の層を含む。インターリーブされた犠牲層および誘電体層９０８は、１つまたは複数の薄膜堆積プロセスによって形成され得、薄膜堆積プロセスは、それに限定されないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、または、それらの任意の組合せを含む。いくつかの実施形態において、メモリスタック９０４は、ゲート交換プロセスによって形成され得、たとえば、誘電体層９０８に対して選択的な犠牲層のウェット／ドライエッチングを使用して、犠牲層を導体層９０６と交換し、結果として生じる凹部を導体層９０６で充填する。結果として、メモリスタック９０４は、インターリーブされた導体層９０６および誘電体層９０８を含むことが可能である。いくつかの実施形態において、それぞれの導体層９０６は、金属層（たとえば、タングステンの層など）を含むことが可能である。他の実施形態では、メモリスタック９０４は、ゲート交換プロセスなしで、導体層（たとえば、ドープされたポリシリコン層）および誘電体層（たとえば、酸化ケイ素層）を交互に堆積させることによって形成され得るということが理解される。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリスタック９０４とシリコン基板９０２との間に形成されている。
図９Ａに図示されているように、３Ｄ ＮＡＮＤメモリストリング９１０は、シリコン基板９０２の上方に形成されており、そのそれぞれは、メモリスタック９０４のインターリーブされた導体層９０６および誘電体層９０８を通って、垂直方向に延在している。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング９１０を形成するための製作プロセスは、ドライエッチングおよび／またはウェットエッチング（たとえば、ディープ反応性イオンエッチング（ＤＲＩＥ）など）を使用して、メモリスタック９０４を通してシリコン基板９０２の中へチャネル孔部を形成することを含み、シリコン基板９０２からチャネル孔部の下側部分の中にプラグ９１２をエピタキシャル成長させることがそれに続く。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング９１０を形成させるための製作プロセスは、また、その後に、薄膜堆積プロセス（たとえば、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、それらの任意の組合せなど）を使用して、メモリフィルム９１４（たとえば、トンネリング層、ストレージ層、およびブロッキング層）および半導体層９１６などのような、複数の層によってチャネル孔部を充填することを含む。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング９１０を形成するための製作プロセスは、３Ｄ ＮＡＮＤメモリストリング９１０の上側端部において凹部をエッチングすることによって、その後に、薄膜堆積プロセス（たとえば、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、それらの任意の組合せなど）を使用して、半導体材料によって凹部を充填することによって、チャネル孔部の上側部分の中に別のプラグ９１８を形成することをさらに含む。
方法１６００は、図１６Ａに図示されているように、動作１６０４に進み、動作１６０４では、第１の相互接続層が、ＮＡＮＤメモリセルのアレイの上方に形成される。第１の相互接続層は、１つまたは複数のＩＬＤ層の中に第１の複数の相互接続部を含むことが可能である。図９Ｂに図示されているように、相互接続層９２０は、メモリスタック９０４および３Ｄ ＮＡＮＤメモリストリング９１０のアレイの上方に形成され得る。相互接続層９２０は、複数のＩＬＤ層の中にＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含み、３Ｄ ＮＡＮＤメモリストリング９１０のアレイと電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層９２０は、複数のＩＬＤ層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層９２０の中の相互接続部は、１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、化学機械研磨（ＣＭＰ）、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ＩＬＤ層は、１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。図９Ｂに図示されているＩＬＤ層および相互接続部は、集合的に相互接続層９２０と称され得る。
方法１６００は、図１６Ａに図示されているように、動作１６０６に進み、動作１６０６では、第１のボンディング層が、第１の相互接続層の上方に形成される。第１のボンディング層は、複数の第１のボンディング接触部を含むことが可能である。図９Ｂに図示されているように、ボンディング層９２２は、相互接続層９２０の上方に形成されている。ボンディング層９２２は、誘電体によって取り囲まれている複数のボンディング接触部９２４を含むことが可能である。いくつかの実施形態において、誘電体層は、１つまたは複数の薄膜堆積プロセスによって、相互接続層９２０の上部表面の上に堆積されており、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。次いで、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ／ウェットエッチング）を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディング接触部９２４が、誘電体層を通して、相互接続層９２０の中の相互接続部と接触して形成され得る。接触孔部は、導体（たとえば、銅）によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、接着（グルー）層、バリア層、および／またはシード層を堆積させることを含む。
方法１６００は、図１６Ａに図示されているように、動作１６０８に進み、動作１６０８では、第１のウエハが、複数の第１のダイへとダイシングされ、第１のダイのうちの少なくとも１つが、第１の半導体構造体のうちの少なくとも１つを含むようになっている。図１２Ｂに図示されているように、（図１２Ａに示されているような）第１のウエハ１２０２が、複数のダイ１２１４へとダイシングされ、少なくとも１つのダイ１２１４が、第１の半導体構造体１２０４を含むようになっている。いくつかの実施形態において、第１のウエハ１２０２のそれぞれのショットは、ウエハレーザーダイシングおよび／または機械的なダイシング技法を使用して、スクライブラインに沿ってカットされ、それによって、それぞれのダイ１２１４になる。ダイ１２１４は、第１の半導体構造体１２０４、たとえば、図９Ｂに示されているような構造体を含む。
方法１６００は、図１６Ａに図示されているように、動作１６１０に進み、動作１６１０では、複数の第２の半導体構造体が、第２のウエハの上に形成される。第２の半導体構造体のうちの少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む。第２のウエハは、シリコンウエハであることが可能である。いくつかの実施形態において、複数の第２の半導体構造体を形成するために、ＤＲＡＭセルのアレイが、第２のウエハの上に形成される。いくつかの実施形態において、ＤＲＡＭセルのアレイを形成するために、複数のトランジスタが、第２のウエハの上に形成され、複数のキャパシタが、トランジスタのうちの少なくともいくつかの上方におよびそれに接触して形成される。いくつかの実施形態において、複数の第２の半導体構造体を形成するために、ＤＲＡＭセルのアレイの周辺回路が、また、第２のウエハの上に形成される。
図１２Ａに図示されているように、複数の第２の半導体構造体１２０８が、第２のウエハ１２０６の上に形成されている。第２のウエハ１２０６は、スクライブラインによって分離されている複数のショットを含むことが可能である。いくつかの実施形態によれば、第２のウエハ１２０６のそれぞれのショットは、１つまたは複数の第２の半導体構造体１２０８を含む。図１０Ａ～図１０Ｃは、第２の半導体構造体１２０８のフォーメーションの１つの例を図示している。
図１０Ａに図示されているように、複数のトランジスタ１００４が、（第２のウエハ１２０６（たとえば、シリコンウエハ）の一部として）シリコン基板１００２の上に形成されている。トランジスタ１００４は、それに限定されないが、フォトリソグラフィー、ドライ／ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、ＣＭＰ、および任意の他の適切なプロセスを含む、複数のプロセスによって形成され得る。いくつかの実施形態において、ドープ領域は、イオンインプランテーションおよび／または熱拡散によって、シリコン基板１００２の中に形成され、それは、たとえば、トランジスタ１００４のソース領域および／またはドレイン領域として機能する。いくつかの実施形態において、アイソレーション領域（たとえば、ＳＴＩ）は、また、ウェット／ドライエッチングおよび薄膜堆積によって、シリコン基板１００２の中に形成される。
図１０Ｂに図示されているように、複数のキャパシタ１００６が、トランジスタ１００４（すなわち、ＤＲＡＭ選択トランジスタ１００４）の上方にトランジスタ１００４に接触して形成される。それぞれのキャパシタ１００６は、写真によってパターニングされ、それぞれのＤＲＡＭ選択トランジスタ１００４と整合させられ、たとえば、キャパシタ１００６の１つの電極をそれぞれのＤＲＡＭ選択トランジスタ１００４の１つのノードと電気的に接続することによって、１Ｔ１Ｃメモリセルを形成することが可能である。いくつかの実施形態において、ビットライン１００７および共通のプレート１００９は、同様に、ＤＲＡＭ選択トランジスタ１００４およびキャパシタ１００６を電気的に接続するために形成されている。キャパシタ１００６は、それに限定されないが、フォトリソグラフィー、ドライ／ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、ＣＭＰ、および任意の他の適切なプロセスを含む、複数のプロセスによって形成され得る。それによって、ＤＲＡＭセル１００８（ＤＲＡＭ選択トランジスタ１００４およびキャパシタ１００６をそれぞれ有する）のアレイが形成される。
方法１６００は、図１６Ａに図示されているように、動作１６１２に進み、動作１６１２では、第２の相互接続層が、ＤＲＡＭセルのアレイの上方に形成される。第２の相互接続層は、１つまたは複数のＩＬＤ層の中に第２の複数の相互接続部を含むことが可能である。図１０Ｃに図示されているように、相互接続層１０１４は、ＤＲＡＭセル１００８のアレイの上方に形成され得る。相互接続層１０１４は、複数のＩＬＤ層の中にＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含み、ＤＲＡＭセル１００８のアレイと電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層１０１４は、複数のＩＬＤ層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層１０１４の中の相互接続部は、１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ＩＬＤ層は、１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。図１０Ｃに図示されているＩＬＤ層および相互接続部は、集合的に相互接続層１０１４と称され得る。
方法１６００は、図１６Ａに図示されているように、動作１６１４に進み、動作１６１４では、第２のボンディング層が、第２の相互接続層の上方に形成される。第２のボンディング層は、複数の第２のボンディング接触部を含むことが可能である。図１０Ｃに図示されているように、ボンディング層１０１６は、相互接続層１０１４の上方に形成されている。ボンディング層１０１６は、誘電体によって取り囲まれている複数のボンディング接触部１０１８を含むことが可能である。いくつかの実施形態において、誘電体層は、１つまたは複数の薄膜堆積プロセスによって、相互接続層１０１４の上部表面の上に堆積されており、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。次いで、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ／ウェットエッチング）を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディング接触部１０１８が、誘電体層を通して、相互接続層１０１４の中の相互接続部と接触して形成され得る。接触孔部は、導体（たとえば、銅）によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、接着（グルー）層、バリア層、および／またはシード層を堆積させることを含む。
方法１６００は、図１６Ａに図示されているように、動作１６１６に進み、動作１６１６では、第２のウエハが、複数の第２のダイへとダイシングされ、第２のダイのうちの少なくとも１つが、第２の半導体構造体のうちの少なくとも１つを含むようになっている。図１２Ｂに図示されているように、（図１２Ａに示されているような）第２のウエハ１２０６が、複数のダイ１２１６へとダイシングされ、少なくとも１つのダイ１２１６が、第２の半導体構造体１２０８を含むようになっている。いくつかの実施形態において、第２のウエハ１２０６のそれぞれのショットは、ウエハレーザーダイシングおよび／または機械的なダイシング技法を使用して、スクライブラインに沿って第２のウエハ１２０６からカットされ、それによって、それぞれのダイ１２１６になる。ダイ１２１６は、第２の半導体構造体１２０８、たとえば、図１０Ｃに示されているような構造体を含む。
方法１６００は、図１６Ｂに図示されているように、動作１６１８に進み、動作１６１８では、複数の第３の半導体構造体が、第３のウエハの上に形成される。第３の半導体構造体のうちの少なくとも１つは、プログラマブルロジックデバイスと、複数の第３のボンディング接触部を含む第３のボンディング層とを含む。第３のウエハは、シリコンウエハであることが可能である。いくつかの実施形態において、複数の第３の半導体構造体を形成するために、プログラマブルロジックデバイスが、第３のウエハの上に形成される。いくつかの実施形態において、プログラマブルロジックデバイスを形成するために、複数のトランジスタが、第３のウエハの上に形成される。いくつかの実施形態において、複数の第３の半導体構造体を形成するために、ＮＡＮＤメモリセルのアレイまたはＤＲＡＭセルのアレイのうちの少なくとも１つの周辺回路が、また、第３のウエハの上に形成される。
図１２Ａに図示されているように、複数の第３の半導体構造体１２１２が、第３のウエハ１２１０の上に形成されている。第３のウエハ１２１０は、スクライブラインによって分離されている複数のショットを含むことが可能である。いくつかの実施形態によれば、第３のウエハ１２１０のそれぞれのショットは、１つまたは複数の第３の半導体構造体１２１２を含む。図８Ａおよび図８Ｂは、第３の半導体構造体１２１２のフォーメーションの１つの例を図示している。
図８Ａに図示されているように、複数のトランジスタ８０４が、それに限定されないが、フォトリソグラフィー、ドライ／ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、ＣＭＰ、および任意の他の適切なプロセスを含む、複数のプロセスによって、（第３のウエハ１２１０（たとえば、シリコンウエハ）の一部として）シリコン基板８０２の上に形成される。いくつかの実施形態において、ドープ領域は、イオンインプランテーションおよび／または熱拡散によって、シリコン基板８０２の中に形成され、それは、たとえば、トランジスタ８０４のソース領域および／またはドレイン領域として機能する。いくつかの実施形態において、アイソレーション領域（たとえば、ＳＴＩ）は、また、ウェット／ドライエッチングおよび薄膜堆積によって、シリコン基板８０２の中に形成される。トランジスタ８０４は、シリコン基板８０２の上にデバイス層８０６を形成することが可能である。いくつかの実施形態において、デバイス層８０６は、プログラマブルロジックデバイス８０８および周辺回路８１２を含む。
方法１６００は、図１６Ｂに図示されているように、動作１６２０に進み、動作１６２０では、第３の相互接続層が、プログラマブルロジックデバイスの上方に形成される。第３の相互接続層は、１つまたは複数のＩＬＤ層の中に第３の複数の相互接続部を含むことが可能である。図８Ｂに図示されているように、相互接続層８１４は、プログラマブルロジックデバイス８０８を含むデバイス層８０６の上方に形成され得る。相互接続層８１４は、複数のＩＬＤ層の中にＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含み、デバイス層８０６と電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層８１４は、複数のＩＬＤ層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層８１４の中の相互接続部は、１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ＩＬＤ層は、１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。図８Ｂに図示されているＩＬＤ層および相互接続部は、集合的に相互接続層８１４と称され得る。
方法１６００は、図１６Ｂに図示されているように、動作１６２２に進み、動作１６２２では、第３のボンディング層が、第３の相互接続層の上方に形成される。第３のボンディング層は、複数の第３のボンディング接触部を含むことが可能である。図８Ｂに図示されているように、ボンディング層８１６は、相互接続層８１４の上方に形成されている。ボンディング層８１６は、誘電体によって取り囲まれている複数のボンディング接触部８１８を含むことが可能である。いくつかの実施形態において、誘電体層は、１つまたは複数の薄膜堆積プロセスによって、相互接続層８１４の上部表面の上に堆積されており、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。次いで、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ／ウェットエッチング）を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディング接触部８１８が、誘電体層を通して、相互接続層８１４の中の相互接続部と接触して形成され得る。接触孔部は、導体（たとえば、銅）によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、バリア層、接着層、および／またはシード層を堆積させることを含む。
方法１６００は、図１６Ｂに図示されているように、動作１６２４に進み、動作１６２４では、第３のウエハが、複数の第３のダイへとダイシングされ、第３のダイのうちの少なくとも１つが、第３の半導体構造体のうちの少なくとも１つを含むようになっている。図１２Ｂに図示されているように、（図１２Ａに示されているような）第３のウエハ１２１０が、複数のダイ１２１８へとダイシングされ、少なくとも１つのダイ１２１８が、第３の半導体構造体１２１２を含むようになっている。いくつかの実施形態において、第３のウエハ１２１０のそれぞれのショットは、ウエハレーザーダイシングおよび／または機械的なダイシング技法を使用して、スクライブラインに沿って第３のウエハ１２１０からカットされ、それによって、それぞれのダイ１２１８になる。ダイ１２１８は、第３の半導体構造体１２１２、たとえば、図８Ｂに示されているような構造体を含む。
方法１６００は、図１６Ｂに図示されているように、動作１６２６に進み、動作１６２６では、第３のダイならびに第１のダイおよび第２のダイのそれぞれは、向かい合った様式で結合されており、第３の半導体構造体が、第１の半導体構造体および第２の半導体構造体のそれぞれに結合されるようになっている。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第１のセットの第３のボンディング接触部と接触しており、第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第２のセットの第３のボンディング接触部と接触している。ボンディングは、ハイブリッドボンディングであることが可能である。いくつかの実施形態において、第３の半導体構造体は、ボンディングの後に、第１の半導体構造体および第２の半導体構造体の上方にある。いくつかの実施形態において、第３の半導体構造体は、ボンディングの後に、第１の半導体構造体および第２の半導体構造体の下方にある。
図１２Ｃに図示されているように、ダイ１２１８ならびにダイ１２１４および１２１６のそれぞれは、向かい合った様式で結合されており、第３の半導体構造体１２１２が、第１のボンディングインターフェース１２２０において、第１の半導体構造体１２０４に結合されるようになっており、第２のボンディングインターフェース１２２２において、第２の半導体構造体１２０８に結合されるようになっている。第１および第２のボンディングインターフェース１２２０および１２２２は、同じ平面にあることが可能である。第３の半導体構造体１２１２は、図１２Ｃに示されているように、ボンディングの後に、第１および第２の半導体構造体１２０４および１２０８の下方にあるが、第３の半導体構造体１２１２は、いくつかの実施形態において、ボンディングの後に、第１および第２の半導体構造体１２０４および１２０８の上方にあってもよいということが理解される。図１１Ａは、第１の、第２の、および第３の半導体構造体１２０４、１２０８、および１２１２を結合することの例を図示している。
図１１Ａに図示されているように、シリコン基板９０２およびその上に形成されたコンポーネント（たとえば、メモリスタック９０４、および、それを通して形成された３Ｄ ＮＡＮＤメモリストリング９１０のアレイ）は、逆さまにひっくり返されている。下に向いているボンディング層９２２は、上に向いているボンディング層８１６と（すなわち、向かい合った様式で）結合されており、それによって、（図１１Ｂに示されているように）第１のボンディングインターフェース１１０２を形成している。同様に、シリコン基板１００２およびその上に形成されたコンポーネント（たとえば、ＤＲＡＭセル１０１２）は、逆さまにひっくり返されている。下に向いているボンディング層１０１６は、上に向いているボンディング層８１６と（すなわち、同様に向かい合った様式で）結合されており、それによって、（図１１Ｂに示されているように）第２のボンディングインターフェース１１０４を形成している。すなわち、シリコン基板９０２および１００２ならびにその上に形成されたコンポーネントは、互いに隣に、向かい合った様式で、シリコン基板８０２およびその上に形成されたコンポーネントと結合され得、第１および第２のボンディングインターフェース１１０２および１１０４が、互いに同一平面上にあり、同じ平面にあるようになっている。いくつかの実施形態において、処理プロセス（たとえば、プラズマ処理、ウェット処理、および／または熱処理）が、ボンディングの前にボンディング表面に適用される。図１１Ａに示されていないが、シリコン基板８０２およびその上に形成されたコンポーネント（たとえば、プログラマブルロジックデバイス８０８および周辺回路８１２を含むデバイス層８０６）は、逆さまにひっくり返され得、下に向いているボンディング層８１６は、上に向いているボンディング層９２２および１０１６のそれぞれと（すなわち、向かい合った様式で）結合され得、それによって、第１および第２のボンディングインターフェース１１０２および１１０４を形成している。
ボンディングの後に、ボンディング層９２２の中のボンディング接触部９２４、および、ボンディング層８１６の中のいくつかのボンディング接触部８１８（シリコン基板９０２の直ぐ下方の第１のセットのボンディング接触部８１８）が整合させられ、互いに接触しており、メモリスタック９０４およびそれを通して形成された３Ｄ ＮＡＮＤメモリストリング９１０のアレイが、デバイス層８０６（たとえば、その中のプログラマブルロジックデバイス８０８および周辺回路８１２）に電気的に接続され得るようになっている。同様に、ボンディングの後に、ボンディング層１０１６の中のボンディング接触部１０１８、および、ボンディング層８１６の中のいくつかのボンディング接触部８１８（シリコン基板１００２の直ぐ下方の第２のセットのボンディング接触部８１８）が整合させられ、互いに接触しており、ＤＲＡＭセル１０１２のアレイが、デバイス層８０６（たとえば、その中のプログラマブルロジックデバイス８０８および周辺回路８１２）に電気的に接続され得るようになっている。結合されたチップにおいて、デバイス層８０６（たとえば、その中のプログラマブルロジックデバイス８０８および周辺回路８１２）は、メモリスタック９０４、３Ｄ ＮＡＮＤメモリストリング９１０のアレイ、およびＤＲＡＭセル１０１２のアレイの上方または下方のいずれかにあることが可能であるということが理解される。それにもかかわらず、第１および第２のボンディングインターフェース１１０２および１１０４は、図１１Ｂに図示されているように、ボンディングの後に、デバイス層８０６（たとえば、その中のプログラマブルロジックデバイス８０８および周辺回路８１２）とメモリスタック９０４（および、それを通して形成された３Ｄ ＮＡＮＤメモリストリング９１０のアレイ）およびＤＲＡＭセル１０１２のアレイとの間に形成され得る。
方法１６００は、図１６Ｂに図示されているように、動作１６２８に進み、動作１６２８では、第３のウエハまたは第１および第２のウエハのそれぞれは、半導体層を形成するために薄くされている。いくつかの実施形態において、第３の半導体構造体の第３のウエハは、ボンディングの後に、第１の半導体構造体の第１のウエハ、および、第２の半導体構造体の第２のウエハの上方にあり、第３の半導体構造体の第３のウエハは、半導体層を形成するために薄くされている。いくつかの実施形態において、第１の半導体構造体の第１のウエハ、および、第２の半導体構造体の第２のウエハは、ボンディングの後に、第３の半導体構造体の第３のウエハの上方にあり、それらは、それぞれ、第１および第２の半導体層を形成するために薄くされている。
図１１Ｂに図示されているように、（図１１Ａに示されているような）結合されたチップの上部におけるシリコン基板９０２は薄くされており、薄くされた上部基板が、第１の半導体層１１０６（たとえば、単結晶シリコン層またはポリシリコン層）として機能することができるようになっている。同様に、（図１１Ａに示されているような）結合されたチップの上部におけるシリコン基板１００２は薄くされており、薄くされた上部基板が、第２の半導体層１１０８（たとえば、単結晶シリコン層）として機能することができるようになっている。１つの例において、薄くされた基板の厚さは、たとえば、エッチングプロセスおよびＣＭＰプロセスの組合せを使用して、約１μｍから約２０μｍの間にあることが可能であり、たとえば、１μｍから２０μｍの間（たとえば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１５μｍ、２０μｍ、これらの値のいずれかによる下側端部によって境界を定められた任意の範囲、または、これらの値のうちの任意の２つによって定義される任意の範囲）などにあることが可能である。いくつかの実施形態において、追加的なエッチングプロセスをさらに適用することによって、薄くされた基板の厚さは、１μｍを下回るまで（たとえば、サブミクロン範囲内に）さらに低減され得るということが理解される。いくつかの実施形態において、第１および第２の半導体層１１０６および１１０８は、単一の連続的な半導体層であることが可能であるということが理解される。また、いくつかの実施形態において、別の単一の連続的な半導体層が、第１および第２の半導体層１１０６および１１０８の上に形成され得るということが理解される。シリコン基板８０２が、結合されたチップの上部における基板であるときには、別の半導体層が、シリコン基板８０２を薄くすることによって形成され得るということがさらに理解される。
方法１６００は、図１６Ｂに図示されているように、動作１６３０に進み、動作１６３０では、パッドアウト相互接続層が、半導体層の上方に形成される。図１１Ｂに図示されているように、第１のパッドアウト相互接続層１１１０が、第１の半導体層１１０６の上方に形成され、第２のパッドアウト相互接続層１１１２が、第２の半導体層１１０８の上方に形成される。パッドアウト相互接続層１１１０および１１１２は、１つまたは複数のＩＬＤ層の中に形成された相互接続部（たとえば、パッド接触部１１１４および１１１６など）を含むことが可能である。パッド接触部１１１４および１１１６は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。いくつかの実施形態において、結合することおよび薄くすることの後に、接触部１１１８および１１２０が、たとえば、ウェット／ドライエッチング（導電性材料を堆積させることがそれに続く）によって、それぞれ、第１および第２の半導体層１１０６および１１０８を通って垂直方向に延在するように形成される。接触部１１１８および１１２０は、それぞれ、第１および第２のパッドアウト相互接続層１１１０および１１１２の中の相互接続部と接触していることが可能である。
図１２Ａ～図１２Ｃ、図１６Ａ、および図１６Ｂを参照して上記に説明されているような、ダイシングの後のダイ－ツー－ダイボンディングに基づくパッケージングスキームの代わりに、図１３Ａ～図１３Ｄ、図１７Ａ、および図１７Ｂは、いくつかの実施形態による、ダイ－ツー－ウエハボンディングに基づく別のパッケージングスキームを図示している。図１７Ａおよび図１７Ｂの中の方法１７００の動作１６０２、１６０４、１６０６、１６０８、１６１０、１６１２、１６１４、１６１６、１６１８、１６２０、および１６２２は、図１６Ａおよび図１６Ｂの中の方法１６００を参照して上記に説明されており、したがって、繰り返されていない。図１３Ａに図示されているように、複数の第１の半導体構造体１３０４は、第１のウエハ１３０２の上に形成されている。第１のウエハ１３０２は、スクライブラインによって分離されている複数のショットを含むことが可能である。いくつかの実施形態によれば、第１のウエハ１３０２のそれぞれのショットは、１つまたは複数の第１の半導体構造体１３０４を含む。図９Ａおよび図９Ｂは、第１の半導体構造体１３０４のフォーメーションの１つの例を図示している。同様に、複数の第２の半導体構造体１３０８は、第２のウエハ１３０６の上に形成されている。第２のウエハ１３０６は、スクライブラインによって分離されている複数のショットを含むことが可能である。いくつかの実施形態によれば、第２のウエハ１３０６のそれぞれのショットは、１つまたは複数の第２の半導体構造体１３０８を含む。図１０Ａ～図１０Ｃは、第２の半導体構造体１３０８のフォーメーションの１つの例を図示している。同様に、複数の第３の半導体構造体１３１２は、第３のウエハ１３１０の上に形成されている。第３のウエハ１３１０は、スクライブラインによって分離されている複数のショットを含むことが可能である。いくつかの実施形態によれば、第３のウエハ１３１０のそれぞれのショットは、１つまたは複数の第３の半導体構造体１３１２を含む。図８Ａおよび図８Ｂは、第３の半導体構造体１３１２のフォーメーションの１つの例を図示している。
図１３Ｂに図示されているように、（図１３Ａに示されているような）第１のウエハ１３０２は、複数のダイ１３１４へとダイシングされ、少なくとも１つのダイ１３１４が、第１の半導体構造体１３０４を含むようになっている。いくつかの実施形態において、第１のウエハ１３０２のそれぞれのショットは、ウエハレーザーダイシングおよび／または機械的なダイシング技法を使用して、スクライブラインに沿って第１のウエハ１３０２からカットされ、それによって、それぞれのダイ１３１４になる。ダイ１３１４は、第１の半導体構造体１３０４、たとえば、図９Ｂに示されているような構造体を含む。同様に、（図１３Ａに示されているような）第２のウエハ１３０６は、複数のダイ１３１６へとダイシングされ、少なくとも１つのダイ１３１６が、第２の半導体構造体１３０８を含むようになっている。いくつかの実施形態において、第２のウエハ１３０６のそれぞれのショットは、ウエハレーザーダイシングおよび／または機械的なダイシング技法を使用して、スクライブラインに沿って第２のウエハ１３０６からカットされ、それによって、それぞれのダイ１３１６になる。ダイ１３１６は、第２の半導体構造体１３０８、たとえば、図１０Ｃに示されているような構造体を含む。
方法１７００は、図１７Ｂに図示されているように、動作１７０２に進み、動作１７０２では、第３のウエハならびに少なくとも１つの第１のダイおよび少なくとも１つの第２のダイのそれぞれは、向かい合った様式で結合され、結合された構造体を形成しており、少なくとも１つの第３の半導体構造体が、第１の半導体構造体および第２の半導体構造体のそれぞれに結合されるようになっている。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第１のセットの第３のボンディング接触部と接触しており、第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第２のセットの第３のボンディング接触部と接触している。
図１３Ｃに図示されているように、第３のウエハ１３１０ならびに第１の半導体構造体１３０４を含むダイ１３１４および第２の半導体構造体１３０８を含むダイ１３１６のそれぞれは、向かい合った様式で結合されており、第１の半導体構造体１３０４が、第１のボンディングインターフェース１３１８において、第３の半導体構造体１３１２に結合されるようになっており、第２の半導体構造体１３０８が、第２のボンディングインターフェース１３２０において、第３の半導体構造体１３１２に結合されるようになっている。第１の半導体構造体１３０４および第２の半導体構造体１３０８は、図１３Ｃに示されているように、ボンディングの後に、第３の半導体構造体１３１２の上方にあるが、第３の半導体構造体１３１２は、いくつかの実施形態において、ボンディングの後に、第１の半導体構造体１３０４および第２の半導体構造体１３０８の上方にあってもよいということが理解される。図１１Ａは、結合された第１の、第２の、および第３の半導体構造体１３０４、１３０８、および１３１２のフォーメーションの１つの例を図示している。
方法１７００は、図１７Ｂに図示されているように、動作１７０４に進み、動作１７０４では、第３のウエハまたは第１および第２のウエハのそれぞれは、半導体層を形成するために薄くされている。いくつかの実施形態において、第３の半導体構造体の第３のウエハは、ボンディングの後に、第１の半導体構造体の第１のウエハ、および、第２の半導体構造体の第２のウエハの上方にあり、第３の半導体構造体の第３のウエハは、半導体層を形成するために薄くされている。いくつかの実施形態において、第１の半導体構造体の第１のウエハ、および、第２の半導体構造体の第２のウエハは、ボンディングの後に、第３の半導体構造体の第３のウエハの上方にあり、それらは、それぞれ、第１および第２の半導体層を形成するために薄くされている。
図１１Ｂに図示されているように、（図１１Ａに示されているような）結合されたチップの上部におけるシリコン基板９０２は薄くされており、薄くされた上部基板が、第１の半導体層１１０６（たとえば、単結晶シリコン層またはポリシリコン層）として機能することができるようになっている。同様に、（図１１Ａに示されているような）結合されたチップの上部におけるシリコン基板１００２は薄くされており、薄くされた上部基板が、第２の半導体層１１０８（たとえば、単結晶シリコン層）として機能することができるようになっている。１つの例において、薄くされた基板の厚さは、たとえば、エッチングプロセスおよびＣＭＰプロセスの組合せを使用して、約１μｍから約２０μｍの間にあることが可能であり、たとえば、１μｍから２０μｍの間（たとえば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１５μｍ、２０μｍ、これらの値のいずれかによる下側端部によって境界を定められた任意の範囲、または、これらの値のうちの任意の２つによって定義される任意の範囲）などにあることが可能である。いくつかの実施形態において、追加的なエッチングプロセスをさらに適用することによって、薄くされた基板の厚さは、１μｍを下回るまで（たとえば、サブミクロン範囲内に）さらに低減され得るということが理解される。いくつかの実施形態において、第１および第２の半導体層１１０６および１１０８は、単一の連続的な半導体層であることが可能であるということが理解される。また、いくつかの実施形態において、別の単一の連続的な半導体層が、第１および第２の半導体層１１０６および１１０８の上に形成され得るということが理解される。シリコン基板８０２が、結合されたチップの上部における基板であるときには、別の半導体層が、シリコン基板８０２を薄くすることによって形成され得るということがさらに理解される。
方法１７００は、図１７Ｂに図示されているように、動作１７０６に進み、動作１７０６では、パッドアウト相互接続層が、半導体層の上方に形成される。図１１Ｂに図示されているように、第１のパッドアウト相互接続層１１１０が、第１の半導体層１１０６の上方に形成され、第２のパッドアウト相互接続層１１１２が、第２の半導体層１１０８の上方に形成される。パッドアウト相互接続層１１１０および１１１２は、１つまたは複数のＩＬＤ層の中に形成された相互接続部（たとえば、パッド接触部１１１４および１１１６など）を含むことが可能である。パッド接触部１１１４および１１１６は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。いくつかの実施形態において、結合することおよび薄くすることの後に、接触部１１１８および１１２０が、たとえば、ウェット／ドライエッチング（導電性材料を堆積させることがそれに続く）によって、それぞれ、第１および第２の半導体層１１０６および１１０８を通って垂直方向に延在するように形成される。接触部１１１８および１１２０は、それぞれ、第１および第２のパッドアウト相互接続層１１１０および１１１２の中の相互接続部と接触していることが可能である。
方法１７００は、図１７Ｂに図示されているように、動作１７０８に進み、動作１７０８では、結合された構造体が、複数のダイへとダイシングされる。ダイのうちの少なくとも１つは、結合された第１の、第２の、および第３の半導体構造体を含む。図１３Ｄに図示されているように、（図１３Ｃに示されているような）結合された構造体は、複数のダイ１３２２へとダイシングされる。ダイ１３２２のうちの少なくとも１つは、結合された第１の、第２の、および第３の半導体構造体１３０４、１３０８、および１３１２を含む。いくつかの実施形態において、結合された構造体のそれぞれのショットは、ウエハレーザーダイシングおよび／または機械的なダイシング技法を使用して、スクライブラインに沿って、結合された構造体からカットされ、それによって、それぞれのダイ１３２２になる。ダイ１３２２は、結合された第１の、第２の、および第３の半導体構造体１３０４、１３０８、および１３１２、たとえば、図１１Ｂに示されているような結合された構造体を含むことが可能である。
いくつかの実施形態において、本明細書で開示されているＮＡＮＤメモリは、３Ｄ ＮＡＮＤメモリストリングのアレイに加えてまたはその代わりに、２Ｄ ＮＡＮＤメモリセルのアレイを含むことが可能であるということが理解される。図１４は、いくつかの実施形態による、２Ｄ ＮＡＮＤメモリセルを有する例示的な半導体構造体１４００の断面を図示している。半導体構造体１４００は、ＮＡＮＤフラッシュメモリデバイスを含み、そこでは、メモリセルが、基板１４０２の上に２Ｄ ＮＡＮＤメモリセル１４０３のアレイの形態で提供されている。２Ｄ ＮＡＮＤメモリセル１４０３のアレイは、複数の２Ｄ ＮＡＮＤメモリストリングを含むことが可能であり、そのそれぞれは、それぞれソース／ドレイン１４０５（ＮＡＮＤゲートに似ている）によって直列に接続されている複数のメモリセルと、２Ｄ ＮＡＮＤメモリストリングの端部にある２つの選択トランジスタ１４０７とを含む。いくつかの実施形態において、それぞれの２Ｄ ＮＡＮＤメモリセル１４０３は、垂直方向にスタックされたフローティングゲート１４０９および制御ゲート１４１１を有するフローティングゲートトランジスタを含む。いくつかの実施形態において、フローティングゲートトランジスタは、誘電体層（たとえば、垂直方向に制御ゲート１４１１とフローティングゲート１４０９との間に配設されているブロッキング層、および、フローティングゲート１４０９の下方に配設されているトンネリング層など）をさらに含む。チャネルが、ソース／ドレイン１４０５とゲートスタック（トンネリング層、フローティングゲート１４０９、ブロッキング層、および制御ゲート１４１１を含む）の下方との間に、横方向に形成され得る。いくつかの実施形態によれば、それぞれのチャネルは、制御ゲート１４１１を通してそれぞれのゲートスタックに印加される電圧信号によって制御される。２Ｄ ＮＡＮＤメモリセル１４０３は、チャージトラップトランジスタを含むことが可能であり、チャージトラップトランジスタは、フローティングゲート１４０９をストレージ層と交換しているということが理解される。
いくつかの実施形態において、半導体構造体１４００は、また、２Ｄ ＮＡＮＤメモリセル１４０３のアレイの上方に相互接続層１４１３を含み、２Ｄ ＮＡＮＤメモリセル１４０３のアレイへおよびそれから、電気信号を転送する。相互接続層１４１３は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。いくつかの実施形態において、相互接続層１４１３の中に相互接続部は、また、ビットライン接触部およびワードライン接触部などのような、局所的相互接続部を含む。いくつかの実施形態において、半導体構造体１４００は、相互接続層１４１３および２Ｄ ＮＡＮＤメモリセル１４０３のアレイの上方に、ボンディング層１４１５をさらに含む。ボンディング層１４１５は、複数のボンディング接触部１４１７と、ボンディング接触部１４１７を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
プログラマブルロジックデバイスがその中に形成されている、上記に開示されている第３の半導体構造体（たとえば、７０６および７０７）は、ＮＡＮＤメモリおよび／またはＤＲＡＭ（たとえば、７２０および７５９）の周辺回路をそれぞれ含むが、いくつかの実施形態において、周辺回路の全体または一部は、結合された半導体デバイスの中の第３の半導体構造体の中に含まれなくてもよいということが理解される。また、ＮＡＮＤメモリがその中に形成されている、上記に開示されている第１の半導体構造体（たとえば、７０２および７０３）は、ＮＡＮＤメモリの周辺回路をそれぞれ含まないが、いくつかの実施形態において、周辺回路の全体または一部は、結合された半導体デバイスの中の第１の半導体構造体の中に含まれてもよいということが理解される。ＤＲＡＭがその中に形成されている、上記に開示されている第２の半導体構造体（たとえば、７０４および７０５）は、ＤＲＡＭの周辺回路をそれぞれ含まないが、いくつかの実施形態において、周辺回路の全体または一部は、結合された半導体デバイスの中の第２の半導体構造体の中に含まれてもよいということがさらに理解される。
図１５Ａは、いくつかの実施形態による、ＮＡＮＤメモリおよび周辺回路を有する例示的な半導体構造体１５００の断面を図示している。単に例示目的のためだけに、半導体構造体１５００の中のＮＡＮＤメモリ１５０４は、図７Ｂに関して第１の半導体構造体７０３において上記に詳細に説明されているように、基板１５０２の上方のメモリスタック７１５を通って垂直方向に延在する３Ｄ ＮＡＮＤメモリストリング７１７のアレイを含む。半導体構造体７０３および１５００の両方の中の同様の構造体の詳細（たとえば、材料、製作プロセス、機能など）は、下記に繰り返されていない。ＮＡＮＤメモリ１５０４は、他の実施形態では、２Ｄ ＮＡＮＤメモリセル（たとえば、１４０３）のアレイを含むことが可能であるということが理解される。
図１５Ａに図示されているように、半導体構造体１５００は、基板１５０２の上に、および、ＮＡＮＤメモリ１５０４（たとえば、３Ｄ ＮＡＮＤメモリストリング７１７のアレイ）の外側に、周辺回路１５０６をさらに含む。ＮＡＮＤメモリ１５０４およびＮＡＮＤメモリ１５０４の周辺回路１５０６の両方は、同じ平面に、たとえば、基板１５０２の上に形成され得る。周辺回路１５０６は、ページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバー（たとえば、ワードラインドライバ）、チャージポンプ、電流もしくは電圧リファレンス、または、回路の任意のアクティブまたはパッシブコンポーネント（たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシタ）のうちの１つまたは複数を含む、ＮＡＮＤメモリ１５０４をセンシングおよび制御するための周辺回路の全体または一部であることが可能である。いくつかの実施形態において、周辺回路１５０６は、複数のトランジスタ１５０８を含む。トランジスタ１５０８は、基板１５０２の「上に」形成され得、トランジスタ１５０８の全体または一部は、基板１５０２の中に（たとえば、基板１５０２の上部表面の下方に）および／または基板１５０２の直ぐ上に形成されている。アイソレーション領域（たとえば、ＳＴＩ）およびドープ領域（たとえば、トランジスタ１５０８のソース領域およびドレイン領域）は、同様に基板１５０２の中に形成され得る。いくつかの実施形態によれば、トランジスタ１５０８は、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどのテクノロジーノード）によって高速である。
いくつかの実施形態において、半導体構造体１５００は、また、ＮＡＮＤメモリ１５０４（たとえば、メモリスタック７１５、３Ｄ ＮＡＮＤメモリストリング７１７）および周辺回路１５０６の上方に相互接続層１５１０を含み、３Ｄ ＮＡＮＤメモリストリング７１７および周辺回路１５０６へおよびそれから、電気信号を転送する。相互接続層１５１０は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。ＮＡＮＤメモリ１５０４（たとえば、３Ｄ ＮＡＮＤメモリストリング７１７）および周辺回路１５０６は、同様に、相互接続層１５１０の中の相互接続部によって電気的に接続され得る。いくつかの実施形態において、半導体構造体１５００は、相互接続層１５１０、メモリスタック７１５（および、それを通る３Ｄ ＮＡＮＤメモリストリング７１７）、および周辺回路１５０６の上方に、ボンディング層１５１２をさらに含む。ボンディング層１５１２は、複数のボンディング接触部１５１４と、ボンディング接触部１５１４を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
同じ半導体構造体の中のＮＡＮＤメモリおよびＮＡＮＤメモリの周辺回路の相対的位置は、図１５Ａに示されているように同じ平面にあるように限定されない。いくつかの実施形態において、ＮＡＮＤメモリの周辺回路は、ＮＡＮＤメモリの上方にある。いくつかの実施形態において、ＮＡＮＤメモリの周辺回路は、ＮＡＮＤメモリの下方にある。図１５Ｂは、いくつかの実施形態による、ＮＡＮＤメモリおよび周辺回路を有する別の例示的な半導体構造体１５０１の断面を図示している。半導体構造体１５０１は、半導体構造体７０３と同様になっており、その両方は、メモリスタック７１５、３Ｄ ＮＡＮＤメモリストリング７１７のアレイ、メモリスタック７１５の上方の相互接続層７２３、および、相互接続層７２３の上方のボンディング層７２５を含む。したがって、半導体構造体７０３および１５０１の両方の中の同様の構造体の詳細（たとえば、材料、製作プロセス、機能など）は繰り返されていない。
半導体構造体７０３とは異なり、半導体構造体１５０１は、基板１５０３の上に、メモリスタック７１５（および、それを通る３Ｄ ＮＡＮＤメモリストリング７１７）の下方に、周辺回路１５０７をさらに含む。周辺回路１５０７は、ページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバー（たとえば、ワードラインドライバ）、チャージポンプ、電流もしくは電圧リファレンス、または、回路の任意のアクティブまたはパッシブコンポーネント（たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシタ）のうちの１つまたは複数を含む、３Ｄ ＮＡＮＤメモリストリング７１７をセンシングおよび制御するための周辺回路の全体または一部であることが可能である。いくつかの実施形態において、周辺回路１５０７は、複数のトランジスタ１５０９を含む。トランジスタ１５０９は、基板１５０３の「上に」形成され得、トランジスタ１５０９の全体または一部は、基板１５０３の中に（たとえば、基板１５０３の上部表面の下方に）および／または基板１５０３の直ぐ上に形成されている。アイソレーション領域（たとえば、ＳＴＩ）およびドープ領域（たとえば、トランジスタ１５０９のソース領域およびドレイン領域）は、同様に基板１５０３の中に形成され得る。いくつかの実施形態によれば、トランジスタ１５０９は、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどのテクノロジーノード）によって高速である。
いくつかの実施形態において、半導体構造体１５０１は、また、相互接続層１５１１を含み、相互接続層１５１１は、垂直方向に周辺回路１５０７とメモリスタック７１５（および、それを通る３Ｄ ＮＡＮＤメモリストリング７１７）との間に形成されており、３Ｄ ＮＡＮＤメモリストリング７１７と周辺回路１５０７との間で電気信号を転送するために、３Ｄ ＮＡＮＤメモリストリング７１７および周辺回路１５０７を電気的に接続している。相互接続層１５１１は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。３Ｄ ＮＡＮＤメモリストリング７１７および周辺回路１５０７は、同様に、相互接続層１５１１の中の相互接続部によって電気的に接続され得る。いくつかの実施形態において、半導体構造体１５０１は、半導体層１５０５をさらに含み、メモリスタック７１５（および、それを通る３Ｄ ＮＡＮＤメモリストリング７１７）が、半導体層１５０５の上方に形成され得る。半導体層１５０５は、たとえば、１つまたは複数の薄膜堆積プロセスによって、相互接続層１５１１の上方に形成されたポリシリコン層であることが可能である。次いで、メモリスタック７１５は、半導体層１５０５の上方に形成され得る。周辺回路１５０７は、図１５Ｂに示されているように、メモリスタック７１５（および、それを通る３Ｄ ＮＡＮＤメモリストリング７１７）の下方にあるが、いくつかの実施形態において、周辺回路１５０７は、メモリスタック７１５（および、それを通る３Ｄ ＮＡＮＤメモリストリング７１７）の上方にあってもよいということが理解される。
図１５Ａおよび図１５Ｂの中の半導体構造体１５００および１５０１は、ＮＡＮＤフラッシュメモリを含むが、ＤＲＡＭを含む半導体構造体は、半導体構造体１５００および１５０１と同様の構成を有することが可能であるということが理解される。たとえば、本明細書で開示されているようなＤＲＡＭを含む半導体構造体（たとえば、７０４および７０５）は、同様に、ＤＲＡＭセルの周辺回路の全体または一部を含むことが可能である。ＤＲＡＭセルの周辺回路は、ＤＲＡＭセルと同じ平面に（たとえば、ＤＲＡＭセルアレイの外側）、ＤＲＡＭセルアレイの上方に、および／または、ＤＲＡＭセルアレイの下方にあることが可能である。
上記に説明されているように、方法１６００または方法１７００にしたがって製作される、プログラマブルロジックデバイスおよび異種メモリを有する半導体デバイスは、いくつかの実施形態によれば、製造時に未定義の関数を有しており、その所望の機能を実施するように、製造後にプログラムされる必要がある。たとえば、図１８は、いくつかの実施形態による、プログラマブルロジックデバイスを有する半導体デバイスをプログラムするための例示的な方法１８００のフローチャートである。図１８に説明されている半導体デバイスは、たとえば、図７Ａおよび図７Ｂにそれぞれ示されている半導体デバイス７００および７０１を含む、本明細書で説明されている任意の半導体デバイスであることが可能である。
図１８を参照すると、方法１８００は、動作１８０２において開始し、動作１８０２では、プログラマブルロジックデバイス（たとえば、ＦＰＧＡ）を有する半導体デバイスによって実施されることとなる関数が特定されている。たとえば、Ｉ／Ｏインターフェース、異なるレベルにおける機能的挙動および／またはモジュール、およびその内部インターフェース、およびシステムクロックが、この段階において機能仕様として定義され得る。方法１８００は、図１８に図示されているように、動作１８０４に進み、動作１８０４では、機能仕様が、ＨＤＬ（たとえば、ＶＨＤＬまたはＶｅｒｉｌｏｇなど）の形態で提供される。たとえば、ＨＤＬの中のレジスター転送レベル（ＲＴＬ）記述が、生成およびシミュレートされ得る。方法１８００は、図１８に図示されているように、動作１８０６に進み、動作１８０６では、ＨＤＬにおいて特定された設計が合成される。たとえば、プログラマブルロジックデバイスのためのビットストリーム／ネットリストが、ロジック合成プロセスによって発生させられ得、それは、所望の機能的挙動の抽象仕様を、たとえば、ＲＴＬにおいて、ロジックブロックレベルにおける設計に変換する。方法１８００は、図１８に図示されているように、動作１８０８に進み、動作１８０８では、ロジックブロックが、プログラマブルロジックデバイスのグリッドの上に設置されてルーティングされる（相互接続される）。たとえば、自動化された設置およびルーティング手順が、ネットリストに基づいてピンアウトを発生させるように実施され得、それは、プログラマブルロジックデバイスの外側のパーツとインターフェース接続するために使用されることとなる。動作１８０２、１８０４、１８０６、および１８０８は、電子設計自動化（ＥＤＡ）ツールによって実施され得る。
方法１８００は、図１８に図示されているように、動作１８１０に進み、動作１８１０では、プログラマブルロジックデバイスを有する半導体デバイスが構成される。たとえば、設計プロセスおよび検証プロセスが完了すると、たとえば、ＦＰＧＡベンダーのプロプライエタリソフトウェアを使用して発生させられるバイナリーファイルが、プログラマブルロジックデバイスを構成するために使用され得る。１つの例において、ビットストリームのフォーマットの中のこのファイルは、インターフェース（たとえば、シリアルインターフェース（ＪＴＡＧ））を介してＦＰＧＡの中へ、または、半導体デバイスの中のメモリデバイス（たとえば、ＤＲＡＭおよび／もしくはＮＡＮＤメモリ）へ、転送／ダウンロードされる。いくつかの実施形態において、方法１８００は、図１８に図示されているように、動作１８１２に進むことが可能であり、動作１８１２では、残りのプログラマブルロジックデバイス設計が機能し続けている間に、プログラマブルロジックデバイスを有する半導体デバイスが、ダイナミック様式で部分的に再構成され得るということが理解される。たとえば、動作しているＦＰＧＡ設計の中のプログラマブルロジックブロックのサブセットは、部分的なビットストリームを半導体デバイスの中のＦＰＧＡの中へダウンロードすることによって再構成され得る。部分的な再構成は、アクティブＦＰＧＡ設計の中の関数モジュールのダイナミックな変化を可能にすることができる。
本開示の１つの態様によれば、半導体デバイスは、ＮＡＮＤメモリセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む。また、半導体デバイスは、第２の半導体構造体を含み、第２の半導体構造体は、ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む。また、半導体デバイスは、第３の半導体構造体を含み、第３の半導体構造体は、プログラマブルロジックデバイスと、複数の第３のボンディング接触部を含む第３のボンディング層とを含む。半導体デバイスは、第１のボンディング層と第３のボンディング層との間の第１のボンディングインターフェースと、第２のボンディング層と第３のボンディング層との間の第２のボンディングインターフェースとをさらに含む。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第１のセットの第３のボンディング接触部と接触している。第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第２のセットの第３のボンディング接触部と接触している。第１のボンディングインターフェースおよび第２のボンディングインターフェースは、同じ平面にある。
いくつかの実施形態において、第３の半導体構造体は、基板と、基板の上のプログラマブルロジックデバイスと、プログラマブルロジックデバイスの上方の第３のボンディング層とを含む。
いくつかの実施形態において、第１の半導体構造体は、第３のボンディング層の上方の第１のボンディング層と、第１のボンディング層の上方のＮＡＮＤメモリセルのアレイと、ＮＡＮＤメモリセルのアレイの上方にあり、ＮＡＮＤメモリセルのアレイと接触している第１の半導体層とを含む。いくつかの実施形態において、ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングまたは２Ｄ ＮＡＮＤメモリセルのうちの少なくとも１つを含む。
いくつかの実施形態において、半導体構造体は、第１の半導体層の上方に第１のパッドアウト相互接続層をさらに含む。いくつかの実施形態において、第１の半導体層は、単結晶シリコンを含む。いくつかの実施形態において、第１の半導体層は、ポリシリコンを含む。
いくつかの実施形態において、第２の半導体構造体は、第３のボンディング層の上方の第２のボンディング層と、第２のボンディング層の上方のＤＲＡＭセルアレイと、ＤＲＡＭセルアレイの上方にあり、ＤＲＡＭセルアレイと接触している第２の半導体層とを含む。
いくつかの実施形態において、半導体構造体は、第２の半導体層の上方に第２のパッドアウト相互接続層をさらに含む。いくつかの実施形態において、第２の半導体層は、単結晶シリコンを含む。
いくつかの実施形態において、第１の半導体構造体は、第１の基板と、第１の基板の上のＮＡＮＤメモリセルのアレイと、ＮＡＮＤメモリセルのアレイの上方の第１のボンディング層とを含む。いくつかの実施形態において、ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングまたは２Ｄ ＮＡＮＤメモリセルのうちの少なくとも１つを含む。
いくつかの実施形態において、第２の半導体構造体は、第２の基板と、第２の基板の上のＤＲＡＭセルのアレイと、ＤＲＡＭセルのアレイの上方の第２のボンディング層とを含む。
いくつかの実施形態において、第３の半導体構造体は、第１のボンディング層および第２のボンディング層の上方の第３のボンディング層と、第３のボンディング層の上方のプログラマブルロジックデバイスと、プログラマブルロジックデバイスの上方にあり、プログラマブルロジックデバイスと接触している第３の半導体層とを含む。
いくつかの実施形態において、半導体構造体は、第３の半導体層の上方にパッドアウト相互接続層をさらに含む。いくつかの実施形態において、第３の半導体層は、単結晶シリコンを含む。
いくつかの実施形態において、第１の半導体構造体は、ＮＡＮＤメモリセルのアレイの周辺回路をさらに含む。いくつかの実施形態において、第２の半導体構造体は、ＤＲＡＭセルのアレイの周辺回路をさらに含む。いくつかの実施形態において、第３の半導体構造体は、ＮＡＮＤメモリセルのアレイまたはＤＲＡＭセルのアレイのうちの少なくとも１つの周辺回路をさらに含む。
いくつかの実施形態において、第１の半導体構造体は、垂直方向に第１のボンディング層とＮＡＮＤメモリセルのアレイとの間に第１の相互接続層を含み、第２の半導体構造体は、垂直方向に第２のボンディング層とＤＲＡＭセルのアレイとの間に第２の相互接続層を含み、第３の半導体構造体は、垂直方向に第３のボンディング層とプログラマブルロジックデバイスとの間に第３の相互接続層を含む。
いくつかの実施形態において、プログラマブルロジックデバイスは、第１および第３の相互接続層、第１のボンディング接触部、ならびに第１のセットの第３のボンディング接触部を通して、ＮＡＮＤメモリセルのアレイに電気的に接続されており、プログラマブルロジックデバイスは、第２および第３の相互接続層、第２のボンディング接触部、ならびに第２のセットの第３のボンディング接触部を通して、ＤＲＡＭセルのアレイに電気的に接続されている。
いくつかの実施形態において、ＮＡＮＤメモリセルのアレイは、第１の、第２の、および第３の相互接続層、ならびに、第１の、第２の、および第３のボンディング接触部を通して、ＤＲＡＭセルのアレイに電気的に接続されている。
いくつかの実施形態において、プログラマブルロジックデバイスは、複数のプログラマブルロジックブロックを含む。
いくつかの実施形態において、第１の、第２の、および第３の半導体構造体のそれぞれは、スタティックランダムアクセスメモリ（ＳＲＡＭ）キャッシュを含まない。
本開示の別の態様によれば、半導体デバイスを形成するための方法が開示されている。複数の第１の半導体構造体が、第１のウエハの上に形成される。第１の半導体構造体のうちの少なくとも１つは、ＮＡＮＤメモリセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む。第１のウエハは、複数の第１のダイへとダイシングされ、第１のダイのうちの少なくとも１つが、第１の半導体構造体のうちの少なくとも１つを含むようになっている。複数の第２の半導体構造体が、第２のウエハの上に形成される。第２の半導体構造体のうちの少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む。第２のウエハは、複数の第２のダイへとダイシングされ、第２のダイのうちの少なくとも１つが、第２の半導体構造体のうちの少なくとも１つを含むようになっている。複数の第３の半導体構造体が、第３のウエハの上に形成される。第３の半導体構造体のうちの少なくとも１つは、プログラマブルロジックデバイス、および、複数の第３のボンディング接触部を含む第３のボンディング層を含む。第３のウエハは、複数の第３のダイへとダイシングされ、第３のダイのうちの少なくとも１つが、第３の半導体構造体のうちの少なくとも１つを含むようになっている。第３の半導体構造体が、第１の半導体構造体および第２の半導体構造体のそれぞれに結合されるように、第３のダイならびに第１のダイおよび第２のダイのそれぞれが、向かい合った様式で結合される。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第１のセットの第３のボンディング接触部と接触している。第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第２のセットの第３のボンディング接触部と接触している。
いくつかの実施形態において、複数の第１の半導体構造体を形成するために、ＮＡＮＤメモリセルのアレイが、第１のウエハの上に形成され、第１の相互接続層が、ＮＡＮＤメモリセルのアレイの上方に形成され、第１のボンディング層が、第１の相互接続層の上方に形成される。いくつかの実施形態において、複数の第１の半導体構造体を形成するために、ＮＡＮＤメモリセルのアレイの周辺回路が、第１のウエハの上に形成される。
いくつかの実施形態において、複数の第２の半導体構造体を形成するために、ＤＲＡＭセルのアレイが、第２のウエハの上に形成され、第２の相互接続層が、ＤＲＡＭセルのアレイの上方に形成され、第２のボンディング層が、第２の相互接続層の上方に形成される。いくつかの実施形態において、複数の第２の半導体構造体を形成するために、ＤＲＡＭセルのアレイの周辺回路が、第２のウエハの上に形成される。
いくつかの実施形態において、複数の第３の半導体構造体を形成するために、プログラマブルロジックデバイスが、第３のウエハの上に形成され、第３の相互接続層が、プログラマブルロジックデバイスの上方に形成され、第３のボンディング層が、第３の相互接続層の上方に形成される。いくつかの実施形態において、複数の第３の半導体構造体を形成するために、ＮＡＮＤメモリセルのアレイまたはＤＲＡＭセルのアレイのうちの少なくとも１つの周辺回路が、第３のウエハの上に形成される。
いくつかの実施形態において、第３の半導体構造体は、結合するステップの後に、第１の半導体構造体および第２の半導体構造体の上方にある。いくつかの実施形態において、第３のウエハは、結合するステップの後に半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、第３の半導体構造体は、結合するステップの後に、第１の半導体構造体および第２の半導体構造体の下方にある。いくつかの実施形態において、第１のウエハおよび第２のウエハは、結合するステップの後に、第１の半導体層および第２の半導体層をそれぞれ形成するために薄くされ、第１のパッドアウト相互接続層および第２のパッドアウト相互接続層が、第１の半導体層および第２の半導体層の上方にそれぞれ形成される。
いくつかの実施形態において、結合するステップは、ハイブリッドボンディングを含む。
本開示のさらに別の態様によれば、半導体デバイスを形成するための方法が開示されている。複数の第１の半導体構造体が、第１のウエハの上に形成される。第１の半導体構造体のうちの少なくとも１つは、ＮＡＮＤメモリセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む。第１のウエハは、複数の第１のダイへとダイシングされ、第１のダイのうちの少なくとも１つが、第１の半導体構造体のうちの少なくとも１つを含むようになっている。複数の第２の半導体構造体が、第２のウエハの上に形成される。第２の半導体構造体のうちの少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む。第２のウエハは、複数の第２のダイへとダイシングされ、第２のダイのうちの少なくとも１つが、第２の半導体構造体のうちの少なくとも１つを含むようになっている。複数の第３の半導体構造体が、第３のウエハの上に形成される。第３の半導体構造体のうちの少なくとも１つは、プログラマブルロジックデバイス、および、複数の第３のボンディング接触部を含む第３のボンディング層を含む。少なくとも１つの第３の半導体構造体が、第１の半導体構造体および第２の半導体構造体のそれぞれに結合されるように、結合された構造体を形成するために第３のウエハならびに少なくとも１つの第１のダイおよび少なくとも１つの第２のダイのそれぞれが、向かい合った様式で結合される。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第１のセットの第３のボンディング接触部と接触している。第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第２のセットの第３のボンディング接触部と接触している。結合された構造体は、複数のダイへとダイシングされる。ダイのうちの少なくとも１つは、結合された第１の、第２の、および第３の半導体構造体を含む。
いくつかの実施形態において、複数の第１の半導体構造体を形成するために、ＮＡＮＤメモリセルのアレイが、第１のウエハの上に形成され、第１の相互接続層が、ＮＡＮＤメモリセルのアレイの上方に形成され、第１のボンディング層が、第１の相互接続層の上方に形成される。いくつかの実施形態において、複数の第１の半導体構造体を形成するために、ＮＡＮＤメモリセルのアレイの周辺回路が、第１のウエハの上に形成される。
いくつかの実施形態において、複数の第２の半導体構造体を形成するために、ＤＲＡＭセルのアレイが、第２のウエハの上に形成され、第２の相互接続層が、ＤＲＡＭセルのアレイの上方に形成され、第２のボンディング層が、第２の相互接続層の上方に形成される。いくつかの実施形態において、複数の第２の半導体構造体を形成するために、ＤＲＡＭセルのアレイの周辺回路が、第２のウエハの上に形成される。
いくつかの実施形態において、複数の第３の半導体構造体を形成するために、プログラマブルロジックデバイスが、第３のウエハの上に形成され、第３の相互接続層が、プログラマブルロジックデバイスの上方に形成され、第３のボンディング層が、第３の相互接続層の上方に形成される。いくつかの実施形態において、複数の第３の半導体構造体を形成するために、ＮＡＮＤメモリセルのアレイまたはＤＲＡＭセルのアレイのうちの少なくとも１つの周辺回路が、第３のウエハの上に形成される。
いくつかの実施形態において、第３の半導体構造体は、結合するステップの後に、第１の半導体構造体および第２の半導体構造体の上方にある。いくつかの実施形態において、第３のウエハは、結合するステップの後に半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、第３の半導体構造体は、結合するステップの後に、第１の半導体構造体および第２の半導体構造体の下方にある。いくつかの実施形態において、第１のウエハおよび第２のウエハは、結合するステップの後に、第１の半導体層および第２の半導体層をそれぞれ形成するために薄くされ、第１のパッドアウト相互接続層および第２のパッドアウト相互接続層が、第１の半導体層および第２の半導体層の上方にそれぞれ形成される。
いくつかの実施形態において、結合するステップは、ハイブリッドボンディングを含む。
本開示のさらなる別の態様によれば、半導体デバイスは、プログラマブルロジックブロックのアレイを含むロジックダイと、複数のタイプのメモリを含むメモリブロックのアレイを含むメモリダイと、ロジックダイとメモリダイとの間のボンディングインターフェースであって、プログラマブルロジックブロックのアレイが、ボンディングインターフェースを通してメモリブロックのアレイに電気的に接続されるようになっている、ボンディングインターフェースとを含む。
いくつかの実施形態において、複数のタイプのメモリは、ＮＡＮＤメモリ、ＤＲＡＭ、およびＰＣＭを含む。
いくつかの実施形態において、複数のタイプのメモリは、ＳＲＡＭを含まない。
いくつかの実施形態において、ロジックダイまたはメモリダイのうちの少なくとも１つは、複数の論理回路をさらに含む。
いくつかの実施形態において、ロジックダイのプログラマブルロジックブロックのアレイ、および、メモリダイのメモリブロックのアレイは、ＳＲＡＭキャッシュを共有しない。
したがって、特定の実施形態の先述の説明は、他の人が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験なしに、さまざまな用途に関して、そのような特定の実施形態を容易に修正および／または適合させることができる本開示の一般的な性質を明らかにすることとなる。したがって、そのような適合および修正は、本明細書に提示されている教示および指針に基づいて、開示されている実施形態の均等物の意味および範囲の中にあることを意図している。本明細書での言い回しまたは専門用語は、説明の目的のためのものであり、限定ではなく、本明細書の専門用語または言い回しは、教示および指針に照らして当業者によって解釈されることとなるようになっているということが理解されるべきである。
本開示の実施形態は、特定の機能およびその関係の実装を図示する機能的なビルディングブロックの助けを借りて上記に説明されてきた。これらの機能的なビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能およびその関係が適当に実施される限りにおいて、代替的な境界が定義され得る。
概要および要約のセクションは、本発明者によって企図される本開示の１つまたは複数の（しかし、すべてではない）例示的な実施形態を記載している可能性があり、したがって、決して本開示および添付の特許請求の範囲を限定することを意図していない。
本開示の幅および範囲は、上記に説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみにしたがって定義されるべきである。
１００ システム
１０２ ハイブリッドコントローラ
１０４ ＤＲＡＭ
１０６ ＮＡＮＤメモリ
１０８ プロセッサ
２００ 半導体デバイス
２０２ ＭＣＰ
２０４ 導体端子、ピン
２０６ 回路基板
２１０ ＤＲＡＭダイ
２１２ ＮＡＮＤダイ
３００ 半導体デバイス
３０１ ロジックダイ
３０２ メモリダイ
３０３ プログラマブルロジックブロック
３０４ メモリブロック
３０５ Ｉ／Ｏインターフェース回路、論理回路
３０６ Ｉ／Ｏインターフェース回路、論理回路
３０７ クロック管理回路、論理回路
３０８ クロック管理回路、論理回路
３１０ ボンディングインターフェース
４００ 半導体デバイス
４０１ 半導体デバイス
４０２ 第１の半導体構造体
４０４ 第２の半導体構造体
４０６ 第３の半導体構造体
４０８ 第１のボンディングインターフェース
４１０ 第２のボンディングインターフェース
５０２ プログラマブルロジックデバイス（ＰＬＤ）
５０３ 半導体構造体
５０４ プログラマブルロジックブロック
５０５ 半導体構造体
５０６ ＮＡＮＤメモリ
５０８ ワードラインドライバ
５１０ ページバッファ
５１２ ＤＲＡＭ
５１４ 行デコーダ
５１６ 列デコーダ
５１８ Ｉ／Ｏブロック
６０３ 半導体構造体
６０５ 半導体構造体
７００ 半導体デバイス
７０１ 半導体デバイス
７０２ 第１の半導体構造体
７０３ 第１の半導体構造体
７０４ 第２の半導体構造体
７０５ 第２の半導体構造体
７０６ 第３の半導体構造体
７０７ 第３の半導体構造体
７０８ 第１のボンディングインターフェース
７０９ 第１のボンディングインターフェース
７１０ 第２のボンディングインターフェース
７１１ 第２のボンディングインターフェース
７１２ 基板
７１３ 基板
７１４ デバイス層
７１５ メモリスタック
７１６ プログラマブルロジックデバイス
７１７ ３Ｄ ＮＡＮＤメモリストリング
７１９ プラグ
７２０ 周辺回路
７２１ プラグ
７２２ トランジスタ
７２３ 相互接続層
７２４ 相互接続層
７２５ ボンディング層
７２６ ボンディング層
７２７ ボンディング接触部
７２８ ボンディング接触部
７２９ 基板
７３０ ボンディング層
７３１ ＤＲＡＭセル
７３２ ボンディング接触部
７３３ ＤＲＡＭ選択トランジスタ
７３４ 相互接続層
７３５ キャパシタ
７３６ ３Ｄ ＮＡＮＤメモリストリング
７３７ ビットライン
７３８ メモリスタック
７３９ 共通のプレート
７４０ プラグ
７４１ 相互接続層
７４２ 半導体層
７４３ ボンディング層
７４４ パッドアウト相互接続層
７４５ ボンディング接触部
７４６ 接触パッド
７４７ ボンディング層
７４８ 接触部
７４９ ボンディング接触部
７５０ ボンディング層
７５１ 相互接続層
７５２ ボンディング接触部
７５３ デバイス層
７５４ 相互接続層
７５５ プログラマブルロジックデバイス
７５６ ＤＲＡＭセル
７５８ ＤＲＡＭ選択トランジスタ
７５９ 周辺回路
７６０ キャパシタ
７６１ トランジスタ
７６２ 半導体層
７６３ 半導体層
７６４ ビットライン
７６５ パッドアウト相互接続層
７６６ 共通のプレート
７６７ 接触パッド
７６８ パッドアウト相互接続層
７６９ 接触部
７７０ 接触パッド
７７２ 接触部
７７４ プラグ
８０２ シリコン基板
８０４ トランジスタ
８０６ デバイス層
８０８ プログラマブルロジックデバイス
８１２ 周辺回路
８１４ 相互接続層
８１６ ボンディング層
８１８ ボンディング接触部
９０２ シリコン基板
９０４ メモリスタック
９０６ 導体層
９０８ 誘電体層
９１０ ３Ｄ ＮＡＮＤメモリストリング
９１２ プラグ
９１４ メモリフィルム
９１６ 半導体層
９１８ プラグ
９２０ 相互接続層
９２２ ボンディング層
９２４ ボンディング接触部
１００２ シリコン基板
１００４ トランジスタ、ＤＲＡＭ選択トランジスタ
１００６ キャパシタ
１００７ ビットライン
１００８ ＤＲＡＭセル
１００９ 共通のプレート
１０１２ ＤＲＡＭセル
１０１４ 相互接続層
１０１６ ボンディング層
１０１８ ボンディング接触部
１１０２ 第１のボンディングインターフェース
１１０４ 第２のボンディングインターフェース
１１０６ 第１の半導体層
１１０８ 第２の半導体層
１１１０ 第１のパッドアウト相互接続層
１１１２ 第２のパッドアウト相互接続層
１１１４ パッド接触部
１１１６ パッド接触部
１１１８ 接触部
１１２０ 接触部
１２０２ 第１のウエハ
１２０４ 第１の半導体構造体
１２０６ 第２のウエハ
１２０８ 第２の半導体構造体
１２１０ 第３のウエハ
１２１２ 第３の半導体構造体
１２１４ ダイ
１２１６ ダイ
１２１８ ダイ
１２２０ 第１のボンディングインターフェース
１２２２ 第２のボンディングインターフェース
１３０２ 第１のウエハ
１３０４ 第１の半導体構造体
１３０６ 第２のウエハ
１３０８ 第２の半導体構造体
１３１０ 第３のウエハ
１３１２ 第３の半導体構造体
１３１４ ダイ
１３１６ ダイ
１３１８ 第１のボンディングインターフェース
１３２０ 第２のボンディングインターフェース
１３２２ ダイ
１４００ 半導体構造体
１４０２ 基板
１４０３ ２Ｄ ＮＡＮＤメモリセル
１４０５ ソース／ドレイン
１４０７ 選択トランジスタ
１４０９ フローティングゲート
１４１１ 制御ゲート
１４１３ 相互接続層
１４１５ ボンディング層
１４１７ ボンディング接触部
１５００ 半導体構造体
１５０１ 半導体構造体
１５０２ 基板
１５０３ 基板
１５０４ ＮＡＮＤメモリ
１５０５ 半導体層
１５０６ 周辺回路
１５０７ 周辺回路
１５０８ トランジスタ
１５０９ トランジスタ
１５１０ 相互接続層
１５１１ 相互接続層
１５１２ ボンディング層
１５１４ ボンディング接触部

Claims (53)

  1. 半導体デバイスであって、
    ＮＡＮＤメモリセルのアレイ、および、複数の第１のボンディング接触部を含む第１のボンディング層を含む、第１の半導体構造体と、
    ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイ、および、複数の第２のボンディング接触部を含む第２のボンディング層を含む、第２の半導体構造体と、
    プログラマブルロジックデバイス、および、複数の第３のボンディング接触部を含む第３のボンディング層を含む、第３の半導体構造体と、
    前記第１のボンディング層と前記第３のボンディング層との間の第１のボンディングインターフェースであって、前記第１のボンディング接触部は、前記第１のボンディングインターフェースにおいて、第１のセットの前記第３のボンディング接触部と接触している、第１のボンディングインターフェースと、
    前記第２のボンディング層と前記第３のボンディング層との間の第２のボンディングインターフェースであって、前記第２のボンディング接触部は、前記第２のボンディングインターフェースにおいて、第２のセットの前記第３のボンディング接触部と接触している、第２のボンディングインターフェースと
    を含み、
    前記第１のボンディングインターフェースおよび前記第２のボンディングインターフェースは、同じ平面にある、半導体デバイス。
  2. 前記第３の半導体構造体は、
    基板と、
    前記基板の上の前記プログラマブルロジックデバイスと、
    前記プログラマブルロジックデバイスの上方の前記第３のボンディング層と
    を含む、請求項１に記載の半導体デバイス。
  3. 前記第１の半導体構造体は、
    前記第３のボンディング層の上方の前記第１のボンディング層と、
    前記第１のボンディング層の上方の前記ＮＡＮＤメモリセルのアレイと、
    前記ＮＡＮＤメモリセルのアレイの上方にあり、前記ＮＡＮＤメモリセルのアレイと接触している第１の半導体層と
    を含む、請求項２に記載の半導体デバイス。
  4. 前記ＮＡＮＤメモリセルのアレイは、３次元（３Ｄ）ＮＡＮＤメモリストリングまたは２次元（２Ｄ）ＮＡＮＤメモリセルのうちの少なくとも１つを含む、請求項３に記載の半導体デバイス。
  5. 前記第１の半導体層の上方に第１のパッドアウト相互接続層をさらに含む、請求項３または４に記載の半導体デバイス。
  6. 前記第１の半導体層は、単結晶シリコンを含む、請求項３から５のいずれか一項に記載の半導体デバイス。
  7. 前記第１の半導体層は、ポリシリコンを含む、請求項３から５のいずれか一項に記載の半導体デバイス。
  8. 前記第２の半導体構造体は、
    前記第３のボンディング層の上方の前記第２のボンディング層と、
    前記第２のボンディング層の上方の前記ＤＲＡＭセルのアレイと、
    前記ＤＲＡＭセルのアレイの上方にあり、前記ＤＲＡＭセルのアレイと接触している第２の半導体層と
    を含む、請求項２から７のいずれか一項に記載の半導体デバイス。
  9. 前記第２の半導体層の上方に第２のパッドアウト相互接続層をさらに含む、請求項８に記載の半導体デバイス。
  10. 前記第２の半導体層は、単結晶シリコンを含む、請求項８または９に記載の半導体デバイス。
  11. 前記第１の半導体構造体は、
    第１の基板と、
    前記第１の基板の上の前記ＮＡＮＤメモリセルのアレイと、
    前記ＮＡＮＤメモリセルのアレイの上方の前記第１のボンディング層と
    を含む、請求項１に記載の半導体デバイス。
  12. 前記ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングまたは２Ｄ ＮＡＮＤメモリセルのうちの少なくとも１つを含む、請求項１１に記載の半導体デバイス。
  13. 前記第２の半導体構造体は、
    第２の基板と、
    前記第２の基板の上の前記ＤＲＡＭセルのアレイと、
    前記ＤＲＡＭセルのアレイの上方の前記第２のボンディング層と
    を含む、請求項１１または１２に記載の半導体デバイス。
  14. 前記第３の半導体構造体は、
    前記第１のボンディング層および前記第２のボンディング層の上方の前記第３のボンディング層と、
    前記第３のボンディング層の上方の前記プログラマブルロジックデバイスと、
    前記プログラマブルロジックデバイスの上方にあり、前記プログラマブルロジックデバイスと接触している第３の半導体層と
    を含む、請求項１１から１３のいずれか一項に記載の半導体デバイス。
  15. 前記第３の半導体層の上方にパッドアウト相互接続層をさらに含む、請求項１４に記載の半導体デバイス。
  16. 前記第３の半導体層は、単結晶シリコンを含む、請求項１４または１５に記載の半導体デバイス。
  17. 前記第１の半導体構造体は、前記ＮＡＮＤメモリセルのアレイの周辺回路をさらに含む、請求項１から１６のいずれか一項に記載の半導体デバイス。
  18. 前記第２の半導体構造体は、前記ＤＲＡＭセルのアレイの周辺回路をさらに含む、請求項１から１７のいずれか一項に記載の半導体デバイス。
  19. 前記第３の半導体構造体は、前記ＮＡＮＤメモリセルのアレイまたは前記ＤＲＡＭセルのアレイのうちの少なくとも１つの周辺回路をさらに含む、請求項１から１８のいずれか一項に記載の半導体デバイス。
  20. 前記第１の半導体構造体は、垂直方向に前記第１のボンディング層と前記ＮＡＮＤメモリセルのアレイとの間に第１の相互接続層を含み、
    前記第２の半導体構造体は、垂直方向に前記第２のボンディング層と前記ＤＲＡＭセルのアレイとの間に第２の相互接続層を含み、
    前記第３の半導体構造体は、垂直方向に前記第３のボンディング層と前記プログラマブルロジックデバイスとの間に第３の相互接続層を含む、請求項１から１９のいずれか一項に記載の半導体デバイス。
  21. 前記プログラマブルロジックデバイスは、前記第１および第３の相互接続層、前記第１のボンディング接触部、ならびに前記第１のセットの前記第３のボンディング接触部を通して、前記ＮＡＮＤメモリセルのアレイに電気的に接続されており、
    前記プログラマブルロジックデバイスは、前記第２および第３の相互接続層、前記第２のボンディング接触部、ならびに前記第２のセットの前記第３のボンディング接触部を通して、前記ＤＲＡＭセルのアレイに電気的に接続されている、請求項２０に記載の半導体デバイス。
  22. 前記ＮＡＮＤメモリセルのアレイは、前記第１の、第２の、および第３の相互接続層、ならびに、前記第１の、第２の、および第３のボンディング接触部を通して、前記ＤＲＡＭセルのアレイに電気的に接続されている、請求項２１に記載の半導体デバイス。
  23. 前記プログラマブルロジックデバイスは、複数のプログラマブルロジックブロックを含む、請求項１から２２のいずれか一項に記載の半導体デバイス。
  24. 前記第１の、第２の、および第３の半導体構造体のそれぞれは、スタティックランダムアクセスメモリ（ＳＲＡＭ）キャッシュを含まない、請求項１から２２のいずれか一項に記載の半導体デバイス。
  25. 半導体デバイスを形成するための方法であって、
    第１のウエハの上に複数の第１の半導体構造体を形成するステップであって、前記第１の半導体構造体のうちの少なくとも１つは、ＮＡＮＤメモリセルのアレイ、および、複数の第１のボンディング接触部を含む第１のボンディング層を含む、ステップと、
    前記第１のウエハを複数の第１のダイへとダイシングするステップであって、前記第１のダイのうちの少なくとも１つが、前記第１の半導体構造体のうちの前記少なくとも１つを含むようになっている、ステップと、
    第２のウエハの上に複数の第２の半導体構造体を形成するステップであって、前記第２の半導体構造体のうちの少なくとも１つは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイ、および、複数の第２のボンディング接触部を含む第２のボンディング層を含む、ステップと、
    前記第２のウエハを複数の第２のダイへとダイシングするステップであって、前記第２のダイのうちの少なくとも１つが、前記第２の半導体構造体のうちの前記少なくとも１つを含むようになっている、ステップと、
    第３のウエハの上に複数の第３の半導体構造体を形成するステップであって、前記第３の半導体構造体のうちの少なくとも１つは、プログラマブルロジックデバイス、および、複数の第３のボンディング接触部を含む第３のボンディング層を含む、ステップと、
    前記第３のウエハを複数の第３のダイへとダイシングするステップであって、前記第３のダイのうちの少なくとも１つが、前記第３の半導体構造体のうちの前記少なくとも１つを含むようになっている、ステップと、
    前記第３の半導体構造体が、前記第１の半導体構造体および前記第２の半導体構造体のそれぞれに結合されるように、（ｉ）前記第３のダイならびに（ｉｉ）前記第１のダイおよび前記第２のダイのそれぞれを向かい合った様式で結合するステップであって、前記第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第１のセットの前記第３のボンディング接触部と接触しており、前記第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第２のセットの前記第３のボンディング接触部と接触している、ステップと
    を含む、方法。
  26. 前記複数の第１の半導体構造体を形成するステップは、
    前記第１のウエハの上に前記ＮＡＮＤメモリセルのアレイを形成するステップと、
    前記ＮＡＮＤメモリセルのアレイの上方に第１の相互接続層を形成するステップと、
    前記第１の相互接続層の上方に前記第１のボンディング層を形成するステップと
    を含む、請求項２５に記載の方法。
  27. 前記複数の第１の半導体構造体を形成するステップは、前記第１のウエハの上に前記ＮＡＮＤメモリセルのアレイの周辺回路を形成するステップをさらに含む、請求項２６に記載の方法。
  28. 前記複数の第２の半導体構造体を形成するステップは、
    前記第２のウエハの上に前記ＤＲＡＭセルのアレイを形成するステップと、
    前記ＤＲＡＭセルのアレイの上方に第２の相互接続層を形成するステップと、
    前記第２の相互接続層の上方に前記第２のボンディング層を形成するステップと
    を含む、請求項２５から２７のいずれか一項に記載の方法。
  29. 前記複数の第２の半導体構造体を形成するステップは、前記第２のウエハの上に前記ＤＲＡＭセルのアレイの周辺回路を形成するステップをさらに含む、請求項２８に記載の方法。
  30. 前記複数の第３の半導体構造体を形成するステップは、
    前記第３のウエハの上に前記プログラマブルロジックデバイスを形成するステップと、
    前記プログラマブルロジックデバイスの上方に第３の相互接続層を形成するステップと、
    前記第３の相互接続層の上方に前記第３のボンディング層を形成するステップと
    を含む、請求項２５から２９のいずれか一項に記載の方法。
  31. 前記複数の第３の半導体構造体を形成するステップは、前記第３のウエハの上に前記ＮＡＮＤメモリセルのアレイまたは前記ＤＲＡＭセルのアレイのうちの少なくとも１つの周辺回路を形成するステップをさらに含む、請求項３０に記載の方法。
  32. 前記第３の半導体構造体は、前記結合するステップの後に、前記第１の半導体構造体および前記第２の半導体構造体の上方にある、請求項２５から３１のいずれか一項に記載の方法。
  33. 前記結合するステップの後に半導体層を形成するために前記第３のウエハを薄くするステップと、
    前記半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項３２に記載の方法。
  34. 前記第３の半導体構造体は、前記結合するステップの後に、前記第１の半導体構造体および前記第２の半導体構造体の下方にある、請求項２５から３１のいずれか一項に記載の方法。
  35. 前記結合するステップの後に、第１の半導体層および第２の半導体層をそれぞれ形成するために、前記第１のウエハおよび前記第２のウエハを薄くするステップと、
    前記第１の半導体層および前記第２の半導体層の上方にそれぞれ第１のパッドアウト相互接続層および第２のパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項３４に記載の方法。
  36. 前記結合するステップは、ハイブリッドボンディングを含む、請求項２５から３５のいずれか一項に記載の方法。
  37. 半導体デバイスを形成するための方法であって、
    第１のウエハの上に複数の第１の半導体構造体を形成するステップであって、前記第１の半導体構造体のうちの少なくとも１つは、ＮＡＮＤメモリセルのアレイ、および、複数の第１のボンディング接触部を含む第１のボンディング層を含む、ステップと、
    前記第１のウエハを複数の第１のダイへとダイシングするステップであって、前記第１のダイのうちの少なくとも１つが、前記第１の半導体構造体のうちの前記少なくとも１つを含むようになっている、ステップと、
    第２のウエハの上に複数の第２の半導体構造体を形成するステップであって、前記第２の半導体構造体のうちの少なくとも１つは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイ、および、複数の第２のボンディング接触部を含む第２のボンディング層を含む、ステップと、
    前記第２のウエハを複数の第２のダイへとダイシングするステップであって、前記第２のダイのうちの少なくとも１つが、前記第２の半導体構造体のうちの前記少なくとも１つを含むようになっている、ステップと、
    第３のウエハの上に複数の第３の半導体構造体を形成するステップであって、前記第３の半導体構造体のうちの少なくとも１つは、プログラマブルロジックデバイス、および、複数の第３のボンディング接触部を含む第３のボンディング層を含む、ステップと、
    前記少なくとも１つの第３の半導体構造体が、前記第１の半導体構造体および前記第２の半導体構造体のそれぞれに結合されるように、結合された構造体を形成するために（ｉ）前記第３のウエハならびに（ｉｉ）前記少なくとも１つの第１のダイおよび前記少なくとも１つの第２のダイのそれぞれを向かい合った様式で結合するステップであって、前記第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第１のセットの前記第３のボンディング接触部と接触しており、前記第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第２のセットの前記第３のボンディング接触部と接触している、ステップと、
    前記結合された構造体を複数のダイへとダイシングするステップであって、前記ダイのうちの少なくとも１つは、結合された前記第１の、第２の、および第３の半導体構造体を含む、ステップと
    を含む、方法。
  38. 前記複数の第１の半導体構造体を形成するステップは、
    前記第１のウエハの上に前記ＮＡＮＤメモリセルのアレイを形成するステップと、
    前記ＮＡＮＤメモリセルのアレイの上方に第１の相互接続層を形成するステップと、
    前記第１の相互接続層の上方に前記第１のボンディング層を形成するステップと
    を含む、請求項３７に記載の方法。
  39. 前記複数の第１の半導体構造体を形成するステップは、前記第１のウエハの上に前記ＮＡＮＤメモリセルのアレイの周辺回路を形成するステップをさらに含む、請求項３８に記載の方法。
  40. 前記複数の第２の半導体構造体を形成するステップは、
    前記第２のウエハの上に前記ＤＲＡＭセルのアレイを形成するステップと、
    前記ＤＲＡＭセルのアレイの上方に第２の相互接続層を形成するステップと、
    前記第２の相互接続層の上方に前記第２のボンディング層を形成するステップと
    を含む、請求項３７から３９のいずれか一項に記載の方法。
  41. 前記複数の第２の半導体構造体を形成するステップは、前記第２のウエハの上に前記ＤＲＡＭセルのアレイの周辺回路を形成するステップをさらに含む、請求項４０に記載の方法。
  42. 前記複数の第３の半導体構造体を形成するステップは、
    前記第３のウエハの上に前記プログラマブルロジックデバイスを形成するステップと、
    前記プログラマブルロジックデバイスの上方に第３の相互接続層を形成するステップと、
    前記第３の相互接続層の上方に前記第３のボンディング層を形成するステップと
    を含む、請求項３７から４１のいずれか一項に記載の方法。
  43. 前記複数の第３の半導体構造体を形成するステップは、前記第３のウエハの上に前記ＮＡＮＤメモリセルのアレイまたは前記ＤＲＡＭセルのアレイのうちの少なくとも１つの周辺回路を形成するステップをさらに含む、請求項４２に記載の方法。
  44. 前記第３の半導体構造体は、前記結合するステップの後に、前記第１の半導体構造体および前記第２の半導体構造体の上方にある、請求項３７から４３のいずれか一項に記載の方法。
  45. 前記結合するステップの後に半導体層を形成するために前記第３のウエハを薄くするステップと、
    前記半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項４４に記載の方法。
  46. 前記第３の半導体構造体は、前記結合するステップの後に、前記第１の半導体構造体および前記第２の半導体構造体の下方にある、請求項３７から４３のいずれか一項に記載の方法。
  47. 前記結合するステップの後に、第１の半導体層および第２の半導体層をそれぞれ形成するために、前記第１のウエハおよび前記第２のウエハを薄くするステップと、
    前記第１の半導体層および前記第２の半導体層の上方にそれぞれ第１のパッドアウト相互接続層および第２のパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項４６に記載の方法。
  48. 前記結合するステップは、ハイブリッドボンディングを含む、請求項３７から４７のいずれか一項に記載の方法。
  49. 半導体デバイスであって、
    プログラマブルロジックブロックのアレイを含むロジックダイと、
    複数のタイプのメモリを含むメモリブロックのアレイを含むメモリダイと、
    前記ロジックダイと前記メモリダイとの間のボンディングインターフェースであって、前記プログラマブルロジックブロックのアレイが、前記ボンディングインターフェースを通して前記メモリブロックのアレイに電気的に接続されるようになっている、ボンディングインターフェースと
    を含む、半導体デバイス。
  50. 前記複数のタイプのメモリは、ＮＡＮＤメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、および相変化メモリ（ＰＣＭ）を含む、請求項４９に記載の半導体デバイス。
  51. 前記複数のタイプのメモリは、スタティックランダムアクセスメモリ（ＳＲＡＭ）を含まない、請求項４９または５０に記載の半導体デバイス。
  52. 前記ロジックダイまたは前記メモリダイのうちの少なくとも１つは、複数の論理回路をさらに含む、請求項４９から５１のいずれか一項に記載の半導体デバイス。
  53. 前記ロジックダイの前記プログラマブルロジックブロックのアレイ、および、前記メモリダイの前記メモリブロックのアレイは、ＳＲＡＭキャッシュを共有しない、請求項４９から５２のいずれか一項に記載の半導体デバイス。
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