WO2016143553A1 - 固体撮像装置および製造方法、半導体ウェハ、並びに電子機器 - Google Patents

固体撮像装置および製造方法、半導体ウェハ、並びに電子機器 Download PDF

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WO2016143553A1
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岩渕　寿章
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Definitions

  • the present technology relates to a solid-state imaging device and manufacturing method, a semiconductor wafer, and an electronic device, and particularly relates to a solid-state imaging device and manufacturing method, a semiconductor wafer, and an electronic device that can improve yield.
  • CMOS Complementary Metal Oxide Semiconductor
  • an inspection circuit that generates a characteristic measurement signal to be supplied to the circuit block of each chip, or supplies the signal to the circuit block of the chip to measure the characteristic, or a pad connected to the inspection circuit.
  • a technique for forming on a scribe region of a semiconductor wafer has been proposed (see, for example, Patent Document 1).
  • chipping occurs at the stepped portion of the pad, or the dicing blade is clogged at the Cu pattern portion, resulting in chipping.
  • the circuit of the solid-state imaging device may be damaged, resulting in a decrease in yield.
  • an inspection circuit is formed on the scribe region, so that a Si (silicon) layer exists on the surface of the scribe region. Therefore, for example, when the scribe region is cut by laser ablation dicing, Si and Cu in the Cu pattern are melted in the scribe region during laser processing to form Cu silicide.
  • the Cu silicide generated in this way grows in such a way that the reaction progresses even at room temperature and changes its state, which causes dust. If it does so, the pixel defect of a solid-state imaging device will generate
  • the present technology has been made in view of such a situation, and is intended to improve the yield at the time of manufacturing the solid-state imaging device.
  • the solid-state imaging device for a plurality of pixels and a chip region provided with an element for driving the pixels, and adjacent to the chip region, and is necessary for driving the pixels. And a measurement region provided with a measurement pad for measuring the characteristics of the chip region.
  • connection wiring for connecting the test circuit for measuring the characteristic and the measurement pad can be further provided.
  • the inspection circuit may be further provided in the measurement area.
  • the manufacturing method includes a chip region provided with a plurality of pixels and an element for driving the pixel, and provided adjacent to the chip region, and is necessary for driving the pixel.
  • the semiconductor wafer is composed of a sensor wafer provided with the pixels and one or more other wafers different from the sensor wafer, and after the silicon in the dicing line portion of the sensor wafer is removed, the dicing process is performed. Can be done.
  • an inspection circuit for measuring the characteristics can be further provided.
  • An inspection circuit for measuring the characteristics can be further provided in the dicing line portion of the other wafer.
  • the copper coverage in the dicing line can be made lower than the copper coverage in a region different from the dicing line.
  • the solid-state imaging device is provided with a plurality of pixels and a chip region in which an element for driving the pixels is provided, and adjacent to the chip region. Elements and wiring necessary for the above are not provided, and a measurement area provided with a measurement pad for measuring the characteristics of the chip area is provided.
  • the semiconductor wafer according to the second aspect of the present technology is provided with a chip region provided with a plurality of pixels and an element for driving the pixels, and adjacent to the chip region, and is necessary for driving the pixels.
  • the semiconductor wafer includes a sensor wafer provided with the pixels and one or more other wafers different from the sensor wafer, and the dicing line portion of the sensor wafer is in a state where silicon is removed. it can.
  • an inspection circuit for measuring the characteristics can be further provided.
  • An inspection circuit for measuring the characteristics can be further provided in the dicing line portion of the other wafer.
  • the copper coverage in the dicing line can be made lower than the copper coverage in a region different from the dicing line.
  • a semiconductor wafer is provided with a plurality of pixels and a chip region provided with an element for driving the pixels, and is provided adjacent to the chip region to drive the pixels. Necessary elements and wirings are not provided, and a dicing line that divides a measurement area provided with a measurement pad for measuring the characteristics of the chip area and a plurality of areas including the chip area and the measurement area And are provided.
  • the electronic device is provided with a chip region provided with a plurality of pixels and an element for driving the pixel, and adjacent to the chip region, and is necessary for driving the pixel.
  • a solid-state imaging device which is not provided with an element and wiring and has a measurement region provided with a measurement pad for measuring the characteristics of the chip region.
  • the solid-state imaging device is provided with a plurality of pixels and a chip region in which an element for driving the pixels is provided, and adjacent to the chip region. Elements and wiring necessary for the above are not provided, and a measurement area provided with a measurement pad for measuring the characteristics of the chip area is provided.
  • the yield can be improved.
  • FIG. 1 is a diagram illustrating a configuration example of an embodiment of a semiconductor wafer to which the present technology is applied. In more detail, FIG. 1 shows only a part of the semiconductor wafer.
  • the semiconductor wafer 11 shown in FIG. 1 is provided with chip regions 21-1 to 21-6 in which pixel circuits, wirings, and the like constituting the solid-state imaging device are formed by stacking.
  • a region between the chip regions 21-1 to 21-6 is a scribe region 22.
  • the chip area 21-1 to the chip area 21-6 are also simply referred to as the chip area 21 when it is not necessary to distinguish between them.
  • the chip region 21-5 includes a pixel region 31 in which pixels that receive incident light and perform photoelectric conversion are arranged in a matrix, and a peripheral region 32 surrounding the pixel region 31.
  • the pixel area 31 is formed with a pixel circuit composed of a pixel driving element such as a photoelectric conversion element or a transistor, and the peripheral area 32 can be electrically connected to a wiring (not shown) or to the outside.
  • Pads such as the pads 41-1 to 41-6 are provided.
  • the pads 41-1 to 41-6 are also simply referred to as pads 41 when it is not necessary to distinguish them.
  • a dicing line 51 which is a region to be cut (cut) during dicing, and an inspection circuit and a measurement pad for inspection electrically connected to the inspection circuit are formed.
  • a use area 52 is provided.
  • the dicing line 51 is an area that divides a plurality of dicing lines 51 formed on the semiconductor wafer 11 and includes a chip area 21 and a measurement area 52 that are solid-state imaging devices after being singulated.
  • the measurement region 52 is not provided with elements and wiring necessary for driving the solid-state imaging device, that is, driving the pixels provided in the chip region 21, and the characteristics of the chip region 21 such as an inspection circuit and a measurement pad are not provided. This is an area where only circuits and members for measuring the above are provided.
  • a measurement region 52 is provided adjacent to the chip region 21-5 between the chip region 21-5 and the dicing line 51.
  • the measurement circuit 52 adjacent to the left side is provided with an inspection circuit 61 and measurement pads 62-1 to 62-6.
  • the inspection circuit 61 is a circuit called a TEG (Test Element Group), and monitors the film thickness of the chip area 21, or the resistance value of a circuit or wiring formed in the chip area 21. This is a circuit for measuring the basic characteristic values of the.
  • the inspection circuit 61 is connected to the measurement pads 62-1 to 62-6 by wiring.
  • the measurement pads 62-1 to 62-6 are also simply referred to as measurement pads 62 when it is not necessary to distinguish between them.
  • the test circuit 61 and the chip region 21-5 are electrically connected by electrically connecting the measurement pad 62 and the pad 41 with a probe (probe), for example. And the inspection circuit 61 is driven to measure a desired characteristic.
  • each chip region 21 is separated from the semiconductor wafer 11.
  • the chip area 21-5 and a portion adjacent to the chip area 21-5 in the measurement area 52 are formed as one chip by singulation (dicing), and this chip is used as the solid-state imaging device 71. ing. That is, the portion in the region R11 in the semiconductor wafer 11 is the solid-state imaging device 71.
  • the measurement region 52 is a region where only circuits and pads necessary for measuring the characteristics of the chip region 21 such as the inspection circuit 61 and the measurement pad 62 are formed, and is necessary for the operation of the solid-state imaging device 71. Since elements, wirings, and the like are not provided, the area is not particularly necessary after being singulated. Therefore, after the singulation, the measurement region 52 portion may be removed from the chip, and only the chip region 21 portion may be the final solid-state imaging device 71.
  • ⁇ Cross section of scribe area> Further, the cross section of the scribe region 22 is as shown in FIG. 3, for example.
  • FIG. 3 the same reference numerals are given to the portions corresponding to those in FIG. 1, and the description thereof will be omitted as appropriate.
  • the figure shown by the arrow A11 shows a cross section of the scribe region 22
  • the figure shown by the arrow A12 is a figure when the figure shown by the arrow A11 is viewed from the top to the bottom in the drawing. That is, the diagram indicated by the arrow A12 is a diagram when the scribe region 22 is viewed from the same direction as in FIG.
  • the semiconductor wafer 11 is composed of a sensor wafer 101 and a logic wafer 102, and the sensor wafer 101 and the logic wafer 102 are bonded together by, for example, plasma bonding or the like.
  • the sensor wafer 101 is a semiconductor wafer that realizes an imaging function, in which a chip region 21 is provided with pixels including photoelectric conversion elements.
  • the logic wafer 102 is a semiconductor wafer in which a logic circuit that performs various signal processing such as signal processing on a pixel signal read from a pixel is formed in the chip region 21.
  • the sensor wafer 101 includes a silicon substrate 111 made of Si or the like and a wiring layer 112 made of SiOx (silicon oxide) laminated on the silicon substrate 111.
  • the logic wafer 102 includes a silicon substrate 113 made of Si or the like, a wiring layer 114 made of a low dielectric constant insulating film (Low-K) such as SiOC, and a wiring layer 115 made of SiO.
  • a silicon substrate 113 made of Si or the like
  • a wiring layer 114 made of a low dielectric constant insulating film (Low-K) such as SiOC
  • a wiring layer 115 made of SiO.
  • a measurement pad 62-1 made of Al (aluminum) is formed in the measurement region 52 portion of the wiring layer 115, and the measurement pad is formed by the openings 121 provided in the sensor wafer 101 and the logic wafer 102.
  • the portion 62-1 is opened.
  • a Cu pattern 122 made of global thick Cu is provided for reinforcing the strength of the measurement pad 62-1 portion.
  • a Cu pattern 123 composed of a Cu measurement pad for measuring the characteristics of the chip region 21, a Cu pad for reinforcing the strength, and the like. Is provided.
  • the Cu pattern 123 has a certain thickness and area, but in the figure of the Cu pattern 123, the thickness in the vertical direction is thinner than the thickness of the Cu pattern 122. That is, the wiring layer 114 is a wiring layer in which the Cu pattern 123 having a thinner thickness than the thickness of the Cu pattern 122 formed in the wiring layer 115 is formed.
  • Si constituting the silicon substrate 111 is completely removed by etching or the like as indicated by an arrow Q11. Therefore, SiO constituting the wiring layer 112 is exposed at the dicing line 51 in the sensor wafer 101.
  • the portion of the dicing line 51 is not provided with wiring, pads, or the like in order to facilitate cutting during dicing. In other words, nothing is provided.
  • a dummy Cu pattern 124 made of thin Cu is provided on the dicing line 51 in the wiring layer 114.
  • the Cu pattern 124 is lower than the coverage of the Cu pattern in the portion where the Cu pattern 123 is provided, that is, the measurement region 52 portion, such as the coverage of the wiring layer 114 is about 30% or less. It is formed as follows.
  • the coverage of the Cu pattern is the ratio of the Cu area per unit area.
  • Cu guard rings 125 to 128 for preventing unintentional electrical connection (short circuit) in the chip region 21 are provided.
  • the semiconductor wafer 11 is configured as described above, so that the yield at the time of manufacturing the solid-state imaging device can be improved more easily.
  • the measurement pad 62 is provided on the dicing line 51, a step is generated in the portion of the measurement pad 62, or the Cu pattern 122 or the Cu pattern 123 is disposed immediately below the measurement pad 62 for strength reinforcement. Therefore, chipping occurs when dicing is performed. When such chipping occurs, the circuit of the solid-state imaging device or the like may be damaged in some cases, resulting in a decrease in yield.
  • the measurement region 52 is provided between the dicing line 51 and the chip region 21, and the measurement pad 62 is arranged in the measurement region 52.
  • a scribe structure in which a dicing line 51 cut during dicing and a line provided with a plurality of measurement pads 62 used for measurement during inspection are divided into different lines.
  • the dicing line 51 has a configuration in which only a Cu pattern (Cu dummy wiring) having a low Cu coverage is disposed as in the Cu pattern 124. By setting it as such a structure, the volume of Cu in the dicing line 51 can be restrained low.
  • the yield of a solid-state imaging device can be improved.
  • Si in the dicing line 51 portion of the sensor wafer 101 on which the pixels are formed is completely removed by etching or the like before dicing.
  • Cu silicide is not generated in the sensor wafer 101 even when laser ablation dicing is performed.
  • pixel defects due to Cu silicide debris (dust) can be prevented, and the yield of the solid-state imaging device can be improved. That is, the yield can be improved by suppressing the occurrence of initial failure caused by Cu silicide debris and the decrease in reliability due to the growth of debris. This also makes it possible to obtain a high-quality solid-state imaging device.
  • the processing speed (cutting speed) by the laser light is slow in the Si portion, but in the semiconductor wafer 11, Si on the surface of the dicing line 51 is removed. Therefore, the processing speed by the laser beam at the time of dicing of the semiconductor wafer 11 can be increased, and singulation can be performed in a shorter time.
  • the TEG such as the inspection circuit 61 is provided in the measurement region 52 in the semiconductor wafer 11.
  • a TEG such as the inspection circuit 61 may be formed on the dicing line 51 in the logic wafer 102, and the TEG such as the inspection circuit 61 and the measurement pad 62 may be connected by wiring.
  • a manufacturing apparatus for manufacturing a solid-state imaging device first manufactures a sensor wafer 151 and a logic wafer 152 as indicated by an arrow W11 in FIG.
  • the manufacturing apparatus forms pixels made of photoelectric conversion elements and the like on the silicon substrate 161, and has wirings and the like, and forms a wiring layer 162 made of one or a plurality of layers on the silicon substrate 161 by laminating these.
  • One wafer composed of the silicon substrate 161 and the wiring layer 162 is referred to as a sensor wafer 151.
  • the sensor wafer 151, the silicon substrate 161, and the wiring layer 162 correspond to the sensor wafer 101, the silicon substrate 111, and the wiring layer 112 shown in FIG.
  • the manufacturing apparatus includes wiring and the like, and a wiring layer 164 including one or more layers is formed on the silicon substrate 163 by stacking, and one wafer including the silicon substrate 163 and the wiring layer 164 is formed as a logic wafer. 152.
  • the logic wafer 152, the silicon substrate 163, and the wiring layer 164 correspond to the logic wafer 102, the silicon substrate 113, and the wiring layer composed of the wiring layer 114 and the wiring layer 115 shown in FIG.
  • the manufacturing apparatus joins the sensor wafer 151 and the logic wafer 152 by plasma bonding as shown by an arrow W12 to form one semiconductor wafer 171.
  • the sensor wafer 151 and the logic wafer 152 are bonded so that the wiring layer 162 of the sensor wafer 151 and the wiring layer 164 of the logic wafer 152 face each other.
  • the semiconductor wafer 171 corresponds to the semiconductor wafer 11 shown in FIG. 1, and the semiconductor wafer 171 is formed with a region corresponding to the plurality of chip regions 21 and a region corresponding to the scribe region 22. .
  • the manufacturing apparatus processes and thins the surface of the silicon substrate 161 constituting the semiconductor wafer 171.
  • the manufacturing apparatus forms an on-chip color filter 181 and an on-chip color lens 182 constituting the pixel for each pixel in an area corresponding to the chip area 21 in the semiconductor wafer 171 as indicated by an arrow W14.
  • the manufacturing apparatus etches the dicing line portion in the sensor wafer 151 to remove Si, or forms openings in the measurement region portions in the sensor wafer 151 and the logic wafer 152, and opens the measurement pad portion. .
  • a portion indicated by an arrow Q21 in the semiconductor wafer 171 is a scribe region.
  • the portion of the scribe region that is, the region R21 is enlarged, as shown by an arrow Q22
  • the structure of the scribe region is the same as that shown by the arrow A11 in FIG.
  • the part indicated by the arrow Q22 is an enlarged part of the region R21 in the semiconductor wafer 171.
  • the semiconductor wafer 171 is divided into individual pieces by dicing, and the resulting chips are used as a solid-state imaging device.
  • the dicing line portion is cut by dicing as described above, and a chip including a chip area and a measurement area is used as a solid-state imaging device. At this time, the portion of the measurement region is removed from the chip as necessary.
  • the semiconductor wafer on which a plurality of solid-state imaging devices (chip areas) are formed is a wafer obtained by bonding a sensor wafer and a logic wafer is described. It may be obtained by pasting together.
  • the semiconductor wafer 221 is obtained by pasting together a sensor wafer 231, which is three semiconductor wafers, a DRAM (Dynamic Random Access Memory) wafer 232, and a logic wafer 233.
  • a sensor wafer 231 which is three semiconductor wafers
  • a DRAM (Dynamic Random Access Memory) wafer 232 a DRAM (Dynamic Random Access Memory) wafer 232
  • a logic wafer 233 a logic wafer 233.
  • the figure indicated by the arrow A21 shows a cross section of the scribe region
  • the figure indicated by the arrow A22 is a view when the figure indicated by the arrow A21 is viewed from the top to the bottom in the figure. .
  • the sensor wafer 231 and the logic wafer 233 correspond to the sensor wafer 101 and the logic wafer 102 shown in FIG. Further, the DRAM wafer 232 disposed between the sensor wafer 231 and the logic wafer 233 is a semiconductor wafer in which a portion of the chip area constituting the solid-state imaging device serves as a memory.
  • pixel circuits, wirings, and the like are formed, and a chip region 241-1 and a chip region 241-2 that are part of the solid-state imaging device are formed.
  • the chip region 241-1 and the chip are also formed.
  • a region between the regions 241-2 is a scribe region 242.
  • the scribe area 242 is provided with a dicing line 251 and a measurement area 252.
  • the chip area 241-1 and the chip area 241-2 correspond to the chip area 21 shown in FIG. 1, and the dicing line 251 and the measurement area 252 correspond to the dicing line 51 and the measurement area 52 shown in FIG. To do.
  • chip area 241-1 and the chip area 241-2 are simply referred to as a chip area 241 unless it is necessary to distinguish between them.
  • the sensor wafer 231 includes a silicon substrate 261 made of Si and a wiring layer 262 made up of a plurality of layers stacked on the silicon substrate 261, and an oxide layer is interposed between the silicon substrate 261 and the wiring layer 262.
  • An insulating layer 263 formed using a film is provided.
  • the DRAM wafer 232 has a silicon substrate 264 made of Si and a wiring layer 265 made of a plurality of layers stacked on the silicon substrate 264. Further, the logic wafer 233 includes a silicon substrate 266 made of Si and a wiring layer 267 made of a plurality of layers stacked on the silicon substrate 266.
  • a measurement pad 271 made of Al is formed in the measurement region 252 of the wiring layer 262 of the sensor wafer 231, and the measurement pad 271 is opened by the opening 272 provided in the sensor wafer 231. ing.
  • the measurement pad 271 corresponds to the measurement pad 62 shown in FIG.
  • the measurement pad 271 is electrically connected to an Al wiring or pad provided in a portion of the measurement region 252 in the wiring layer 265 of the DRAM wafer 232 by a Cu wiring 273 including vias and electrodes.
  • the dicing line 251 portion of the sensor wafer 231 is not only the silicon substrate 261 portion, but most of the wiring layer 262 is removed by etching or the like, and a deep groove 274 is formed.
  • This portion of the groove 274 is a portion that is cut during dicing, and Si is completely removed in the portion of the groove 274 as shown by the arrow A22 as in the example shown by the arrow A12 in FIG.
  • the shaded area in the diagonally left direction indicates the Si area.
  • the semiconductor wafer 221 has a configuration in which the dicing line 251 is formed with a deep groove 274 to reduce the thickness of the dicing line 251 so that the semiconductor wafer 221 can be separated into pieces more easily.
  • a guard ring 275 and a guard ring 276 are formed of Cu or Al in the vicinity of the boundary between the dicing line 251 and the measurement region 252 in the chip region 241 portion of the wiring layer 262 of the sensor wafer 231.
  • an Al pattern 277 made of Al wiring, a pad, or the like is formed in a portion of the measurement region 252 in the wiring layer 265, and the Al pattern 277 is connected to the measurement pad 271 by a Cu wiring 273. ing.
  • a guard ring 278 and a guard ring 279 are formed of Al at a portion near the boundary between the dicing line 251 and the measurement region 252 in the chip region 241 portion of the wiring layer 265.
  • an Al measurement pad 280 is formed in a portion of the measurement region 252 in the wiring layer 267, and the Global pad is provided immediately below the measurement pad 280 for reinforcing the strength of the measurement pad 280 portion.
  • a Cu pattern 281 made of thick Cu is provided.
  • the measurement pads 280 and the measurement pads 271 used for measuring (inspecting) the characteristics of the chip region 241 are all arranged on the same line, that is, in the measurement region 252.
  • a Cu pattern 282 such as a Cu pad for reinforcing the strength is provided immediately below the Cu pattern 281 in the measurement region 252 portion of the wiring layer 267.
  • the layer in which the Cu pattern 282 is formed is a wiring layer made of a low dielectric constant insulating film (Low-K) such as SiOC.
  • the DRAM wafer 232 is not provided with a wiring layer made of a low dielectric constant insulating film (Low-K) such as SiOC, and the wiring layer 265 of the DRAM wafer 232 is provided with Al wiring. It consists only of layers. In particular, no Al dummy wiring is disposed in the dicing line 251 portion of the wiring layer 265. However, since Al does not generate growing debris, an Al dummy wiring may be disposed in the portion of the dicing line 251 in the wiring layer 265.
  • a Cu pattern 283 having a low Cu coverage is formed in the dicing line 251 portion of the wiring layer 267, more specifically in the same layer as the layer in which the Cu pattern 282 is formed.
  • the Cu pattern 283 also has a Cu pattern 282 in other regions such as a portion where the Cu pattern 282 is provided, such as a measurement region 252 portion. It is formed so that it may become lower than the coverage of.
  • a guard ring 284 and a guard ring 285 are formed of Cu or Al in the vicinity of the boundary between the dicing line 251 and the measurement region 252 in the portion of the chip region 241 in the wiring layer 267.
  • the yield at the time of manufacturing the solid-state imaging device can be improved more easily.
  • a measurement region 252 is provided between the dicing line 251 and the chip region 241, and inspection pads such as the measurement pad 271 and the measurement pad 280 are arranged in the measurement region 252. .
  • the Cu dummy wiring is not arranged in the Global layer or the Semi-Global layer of the dicing line 251, and the coverage of the Cu pattern 283 provided in the dicing line 251 portion is in other regions such as the measurement region 252. It is designed to be lower than the Cu pattern coverage.
  • the step in the dicing line 251 can be eliminated, the volume of Cu can be reduced, chipping can be prevented, and the yield of the solid-state imaging device can be improved.
  • the groove 274 in the dicing line 251 portion of the sensor wafer 231 it is possible to further facilitate dicing.
  • the generation of Cu silicide can be reduced, and the yield of the solid-state imaging device can be improved.
  • the occurrence of Cu silicide is prevented, the yield of the solid-state imaging device is improved, and a higher-quality solid-state imaging device is provided. Obtainable. Moreover, when performing laser ablation dicing, it can process simply and rapidly.
  • a manufacturing apparatus for manufacturing a solid-state imaging device first manufactures a DRAM wafer 321 and a logic wafer 322 as indicated by an arrow W21 in FIG.
  • the manufacturing apparatus forms a wiring layer 332 composed of one or a plurality of layers on a silicon substrate 331 by laminating one wafer composed of the silicon substrate 331 and the wiring layer 332 as a DRAM wafer 321 that functions as a memory.
  • the DRAM wafer 321, the silicon substrate 331, and the wiring layer 332 correspond to the DRAM wafer 232, the silicon substrate 264, and the wiring layer 265 shown in FIG. 5, respectively.
  • the manufacturing apparatus includes wiring and the like on the silicon substrate 333, and a wiring layer 334 including one or a plurality of layers is formed by stacking, and one wafer including the silicon substrate 333 and the wiring layer 334 is logic processed. A wafer 322 is assumed.
  • the logic wafer 322, the silicon substrate 333, and the wiring layer 334 correspond to the logic wafer 233, the silicon substrate 266, and the wiring layer 267 shown in FIG.
  • the manufacturing apparatus bonds the DRAM wafer 321 and the logic wafer 322 by plasma bonding as indicated by an arrow W22.
  • the DRAM wafer 321 and the logic wafer 322 are bonded so that the wiring layer 332 of the DRAM wafer 321 and the wiring layer 334 of the logic wafer 322 face each other.
  • the manufacturing apparatus processes the surface of the silicon substrate 331 constituting the DRAM wafer 321 as shown by an arrow W23 to thin the silicon substrate 331.
  • the manufacturing apparatus forms a pixel made of a photoelectric conversion element or the like on the silicon substrate 341 as indicated by an arrow W24. Further, the manufacturing apparatus has wiring or the like on the silicon substrate 341 and forms a wiring layer 342 composed of one or a plurality of layers by stacking, and one wafer composed of the silicon substrate 341 and the wiring layer 342 is formed as a sensor wafer 351. And, the sensor wafer 351, the silicon substrate 341, and the wiring layer 342 correspond to the sensor wafer 231, the silicon substrate 261, and the wiring layer 262 shown in FIG.
  • the manufacturing apparatus joins the sensor wafer 351 obtained in this way and the DRAM wafer 321 to which the logic wafer 322 is joined by plasma joining to form one semiconductor wafer 361.
  • the sensor wafer 351 and the DRAM wafer 321 are bonded so that the wiring layer 342 of the sensor wafer 351 and the silicon substrate 331 of the DRAM wafer 321 face each other.
  • the manufacturing apparatus processes the surface of the silicon substrate 341 constituting the semiconductor wafer 361 as shown by an arrow W25 in FIG. 7, thereby thinning the silicon substrate 341.
  • the manufacturing apparatus forms an on-chip color filter 371 and an on-chip color lens 372 constituting the pixel for each pixel in an area corresponding to the chip area 241 in the semiconductor wafer 361 as indicated by an arrow W26.
  • the manufacturing apparatus then etches the dicing line portion of the sensor wafer 351 to remove Si, or forms an opening in the measurement region portion of the sensor wafer 351 and opens the measurement pad portion. As a result, a chip region, a measurement region, and a dicing line are formed on the semiconductor wafer 361.
  • a portion indicated by an arrow Q31 in the semiconductor wafer 361 is a scribe region.
  • the structure of the scribe region is the same as that indicated by the arrow A21 in FIG. 5, as indicated by an arrow Q32.
  • the part indicated by the arrow Q32 is an enlarged part of the region R31 in the semiconductor wafer 361.
  • the semiconductor wafer 361 is separated into pieces by dicing, and the resulting chips are used as solid-state imaging devices.
  • dicing the dicing line portion is cut as described above, and a chip composed of a chip area and a measurement area is used as a solid-state imaging device. At this time, the portion of the measurement region is removed from the chip as necessary.
  • ⁇ Modification Example 1 of Second Embodiment> ⁇ Inspection circuit layout> Also in the semiconductor wafer 221 shown in FIG. 5, the TEG corresponding to the inspection circuit 61 shown in FIG. 1 is arranged in the measurement region 252. However, when it is necessary to destroy the TEG by dicing, May be formed on the dicing line 251.
  • the scribe area 242 shown in FIG. 5 is configured as shown in FIG. 8, for example.
  • portions corresponding to those in FIG. 5 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • FIG. 8 shows a view of the semiconductor wafer 221 shown by the arrow A21 in FIG. 5 when viewed from the top down in FIG.
  • a measurement pad 271 and measurement pads 401 to 403 similar to the measurement pad 271 are formed in the measurement region 252 portion of the wiring layer 262 of the sensor wafer 231.
  • an inspection circuit 404 as a TEG is formed in a portion of the dicing line 251 in the wiring layer 265 of the DRAM wafer 232.
  • the test circuit 404 is electrically connected to the measurement pad 271 and the measurement pads 401 to 403 by wirings 405-1 to 405-4, which are connection wirings, respectively.
  • wirings 405-1 to 405-4 are also simply referred to as wirings 405 when it is not necessary to distinguish them.
  • each wiring 405 includes, for example, the inspection circuit 404, the measurement pad 271 and the measurement pads 401 to 401 that are formed across the wiring layer 262, the silicon substrate 264, and the wiring layer 265 via a plurality of layers. It is a multi-layer wiring connecting 403.
  • the inspection circuit 404 is formed in the dicing line 251 in this way, the inspection circuit 404 is destroyed during dicing, so that confidentiality can be improved. In this case, since the inspection circuit 404 is formed not on the sensor wafer 231 but on the DRAM wafer 232, it is not necessary to form a Si region in the dicing line 251 portion of the sensor wafer 231.
  • the present technology provides an electronic device that uses a solid-state imaging device for a photoelectric conversion unit, such as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, or a copying machine that uses a solid-state imaging device for an image reading unit. Applicable to all devices.
  • FIG. 9 is a diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus to which the present technology is applied.
  • the imaging device 901 includes an optical unit 911 including a lens group, a solid-state imaging device (imaging device) 912, and a DSP (Digital Signal Processor) circuit 913 that is a camera signal processing circuit.
  • the imaging device 901 also includes a frame memory 914, a display unit 915, a recording unit 916, an operation unit 917, and a power supply unit 918.
  • the DSP circuit 913, the frame memory 914, the display unit 915, the recording unit 916, the operation unit 917, and the power supply unit 918 are connected to each other via a bus line 919.
  • the optical unit 911 takes in incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 912.
  • the solid-state imaging device 912 converts the amount of incident light imaged on the imaging surface by the optical unit 911 into an electrical signal in units of pixels and outputs it as a pixel signal.
  • the solid-state imaging device 912 corresponds to the above-described solid-state imaging device such as the solid-state imaging device 71 illustrated in FIG.
  • the display unit 915 includes a panel type display device such as a liquid crystal panel or an organic EL (electroluminescence) panel, and displays a moving image or a still image captured by the solid-state imaging device 912.
  • the recording unit 916 records a moving image or a still image captured by the solid-state imaging device 912 on a recording medium such as a video tape or a DVD (Digital Versatile Disk).
  • the operation unit 917 issues operation commands for various functions of the imaging device 901 under the operation of the user.
  • the power supply unit 918 appropriately supplies various power sources serving as operation power sources for the DSP circuit 913, the frame memory 914, the display unit 915, the recording unit 916, and the operation unit 917 to these supply targets.
  • the present invention is applied to a CMOS image sensor in which pixels that detect signal charges corresponding to the amount of visible light as physical quantities are arranged in a matrix has been described as an example.
  • the present technology is not limited to application to a CMOS image sensor, and can be applied to all solid-state imaging devices.
  • FIG. 10 is a diagram illustrating a usage example in which the above-described solid-state imaging device (image sensor) is used.
  • the solid-state imaging device described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports such as action cameras and wearable cameras for sports applications etc.
  • Equipment used for agriculture such as cameras for monitoring the condition of fields and crops
  • the present technology can be configured as follows.
  • a chip region provided with a plurality of pixels and an element for driving the pixels;
  • a solid region provided adjacent to the chip region, provided with no elements and wiring necessary for driving the pixel, and provided with a measurement pad for measuring characteristics of the chip region Imaging device.
  • the measurement region is further provided with a connection wiring that connects an inspection circuit for measuring the characteristic and the measurement pad.
  • the inspection circuit is further provided in the measurement region.
  • a chip region provided with a plurality of pixels and an element for driving the pixels;
  • a solid region provided adjacent to the chip region, provided with no elements and wiring necessary for driving the pixel, and provided with a measurement pad for measuring characteristics of the chip region
  • a method for manufacturing an imaging device comprising: Forming a plurality of regions consisting of the chip region and the measurement region on a semiconductor wafer, and a dicing line dividing the plurality of regions;
  • a manufacturing method including the step of dicing the dicing line to separate the semiconductor wafer into the solid-state imaging device including the chip region and the measurement region.
  • the semiconductor wafer comprises a sensor wafer provided with the pixels and one or more other wafers different from the sensor wafer, The manufacturing method according to [4], wherein the dicing process is performed after silicon in the dicing line portion of the sensor wafer is removed. [6] The manufacturing method according to [4] or [5], wherein the measurement region is further provided with an inspection circuit for measuring the characteristic. [7] The manufacturing method according to [5], wherein an inspection circuit for measuring the characteristics is further provided in the dicing line portion of the other wafer. [8] The manufacturing method according to any one of [4] to [7], wherein a copper coverage in the dicing line is lower than a copper coverage in a region different from the dicing line.
  • a chip region provided with a plurality of pixels and an element for driving the pixels; An area for measurement provided adjacent to the chip area, provided with elements and wiring necessary for driving the pixel, and provided with a measurement pad for measuring the characteristics of the chip area;
  • a semiconductor wafer comprising: a dicing line that divides a plurality of regions including the chip region and the measurement region.
  • the semiconductor wafer comprises a sensor wafer provided with the pixels and one or more other wafers different from the sensor wafer, The semiconductor wafer according to [9], wherein the dicing line portion of the sensor wafer is in a state where silicon is removed.
  • the semiconductor wafer according to [9] or [10], wherein an inspection circuit for measuring the characteristic is further provided in the measurement region.

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Abstract

　本技術は、歩留まりを向上させることができるようにする固体撮像装置および製造方法、半導体ウェハ、並びに電子機器に関する。 半導体ウェハには、固体撮像装置を構成する画素等が形成されるチップ領域と、スクライブ領域とが形成されている。スクライブ領域には、チップ領域の特性を測定するための検査回路と測定パッドが形成された測定用領域と、半導体ウェハの個片化時に切削されるダイシングラインとが設けられ、測定用領域は、ダイシングラインとチップ領域との間に位置するようになされている。本技術は、固体撮像装置に適用することができる。

Description

固体撮像装置および製造方法、半導体ウェハ、並びに電子機器
　本技術は固体撮像装置および製造方法、半導体ウェハ、並びに電子機器に関し、特に、歩留まりを向上させることができるようにした固体撮像装置および製造方法、半導体ウェハ、並びに電子機器に関する。
　例えば、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサ等の固体撮像装置の製造時には、半導体ウェハ内に固体撮像装置であるチップが積層により複数形成された後、半導体ウェハがダイシングにより個片化される。
　このようなチップの特性を測定して良否判定を行うために、半導体ウェハが個片化されていない状態で、検査回路を用いてチップの特性を測定する技術が知られている。
　例えば、各チップの回路ブロックへと供給する特性測定用の信号を生成したり、その信号をチップの回路ブロックに供給して特性を測定したりする検査回路や、検査回路に接続されるパッドを半導体ウェハのスクライブ領域上に形成する技術が提案されている（例えば、特許文献１参照）。
特開２００２－１７６１４０号公報
　しかしながら上述した技術では、固体撮像装置の製造時の歩留まりを向上させることは困難であった。
　例えばスクライブ領域に検査回路に接続する検査用のパッドを形成すると、そのパッド部分に段差が生じてしまう。また、検査用のパッド直下には、強度補強のためにGlobalの厚いCu（銅）のパターンや、その他のCuパターンを設ける必要がある。
　この場合、例えばブレードダイシングによりスクライブ領域を切断しようとすると、パッドの段差部分でチッピング（欠け）が生じたり、Cuパターンの部分でダイシングブレードが目詰まりしてチッピングが生じたりする。このようなチッピングが生じると、固体撮像装置の回路等が破損してしまうこともあり、歩留まりが低下してしまう。
　また、例えば上述した技術では、スクライブ領域上に検査回路を形成するため、スクライブ領域表層にSi（シリコン）の層が存在することになる。したがって、例えばレーザアブレーションダイシングによりスクライブ領域を切断する場合、レーザ加工時にスクライブ領域においてSiと、CuパターンのCuとが溶融してCuシリサイドとなってしまう。
　このようにして生じるCuシリサイドは、常温でも反応が進んで状態が変化するような成長をし、ダストの原因となってしまう。そうすると、ダストによって固体撮像装置の画素欠陥が発生してしまい、歩留まりが低下してしまうことになる。特に、半導体ウェハの画素が形成される層におけるスクライブ領域の部分にSiがあると、画素欠陥が発生しやすくなる。
　本技術は、このような状況に鑑みてなされたものであり、固体撮像装置の製造時の歩留まりを向上させることができるようにするものである。
　本技術の第１の側面の固体撮像装置は、複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域とを備える。
　前記測定用領域には、前記特性を測定するための検査回路と前記測定パッドとを接続する接続配線をさらに設けることができる。
　前記測定用領域には、前記検査回路をさらに設けることができる。
　本技術の第１の側面の製造方法は、複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域とを備える固体撮像装置の製造方法であって、半導体ウェハに前記チップ領域および前記測定用領域からなる複数の領域と、前記複数の領域を区切るダイシングラインとを形成し、前記ダイシングラインに対するダイシング加工を行って、前記半導体ウェハを前記チップ領域および前記測定用領域からなる前記固体撮像装置に個片化するステップを含む。
　前記半導体ウェハは、前記画素が設けられたセンサウェハと、前記センサウェハとは異なる１または複数の他のウェハとからなるようにし、前記センサウェハにおける前記ダイシングライン部分のシリコンが除去された後、前記ダイシング加工が行われるようにすることができる。
　前記測定用領域には、前記特性を測定するための検査回路をさらに設けることができる。
　前記他のウェハにおける前記ダイシングライン部分には、前記特性を測定するための検査回路をさらに設けることができる。
　前記ダイシングラインにおける銅の被覆率を、前記ダイシングラインとは異なる領域における銅の被覆率よりも低くすることができる。
　本技術の第１の側面においては、固体撮像装置に、複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域とが設けられる。
　本技術の第２の側面の半導体ウェハは、複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域と、前記チップ領域および前記測定用領域からなる複数の領域を区切るダイシングラインとを備える。
　前記半導体ウェハは、前記画素が設けられたセンサウェハと、前記センサウェハとは異なる１または複数の他のウェハとからなるようにし、前記センサウェハにおける前記ダイシングライン部分をシリコンが除去された状態とすることができる。
　前記測定用領域には、前記特性を測定するための検査回路をさらに設けることができる。
　前記他のウェハにおける前記ダイシングライン部分には、前記特性を測定するための検査回路をさらに設けることができる。
　前記ダイシングラインにおける銅の被覆率を、前記ダイシングラインとは異なる領域における銅の被覆率よりも低くすることができる。
　本技術の第２の側面においては、半導体ウェハに、複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域と、前記チップ領域および前記測定用領域からなる複数の領域を区切るダイシングラインとが設けられる。
　本技術の第３の側面の電子機器は、複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域とを有する固体撮像装置を備える。
　本技術の第３の側面においては、固体撮像装置に、複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域とが設けられる。
　本技術の第１の側面乃至第３の側面によれば、歩留まりを向上させることができる。
半導体ウェハの構成例を示す図である。 半導体ウェハの個片化について説明する図である。 スクライブ領域の断面を示す図である。 固体撮像装置の製造工程について説明する図である。 スクライブ領域の断面を示す図である。 固体撮像装置の製造工程について説明する図である。 固体撮像装置の製造工程について説明する図である。 検査回路の配置について説明する図である。 撮像装置の構成例を示す図である。 固体撮像装置を使用する使用例を示す図である。
　以下、図面を参照して、本技術を適用した実施の形態について説明する。
〈第１の実施の形態〉
〈半導体ウェハの構成例〉
　図１は、本技術を適用した半導体ウェハの一実施の形態の構成例を示す図である。なお、より詳細には、図１には、半導体ウェハの一部分のみが図示されている。
　図１に示す半導体ウェハ１１には、積層により固体撮像装置を構成する画素回路や配線等が形成されるチップ領域２１－１乃至チップ領域２１－６が設けられている。そして、それらのチップ領域２１－１乃至チップ領域２１－６の間の領域がスクライブ領域２２となっている。なお、以下、チップ領域２１－１乃至チップ領域２１－６を特に区別する必要のない場合、単にチップ領域２１とも称することとする。
　例えばチップ領域２１－５は、入射した光を受光して光電変換する画素が行列状に配置されている画素領域３１と、その画素領域３１を囲む周辺領域３２とからなる。
　画素領域３１には、光電変換素子やトランジスタなどの画素駆動用の素子からなる画素回路が形成されており、周辺領域３２には図示せぬ配線や、外部との電気的な接続を可能とするパッド４１－１乃至パッド４１－６等のパッドが設けられている。以下、パッド４１－１乃至パッド４１－６を特に区別する必要のない場合、単にパッド４１とも称する。
　また、スクライブ領域２２には、ダイシング加工の際に切断（切削）される領域であるダイシングライン５１と、検査回路やその検査回路に電気的に接続された検査用の測定パッドが形成された測定用領域５２とが設けられている。
　ダイシングライン５１は、半導体ウェハ１１に複数形成された、個片化後に固体撮像装置とされるチップ領域２１および測定用領域５２からなる領域を区切る領域である。
　また、測定用領域５２は、固体撮像装置の駆動、つまりチップ領域２１に設けられた画素の駆動に必要な素子や配線は設けられておらず、検査回路や測定パッドなど、チップ領域２１の特性を測定するための回路や部材のみが設けられた領域である。
　例えば、チップ領域２１－５の図中、上側および左側では、チップ領域２１－５とダイシングライン５１との間に、チップ領域２１－５に隣接して測定用領域５２が設けられている。また、チップ領域２１－５の図中、左側に隣接する測定用領域５２部分には、検査回路６１と、測定パッド６２－１乃至測定パッド６２－６とが設けられている。
　ここで、検査回路６１は、TEG（Test Element Group）と呼ばれる回路であり、チップ領域２１の膜厚をモニタしたり、チップ領域２１に形成された回路や配線等の抵抗値など、チップ領域２１の基本的な特性値を測定したりするための回路である。この例では、検査回路６１は、配線により測定パッド６２－１乃至測定パッド６２－６と接続されている。なお、以下、測定パッド６２－１乃至測定パッド６２－６を特に区別する必要のない場合、単に測定パッド６２とも称することとする。
　チップ領域２１－５の所定の特性値の測定時には、例えばプローブ（探針）で測定パッド６２とパッド４１とを電気的に接続することで、検査回路６１とチップ領域２１－５とを電気的に接続させ、検査回路６１を駆動させて所望の特性の測定が行われる。
　このような半導体ウェハ１１では、積層によりチップ領域２１に画素回路等を形成しながら、適宜、検査回路６１等により特性の測定が行われる。そして、チップ領域２１に画素回路等の必要な回路や配線が形成されると、その後、ダイシングが行われ、半導体ウェハ１１がチップへと個片化される。
　これにより、例えば図２に示すように半導体ウェハ１１から各チップ領域２１が分離される。この例では、例えば個片化（ダイシング）によりチップ領域２１－５と、測定用領域５２におけるチップ領域２１－５に隣接する部分とが１つのチップとされ、このチップが固体撮像装置７１とされている。つまり、半導体ウェハ１１における領域R11内の部分が固体撮像装置７１とされる。
　ここで、測定用領域５２は、検査回路６１や測定パッド６２など、チップ領域２１の特性の測定に必要な回路やパッドのみが形成されている領域であり、固体撮像装置７１の動作に必要な素子や配線等は設けられていないので、個片化後は特に必要のない領域である。したがって、個片化が行われた後、チップから測定用領域５２部分が除去されて、チップ領域２１部分のみが最終的な固体撮像装置７１とされてもよい。
〈スクライブ領域の断面について〉
　また、スクライブ領域２２の断面は、例えば図３に示すようになっている。なお、図３において、図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　図３では、矢印A11に示される図がスクライブ領域２２の断面を示しており、矢印A12に示す図が、矢印A11に示す図を図中、上から下方向に見たときの図である。つまり、矢印A12に示す図は、スクライブ領域２２を図１における場合と同じ方向から見たときの図である。
　矢印A11に示すように半導体ウェハ１１は、センサウェハ１０１とロジックウェハ１０２とから構成されており、これらのセンサウェハ１０１とロジックウェハ１０２は、例えばプラズマ接合等により貼り合わせられている。
　ここで、センサウェハ１０１は、チップ領域２１に光電変換素子等からなる画素が設けられた、撮像機能を実現する半導体ウェハである。また、ロジックウェハ１０２は、画素から読み出された画素信号に対する信号処理など、各種の信号処理を行うロジック回路がチップ領域２１に形成された半導体ウェハである。
　センサウェハ１０１は、Siなどからなるシリコン基板１１１と、そのシリコン基板１１１に積層されたSiOx（酸化ケイ素）からなる配線層１１２とから構成されている。
　また、ロジックウェハ１０２は、Siなどからなるシリコン基板１１３、SiOCなどの低誘電率絶縁膜（Low-K）からなる配線層１１４、およびSiOからなる配線層１１５から構成されている。
　この例では、配線層１１５の測定用領域５２の部分には、Al（アルミニウム）からなる測定パッド６２－１が形成されており、センサウェハ１０１およびロジックウェハ１０２に設けられた開口部１２１により測定パッド６２－１の部分が開口されている。
　また、配線層１１５の測定用領域５２部分における測定パッド６２－１の直下には、測定パッド６２－１部分の強度補強のためにGlobalの厚いCuからなるCuパターン１２２が設けられている。さらに、配線層１１４の測定用領域５２部分におけるCuパターン１２２直下には、チップ領域２１の特性を測定するためのCuの測定パッドや、強度補強のためのCuのパッドなどからなるCuパターン１２３が設けられている。
　Cuパターン１２３は、ある程度の厚みや面積を有しているが、Cuパターン１２３の図中、縦方向の厚みは、Cuパターン１２２の厚みよりも薄くなっている。すなわち、配線層１１４は、配線層１１５に形成されるCuパターン１２２の厚みよりも、より薄い厚みのCuパターン１２３が形成される配線層である。
　センサウェハ１０１におけるダイシングライン５１の部分、より詳細にはダイシング時に切削される領域の部分では、矢印Q11に示すように、シリコン基板１１１を構成するSiがエッチング等により完全に除去されている。そのため、センサウェハ１０１におけるダイシングライン５１の部分では、配線層１１２を構成するSiOが露出している。
　この部分を図中、上側から見ると、矢印A12に示すように、ダイシングライン５１の表面部分にSiがないことが分かる。なお、矢印A12に示す図では、左斜め方向の斜線が施された領域がSiの領域を示している。
　さらに、配線層１１２および配線層１１５におけるダイシングライン５１の部分には、ダイシング時に切削しやすくするため、配線やパッドなどは設けられていない。つまり、何も設けられていない。
　配線層１１４におけるダイシングライン５１の部分には、薄厚のCuからなるダミーのCuパターン１２４が設けられている。このCuパターン１２４は、例えば配線層１１４における被覆率が約30％以下など、Cuパターン１２３が設けられた部分、つまり測定用領域５２部分等の他の部分のCuパターンの被覆率よりも低くなるように形成されている。ここで、Cuパターンの被覆率とは、単位面積当たりのCu面積の割合である。
　さらに、センサウェハ１０１とロジックウェハ１０２におけるチップ領域２１の境界近傍には、チップ領域２１での意図せぬ電気接続（ショート）を防止するためのCuのガードリング１２５乃至ガードリング１２８が設けられている。
　半導体ウェハ１１は、以上のような構成とすることで、より簡単に固体撮像装置の製造時の歩留まりを向上させることができるようになっている。
　具体的には、ダイシングライン５１に測定パッド６２を設けると、その測定パッド６２の部分に段差が生じたり、測定パッド６２直下に強度補強のためにCuパターン１２２やCuパターン１２３が配置されたりするため、ダイシングを行なうときにチッピングが生じてしまう。このようなチッピングが発生すると、場合によっては固体撮像装置の回路等が破損し、歩留まりが低下してしまう。
　そこで、半導体ウェハ１１では、ダイシングライン５１とチップ領域２１との間に測定用領域５２を設け、その測定用領域５２に測定パッド６２を配置するようにした。換言すれば、ダイシング時に切削されるダイシングライン５１と、検査時の測定に使用する測定パッド６２が複数設けられたラインとを異なるラインに分けたスクライブ構造とした。
　これにより、ダイシングライン５１に測定パッド６２や、Cuパターン１２２、Cuパターン１２３等を設ける必要がなくなる。これにより、それらの測定パッド６２やCuパターン１２２、Cuパターン１２３等に起因するチッピングの発生を防止し、固体撮像装置の製造時の歩留まりを向上させることができる。
　しかも、Cuパターンの厚みが厚いGlobal層やSemi Global層、つまり配線層１１５においては、ダイシングライン５１の部分にCuのダミー配線も配置しない構成とした。加えて、ダイシングライン５１ではCuパターン１２４のように、Cuの被覆率が低いCuパターン（Cuのダミー配線）のみが配置されるような構成とした。このような構成とすることで、ダイシングライン５１におけるCuの体積を低く抑えることができる。
　したがって、ブレードダイシング時にブレードのドレッシング回数を低減させ、さらにダイシング加工を簡単に行うことができるようになるので、チッピングの発生を抑制することができる。このとき、ダイシングライン５１においてチッピングが生じても、ダイシングライン５１とチップ領域２１との間に測定用領域５２があり、チップ領域２１境界近傍にはガードリングもあることから、チッピングの発生により固体撮像装置が破損してしまうことはない。
　また、ダイシングライン５１にCuの被覆率が低いCuパターン１２４のみを配置することで、レーザアブレーションダイシングが行われるときに、Cuシリサイドの発生を低減させることができる。これにより、固体撮像装置の歩留まりを向上させることができる。
　さらに、半導体ウェハ１１では、ダイシングライン５１上、より詳細には画素が形成されるセンサウェハ１０１のダイシングライン５１の部分にあるSiが、ダイシング加工前にエッチング等により完全に除去される。
　そのため、レーザアブレーションダイシングを行うときでも、センサウェハ１０１でCuシリサイドが発生することもない。これにより、Cuシリサイドのデブリ（ダスト）による画素欠陥の発生を防止し、固体撮像装置の歩留まりを向上させることができる。すなわち、Cuシリサイドのデブリによって発生する初期不良の発生や、デブリの成長による信頼性の低下を抑制して歩留まりを向上させることができる。また、これにより高品質な固体撮像装置を得ることができる。
　さらに、ダイシングライン５１の部分にあるSiをダイシング加工前に除去しておくことで、レーザアブレーションダイシングを行う場合に、より簡単かつ迅速に加工することができるようになる。
　一般的に、Siの部分ではレーザ光が吸収されにくいので、Si部分ではレーザ光による加工速度（切断速度）が遅くなるが、半導体ウェハ１１ではダイシングライン５１表面のSiが除去されている。そのため、半導体ウェハ１１のダイシング時におけるレーザ光による加工速度をより速くし、より短い時間で個片化を行うことができる。
　なお、半導体ウェハ１１では、検査回路６１等のTEGが測定用領域５２に設けられる例について説明したが、機密上、このようなTEGをダイシングにより破壊する必要があることもある。そのような場合、検査回路６１等のTEGをロジックウェハ１０２におけるダイシングライン５１の部分に形成し、検査回路６１等のTEGと測定パッド６２とを配線で接続すればよい。
　この場合、センサウェハ１０１のダイシングライン５１部分にはSiの領域はないので、センサウェハ１０１でCuシリサイドが発生することもなく、歩留まりを向上させることができる。
〈固体撮像装置の製造について〉
　続いて、本技術を適用した固体撮像装置の製造について説明する。
　固体撮像装置を製造する製造装置は、まず、図４の矢印W11に示すように、センサウェハ１５１とロジックウェハ１５２とを製造する。
　すなわち、製造装置はシリコン基板１６１に光電変換素子等からなる画素を形成するとともに、配線等を有し、１または複数の層からなる配線層１６２を積層によりシリコン基板１６１に形成して、これらのシリコン基板１６１と配線層１６２からなる１つのウェハをセンサウェハ１５１とする。
　ここで、センサウェハ１５１、シリコン基板１６１、および配線層１６２は、それぞれ図３に示したセンサウェハ１０１、シリコン基板１１１、および配線層１１２に対応する。
　また、製造装置は、配線等を有し、１または複数の層からなる配線層１６４を積層によりシリコン基板１６３に形成して、これらのシリコン基板１６３と配線層１６４からなる１つのウェハをロジックウェハ１５２とする。
　ここで、ロジックウェハ１５２、シリコン基板１６３、および配線層１６４は、それぞれ図３に示したロジックウェハ１０２、シリコン基板１１３、および配線層１１４と配線層１１５からなる配線層に対応する。
　次に、製造装置は、矢印W12に示すようにセンサウェハ１５１とロジックウェハ１５２とをプラズマ接合により接合し、１つの半導体ウェハ１７１とする。
　この例では、センサウェハ１５１の配線層１６２と、ロジックウェハ１５２の配線層１６４とが対向するように、センサウェハ１５１とロジックウェハ１５２が接合されている。
　ここで、半導体ウェハ１７１は図１に示した半導体ウェハ１１に対応し、半導体ウェハ１７１には、上述した複数のチップ領域２１に対応する領域と、スクライブ領域２２に対応する領域とが形成される。
　また、矢印W13に示すように製造装置は、半導体ウェハ１７１を構成するシリコン基板１６１の表面を加工して薄層化する。
　その後、製造装置は、矢印W14に示すように半導体ウェハ１７１におけるチップ領域２１に対応する領域に、画素を構成するオンチップカラーフィルタ１８１とオンチップカラーレンズ１８２を画素ごとに形成する。
　そして、さらに製造装置は、センサウェハ１５１におけるダイシングラインの部分をエッチングしてSiを除去したり、センサウェハ１５１およびロジックウェハ１５２における測定用領域部分に開口部を形成し、測定パッド部分を開口したりする。
　これにより、半導体ウェハ１７１に、固体撮像装置とされるチップ領域および測定用領域からなる領域が複数形成されるとともに、それらの複数の領域を区切るダイシングラインが形成されたことになる。
　例えば半導体ウェハ１７１における矢印Q21に示す部分がスクライブ領域となっている。この例では、そのスクライブ領域の部分、つまり領域R21の部分を拡大すると、矢印Q22に示すように、スクライブ領域の構造が図３の矢印A11に示す場合と同様の構造となっている。図４では、矢印Q22に示す部分が、半導体ウェハ１７１における領域R21の部分を拡大して示した部分となっている。
　このようにして１つの半導体ウェハ１７１が得られると、その半導体ウェハ１７１がダイシングにより個片化され、その結果得られた各チップが固体撮像装置とされる。ダイシングでは、上述したようにダイシングラインの部分がダイシング加工により切削され、チップ領域と測定用領域とからなるチップが固体撮像装置とされる。このとき、必要に応じてチップから測定用領域の部分が除去される。
〈第２の実施の形態〉
〈スクライブ領域の断面について〉
　なお、以上においては、複数の固体撮像装置（チップ領域）が形成された半導体ウェハが、センサウェハとロジックウェハを貼り合わせて得られるウェハである例について説明したが、半導体ウェハは３以上のウェハを貼り合わせて得られるものであってもよい。
　例えば、本技術を適用した最終的な半導体ウェハが、３つの半導体ウェハを貼り合わせて得られるものである場合、その半導体ウェハのスクライブ領域の断面は、例えば図５に示すようになる。
　この例では、半導体ウェハ２２１は、３つの半導体ウェハであるセンサウェハ２３１、DRAM（Dynamic Random Access Memory）ウェハ２３２、およびロジックウェハ２３３を貼り合わせることで得られたものとなっている。
　なお、図５では、矢印A21に示される図がスクライブ領域の断面を示しており、矢印A22に示す図が、矢印A21に示す図を図中、上から下方向に見たときの図である。
　図５において、センサウェハ２３１およびロジックウェハ２３３は、図３に示したセンサウェハ１０１およびロジックウェハ１０２に対応する。また、センサウェハ２３１とロジックウェハ２３３との間に配置されたDRAMウェハ２３２は、固体撮像装置を構成するチップ領域の部分がメモリとして機能する領域となっている半導体ウェハである。
　半導体ウェハ２２１には、画素回路や配線等が形成され、固体撮像装置の一部とされるチップ領域２４１－１およびチップ領域２４１－２が形成されるとともに、それらのチップ領域２４１－１とチップ領域２４１－２の間の領域がスクライブ領域２４２とされている。また、スクライブ領域２４２には、ダイシングライン２５１および測定用領域２５２が設けられている。
　チップ領域２４１－１およびチップ領域２４１－２は、図１に示したチップ領域２１に対応し、ダイシングライン２５１および測定用領域２５２は、図３に示したダイシングライン５１および測定用領域５２に対応する。
　なお、以下、チップ領域２４１－１およびチップ領域２４１－２を特に区別する必要のない場合、単にチップ領域２４１と称することとする。
　センサウェハ２３１は、Siからなるシリコン基板２６１と、シリコン基板２６１に積層された複数の層からなる配線層２６２とを有しており、それらのシリコン基板２６１と配線層２６２との間には、酸化膜により形成された絶縁層２６３が設けられている。
　また、DRAMウェハ２３２は、Siからなるシリコン基板２６４と、シリコン基板２６４に積層された複数の層からなる配線層２６５とを有している。さらにロジックウェハ２３３は、Siからなるシリコン基板２６６と、シリコン基板２６６に積層された複数の層からなる配線層２６７とを有している。
　この例では、センサウェハ２３１の配線層２６２における測定用領域２５２の部分には、Alからなる測定パッド２７１が形成されており、センサウェハ２３１に設けられた開口部２７２により測定パッド２７１の部分が開口されている。
　この測定パッド２７１は、図３に示した測定パッド６２に対応する。測定パッド２７１はビアや電極などからなるCuの配線２７３によって、DRAMウェハ２３２の配線層２６５における測定用領域２５２の部分に設けられたAlの配線やパッドに電気的に接続されている。
　また、センサウェハ２３１のダイシングライン２５１の部分は、シリコン基板２６１の部分だけでなく、配線層２６２の大部分がエッチング等により除去され、深い溝２７４が形成されている。
　この溝２７４の部分はダイシング時に切削される部分であり、矢印A22に示すように溝２７４の部分では、図３の矢印A12に示した例と同様にSiが完全に除去されている。なお、矢印A22に示す図においても左斜め方向の斜線部分の領域がSiの領域を示している。
　半導体ウェハをダイシングにより個片化する場合、半導体ウェハの厚みが厚いほど、ダイシングがしづらくなる。そこで、半導体ウェハ２２１では、ダイシングライン２５１に深い溝２７４を形成して、ダイシングライン２５１部分の厚みを薄くすることで、より簡単に個片化を行うことができるような構成となっている。
　さらにセンサウェハ２３１の配線層２６２におけるチップ領域２４１の部分には、ダイシングライン２５１や測定用領域２５２の境界近傍の部分にCuやAlによりガードリング２７５およびガードリング２７６が形成されている。
　DRAMウェハ２３２では、配線層２６５における測定用領域２５２の部分にはAlの配線やパッドなどからなるAlパターン２７７が形成されており、このAlパターン２７７はCuの配線２７３によって測定パッド２７１と接続されている。
　また、DRAMウェハ２３２においても、配線層２６５におけるチップ領域２４１の部分には、ダイシングライン２５１や測定用領域２５２の境界近傍の部分にAlによりガードリング２７８およびガードリング２７９が形成されている。
　ロジックウェハ２３３では、配線層２６７における測定用領域２５２の部分には、Alの測定パッド２８０が形成されており、その測定パッド２８０の直下には、測定パッド２８０部分の強度補強のためにGlobalの厚いCuからなるCuパターン２８１が設けられている。この例では、チップ領域２４１の特性の測定（検査）に用いる測定パッド２８０や測定パッド２７１等の測定パッドは、全て同じライン上、つまり測定用領域２５２に配置されている。
　さらに、配線層２６７の測定用領域２５２の部分におけるCuパターン２８１直下には、強度補強のためのCuのパッド等のCuパターン２８２が設けられている。
　配線層２６７では、このCuパターン２８２が形成されている層がSiOCなどの低誘電率絶縁膜（Low-K）からなる配線層となっている。なお、この例では、DRAMウェハ２３２には、SiOCなどの低誘電率絶縁膜（Low-K）からなる配線層は設けられておらず、DRAMウェハ２３２の配線層２６５はAlの配線が設けられた層のみから構成される。特に、配線層２６５におけるダイシングライン２５１の部分には、Alのダミー配線も配置されていない。しかし、Alは成長するデブリを生成しないため、配線層２６５におけるダイシングライン２５１の部分にAlのダミー配線を配置するようにしてもよい。
　また、配線層２６７におけるダイシングライン２５１の部分、より詳細にはCuパターン２８２が形成されている層と同じ層には、Cuの被覆率の低いCuパターン２８３が形成されている。
　Cuパターン２８３も図３に示したCuパターン１２４における場合と同様に、被覆率が約30％以下など、Cuパターン２８２が設けられた部分、つまり測定用領域２５２部分等の他の領域におけるCuパターンの被覆率よりも低くなるように形成されている。
　さらにロジックウェハ２３３においても、配線層２６７におけるチップ領域２４１の部分には、ダイシングライン２５１や測定用領域２５２の境界近傍の部分にCuやAlによりガードリング２８４およびガードリング２８５が形成されている。
　半導体ウェハ２２１を以上のような構成とすることで、より簡単に固体撮像装置の製造時の歩留まりを向上させることができる。
　すなわち、半導体ウェハ２２１では、ダイシングライン２５１とチップ領域２４１との間に測定用領域２５２を設け、その測定用領域２５２に測定パッド２７１や測定パッド２８０等の検査用のパッドを配置するようにした。また、ダイシングライン２５１のGlobal層やSemi Global層にはCuのダミー配線も配置しないようにされ、ダイシングライン２５１の部分に設けられるCuパターン２８３の被覆率が測定用領域２５２等、他の領域のCuパターンの被覆率よりも低くなるようにされている。
　これにより、ダイシングライン２５１における段差をなくし、またCuの体積を低減させてチッピングを防止し、固体撮像装置の歩留まりを向上させることができる。しかも、センサウェハ２３１のダイシングライン２５１部分に溝２７４を形成することで、さらにダイシング加工をしやすくすることができる。
　また、ダイシングライン２５１におけるCuの体積を低減させることで、レーザアブレーションダイシングが行われるときに、Cuシリサイドの発生を低減させ、固体撮像装置の歩留まりを向上させることができる。
　さらに、センサウェハ２３１におけるダイシングライン２５１の部分のSiをダイシング加工前に除去しておくことで、Cuシリサイドの発生を防止し、固体撮像装置の歩留まりを向上させるとともに、より高品質な固体撮像装置を得ることができる。また、レーザアブレーションダイシングを行う場合に、より簡単かつ迅速に加工することができる。
〈固体撮像装置の製造について〉
　続いて、図６および図７を参照して、図５に示したように３つの半導体ウェハを接合して最終的な１つの半導体ウェハとする場合における固体撮像装置の製造について説明する。なお、図６および図７において、互いに対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　固体撮像装置を製造する製造装置は、まず、図６の矢印W21に示すように、DRAMウェハ３２１とロジックウェハ３２２とを製造する。
　すなわち、製造装置はシリコン基板３３１に、１または複数の層からなる配線層３３２を積層により形成して、これらのシリコン基板３３１と配線層３３２からなる１つのウェハを、メモリとして機能するDRAMウェハ３２１とする。
　ここで、DRAMウェハ３２１、シリコン基板３３１、および配線層３３２は、それぞれ図５に示したDRAMウェハ２３２、シリコン基板２６４、および配線層２６５に対応する。
　また、製造装置は、シリコン基板３３３に、配線等を有し、１または複数の層からなる配線層３３４を積層により形成して、これらのシリコン基板３３３と配線層３３４からなる１つのウェハをロジックウェハ３２２とする。
　ここで、ロジックウェハ３２２、シリコン基板３３３、および配線層３３４は、それぞれ図５に示したロジックウェハ２３３、シリコン基板２６６、および配線層２６７に対応する。
　続いて、製造装置は、矢印W22に示すようにDRAMウェハ３２１とロジックウェハ３２２とをプラズマ接合により接合する。この例では、DRAMウェハ３２１の配線層３３２と、ロジックウェハ３２２の配線層３３４とが対向するように、DRAMウェハ３２１とロジックウェハ３２２が接合されている。
　その後、製造装置は、矢印W23に示すようにDRAMウェハ３２１を構成するシリコン基板３３１の表面を加工して、シリコン基板３３１を薄層化する。
　また、製造装置は矢印W24に示すように、シリコン基板３４１に光電変換素子等からなる画素を形成する。さらに製造装置は、シリコン基板３４１に、配線等を有し、１または複数の層からなる配線層３４２を積層により形成して、これらのシリコン基板３４１と配線層３４２からなる１つのウェハをセンサウェハ３５１とする。ここで、センサウェハ３５１、シリコン基板３４１、および配線層３４２は、それぞれ図５に示したセンサウェハ２３１、シリコン基板２６１、および配線層２６２に対応する。
　そして、製造装置は、このようにして得られたセンサウェハ３５１と、ロジックウェハ３２２が接合されたDRAMウェハ３２１とをプラズマ接合により接合し、１つの半導体ウェハ３６１とする。この例では、センサウェハ３５１の配線層３４２と、DRAMウェハ３２１のシリコン基板３３１とが対向するように、センサウェハ３５１とDRAMウェハ３２１が接合されている。
　その後、製造装置は、図７の矢印W25に示すように半導体ウェハ３６１を構成するシリコン基板３４１の表面を加工して、シリコン基板３４１を薄層化する。
　さらに、製造装置は、矢印W26に示すように半導体ウェハ３６１におけるチップ領域２４１に対応する領域に、画素を構成するオンチップカラーフィルタ３７１とオンチップカラーレンズ３７２を画素ごとに形成する。
　そして、製造装置は、センサウェハ３５１におけるダイシングラインの部分をエッチングしてSiを除去したり、センサウェハ３５１における測定用領域部分に開口部を形成し、測定パッド部分を開口したりする。これにより、半導体ウェハ３６１にチップ領域、測定用領域、およびダイシングラインが形成されたことになる。
　例えば半導体ウェハ３６１における矢印Q31に示す部分がスクライブ領域となっている。この例では、そのスクライブ領域の部分、つまり領域R31の部分を拡大すると、矢印Q32に示すように、スクライブ領域の構造が図５の矢印A21に示す場合と同様の構造となっている。図７では、矢印Q32に示す部分が、半導体ウェハ３６１における領域R31の部分を拡大して示した部分となっている。
　このようにして１つの半導体ウェハ３６１が得られると、その半導体ウェハ３６１がダイシングにより個片化され、その結果得られた各チップが固体撮像装置とされる。ダイシングでは、上述したようにダイシングラインの部分が切削され、チップ領域と測定用領域とからなるチップが固体撮像装置とされる。このとき、必要に応じてチップから測定用領域の部分が除去される。
〈第２の実施の形態の変形例１〉
〈検査回路の配置について〉
　なお、図５に示した半導体ウェハ２２１においても、図１に示した検査回路６１に対応するTEGが測定用領域２５２に配置されるが、機密上TEGをダイシングにより破壊する必要があるときには、TEGをダイシングライン２５１に形成してもよい。
　そのような場合、図５に示したスクライブ領域２４２は、例えば図８に示すように構成される。なお、図８において図５における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　図８は、図５の矢印A21に示した半導体ウェハ２２１を、図５中、上から下方向に見たときの図を示している。
　この例では、センサウェハ２３１の配線層２６２における測定用領域２５２の部分に、測定パッド２７１と、その測定パッド２７１と同様の測定パッド４０１乃至測定パッド４０３とが形成されている。
　また、DRAMウェハ２３２の配線層２６５におけるダイシングライン２５１の部分には、TEGとしての検査回路４０４が形成されている。そして、この検査回路４０４と、測定パッド２７１および測定パッド４０１乃至測定パッド４０３とが、それぞれ接続配線である配線４０５－１乃至配線４０５－４によって電気的に接続されている。
　以下、配線４０５－１乃至配線４０５－４を特に区別する必要のない場合、単に配線４０５とも称することとする。
　この例では、各配線４０５は、例えば配線層２６２、シリコン基板２６４、および配線層２６５にまたがって形成された、複数の層を介して検査回路４０４と、測定パッド２７１および測定パッド４０１乃至測定パッド４０３とを接続する多層配線となっている。
　このようにダイシングライン２５１の部分に検査回路４０４を形成すれば、ダイシング時に検査回路４０４が破壊されるので、機密性を向上させることができる。しかもこの場合、検査回路４０４は、センサウェハ２３１ではなくDRAMウェハ２３２に形成されるので、センサウェハ２３１におけるダイシングライン２５１の部分にSiの領域を形成する必要もない。
〈撮像装置の構成例〉
　さらに、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、光電変換部に固体撮像装置を用いる電子機器全般に対して適用可能である。
　図９は、本技術を適用した電子機器としての、撮像装置の構成例を示す図である。
　図９の撮像装置９０１は、レンズ群などからなる光学部９１１、固体撮像装置（撮像デバイス）９１２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路９１３を備える。また、撮像装置９０１は、フレームメモリ９１４、表示部９１５、記録部９１６、操作部９１７、および電源部９１８も備える。DSP回路９１３、フレームメモリ９１４、表示部９１５、記録部９１６、操作部９１７および電源部９１８は、バスライン９１９を介して相互に接続されている。
　光学部９１１は、被写体からの入射光（像光）を取り込んで固体撮像装置９１２の撮像面上に結像する。固体撮像装置９１２は、光学部９１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置９１２は、図２に示した固体撮像装置７１などの上述した固体撮像装置に対応する。
　表示部９１５は、例えば、液晶パネルや有機ＥＬ(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像装置９１２で撮影された動画像または静止画像を表示する。記録部９１６は、固体撮像装置９１２で撮影された動画像または静止画像を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
　操作部９１７は、ユーザによる操作の下に、撮像装置９０１が持つ様々な機能について操作指令を発する。電源部９１８は、DSP回路９１３、フレームメモリ９１４、表示部９１５、記録部９１６および操作部９１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　なお、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、固体撮像素子全般に対して適用可能である。
　＜固体撮像装置の使用例＞
　図１０は、上述の固体撮像装置（イメージセンサ）を使用する使用例を示す図である。
　上述した固体撮像装置は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　さらに、本技術は、以下の構成とすることも可能である。
［１］
　複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、
　前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域と
　を備える固体撮像装置。
［２］
　前記測定用領域には、前記特性を測定するための検査回路と前記測定パッドとを接続する接続配線がさらに設けられている
　［１］に記載の固体撮像装置。
［３］
　前記測定用領域には、前記検査回路がさらに設けられている
　［２］に記載の固体撮像装置。
［４］
　複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、
　前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域と
　を備える固体撮像装置の製造方法であって、
　半導体ウェハに前記チップ領域および前記測定用領域からなる複数の領域と、前記複数の領域を区切るダイシングラインとを形成し、
　前記ダイシングラインに対するダイシング加工を行って、前記半導体ウェハを前記チップ領域および前記測定用領域からなる前記固体撮像装置に個片化する
　ステップを含む製造方法。
［５］
　前記半導体ウェハは、前記画素が設けられたセンサウェハと、前記センサウェハとは異なる１または複数の他のウェハとからなり、
　前記センサウェハにおける前記ダイシングライン部分のシリコンが除去された後、前記ダイシング加工が行われる
　［４］に記載の製造方法。
［６］
　前記測定用領域には、前記特性を測定するための検査回路がさらに設けられている
　［４］または［５］に記載の製造方法。
［７］
　前記他のウェハにおける前記ダイシングライン部分には、前記特性を測定するための検査回路がさらに設けられている
　［５］に記載の製造方法。
［８］
　前記ダイシングラインにおける銅の被覆率は、前記ダイシングラインとは異なる領域における銅の被覆率よりも低くなっている
　［４］乃至［７］の何れか一項に記載の製造方法。
［９］
　複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、
　前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域と、
　前記チップ領域および前記測定用領域からなる複数の領域を区切るダイシングラインと
　を備える半導体ウェハ。
［１０］
　前記半導体ウェハは、前記画素が設けられたセンサウェハと、前記センサウェハとは異なる１または複数の他のウェハとからなり、
　前記センサウェハにおける前記ダイシングライン部分はシリコンが除去された状態となっている
　［９］に記載の半導体ウェハ。
［１１］
　前記測定用領域には、前記特性を測定するための検査回路がさらに設けられている
　［９］または［１０］に記載の半導体ウェハ。
［１２］
　前記他のウェハにおける前記ダイシングライン部分には、前記特性を測定するための検査回路がさらに設けられている
　［１０］に記載の半導体ウェハ。
［１３］
　前記ダイシングラインにおける銅の被覆率は、前記ダイシングラインとは異なる領域における銅の被覆率よりも低くなっている
　［９］乃至［１２］の何れか一項に記載の半導体ウェハ。
［１４］
　複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、
　前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域と
　を有する固体撮像装置を備える電子機器。
　１１　半導体ウェハ，　２１－１乃至２１－６，２１　チップ領域，　２２　スクライブ領域，　５１　ダイシングライン，　５２　測定用領域，　６１　検査回路，　６２－１乃至６２－６，６２　測定パッド，　７１　固体撮像装置，　１２２　Cuパターン，　１２３　Cuパターン，　１２４　Cuパターン，　２７１　測定パッド，　２７４　溝，　４０４　検査回路，　４０５－１乃至４０５－４，４０５　配線

Claims (14)

  1. 　複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、
    　前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域と
    　を備える固体撮像装置。
  2. 　前記測定用領域には、前記特性を測定するための検査回路と前記測定パッドとを接続する接続配線がさらに設けられている
    　請求項１に記載の固体撮像装置。
  3. 　前記測定用領域には、前記検査回路がさらに設けられている
    　請求項２に記載の固体撮像装置。
  4. 　複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、
    　前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域と
    　を備える固体撮像装置の製造方法であって、
    　半導体ウェハに前記チップ領域および前記測定用領域からなる複数の領域と、前記複数の領域を区切るダイシングラインとを形成し、
    　前記ダイシングラインに対するダイシング加工を行って、前記半導体ウェハを前記チップ領域および前記測定用領域からなる前記固体撮像装置に個片化する
    　ステップを含む製造方法。
  5. 　前記半導体ウェハは、前記画素が設けられたセンサウェハと、前記センサウェハとは異なる１または複数の他のウェハとからなり、
    　前記センサウェハにおける前記ダイシングライン部分のシリコンが除去された後、前記ダイシング加工が行われる
    　請求項４に記載の製造方法。
  6. 　前記測定用領域には、前記特性を測定するための検査回路がさらに設けられている
    　請求項４に記載の製造方法。
  7. 　前記他のウェハにおける前記ダイシングライン部分には、前記特性を測定するための検査回路がさらに設けられている
    　請求項５に記載の製造方法。
  8. 　前記ダイシングラインにおける銅の被覆率は、前記ダイシングラインとは異なる領域における銅の被覆率よりも低くなっている
    　請求項４に記載の製造方法。
  9. 　複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、
    　前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域と、
    　前記チップ領域および前記測定用領域からなる複数の領域を区切るダイシングラインと
    　を備える半導体ウェハ。
  10. 　前記半導体ウェハは、前記画素が設けられたセンサウェハと、前記センサウェハとは異なる１または複数の他のウェハとからなり、
    　前記センサウェハにおける前記ダイシングライン部分はシリコンが除去された状態となっている
    　請求項９に記載の半導体ウェハ。
  11. 　前記測定用領域には、前記特性を測定するための検査回路がさらに設けられている
    　請求項９に記載の半導体ウェハ。
  12. 　前記他のウェハにおける前記ダイシングライン部分には、前記特性を測定するための検査回路がさらに設けられている
    　請求項１０に記載の半導体ウェハ。
  13. 　前記ダイシングラインにおける銅の被覆率は、前記ダイシングラインとは異なる領域における銅の被覆率よりも低くなっている
    　請求項９に記載の半導体ウェハ。
  14. 　複数の画素、および前記画素を駆動するための素子が設けられたチップ領域と、
    　前記チップ領域に隣接して設けられ、前記画素の駆動に必要な素子および配線が設けられておらず、前記チップ領域の特性を測定するための測定パッドが設けられた測定用領域と
    　を有する固体撮像装置を備える電子機器。
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