JP2002093868A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ＬＳＩの出荷後、半導体チップ内に設けられ
たチェック素子からトランジスタ等の特性が確認され内
部回路の設計機密が漏れる事を防ぐための半導体装置で
あって、半導体ウェハのダイシング時におけるブレード
の耐久性の低下、特性の測定時における内部回路の影
響、切断後における短絡の問題、等を全て解決した半導
体装置を提供する。 【解決手段】 半導体ウェハにスクライブ線１２によっ
て区画された複数の半導体チップ１１Ａ，１１Ｂの内部
回路の特性を測定するためのチェック素子１４Ａ，１４
Ｂと、チェック素子１４Ａ，１４Ｂに電気接続するため
の内部回路とは独立して半導体チップ１１Ａ，１１Ｂ内
に設けられた測定パッド１５Ａ，１５Ｂと、チェック素
子１４Ａ，１４Ｂと測定パッド１５Ａ，１５Ｂとを電気
接続するための配線１６Ａ，１６Ｂとを備え、配線１６
Ａ，１６Ｂは少なくとも一部をスクライブ線１２上に延
長した構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体基板上に形成
された半導体チップの電気特性等をチェックするための
チェック素子を備える半導体装置に関し、特に半導体チ
ップにおいて機密としたい特性が当該チェック素子から
読み出されることを防止した半導体装置に関する。

【０００２】

【従来の技術】従来から、半導体ウエハの評価を行うた
めの手段として、当該半導体ウェハに形成された半導体
チップと同時に各種のチェック素子を形成しておき、当
該チェック素子の電気特性等をチェックすることが行わ
れる。このチェック素子は、例えば、半導体チップ内に
形成されているトランジスタや受動素子等と同一規格の
トランジスタや受動素子として形成されている。したが
って、チェック素子について各種の特性値をチェックす
ることで、半導体チップ内のトランジスタや受動素子の
特性を確認することが可能になる。しかしながら、この
チェック素子がそのままの状態でパッケージングされた
ＬＳＩ内に内在された状態で出荷された場合に、当該Ｌ
ＳＩを入手した者がパッケージ内のチェック素子につい
て解析評価を行うと、得られたチェック素子の特性から
半導体チップ内の各種特性が検出され、場合によっては
半導体チップにおいて機密としたい特性やその他の情報
が知得されてしまうという問題が生じる。

【０００３】このような、ＬＳＩの出荷後における半導
体チップの設計機密が漏れることを防止するため、次の
ように製品としての半導体チップ内にチェック素子を入
れ込まない技術を用いている。第１の手法は、半導体チ
ップとは別に評価用チップを形成し、この評価用チップ
内に各半導体チップのチェック素子を形成する。これに
より、半導体ウエハの評価は評価用チップを用いて行う
ことが可能であり、その一方で製品となる半導体チップ
内にはチェック素子が存在しないためＬＳＩとして出荷
した後ではチェック素子の測定ができず、機密が洩れる
ことはない。第二の手法は、半導体チップを切断分離す
るためのスクライブ線上にチェック素子を形成し、製品
となる半導体チップにはチェック素子を形成しない。こ
れにより、組立時のダイシング工程でスクライブ線上に
設けられたチェック素子が破壊されるため、第１の手法
と同様に、製品となる半導体チップ内にチェック素子が
存在せず、ＬＳＩとして出荷した後ではチェック素子の
測定ができなくなる。

【０００４】

【発明が解決しようとする課題】しかしながら、前記第
１の手法では、製品となる半導体チップとは別にチェッ
ク素子専用のチップを設けるため、半導体ウエハに配置
できる有効チップが減り、歩留まりが悪化する問題があ
る。また、ウエハ製造段階の特性検査において、半導体
チップ毎にチェック素子を測定しなければならないトラ
ブルが発生した場合には対応が取れなくなる。また、第
２の手法では、チェック素子と共にその測定端子（測定
パッド）もスクライブ線上に形成されることになるが、
この種の測定パッドは測定する針の寸法を考慮し、一般
的には５０μｍ×５０μｍの大きさを有しており、しか
も測定パッドの材質がアルミニウムで構成されているこ
とから、半導体ウェハのダイシングに測定パッドのアル
ミニウムが切断用のブレードに付着しブレードの耐久性
が低下する問題がある。

【０００５】一方、特開平２−７４４９号公報には、半
導体チップ内にチェック素子を形成するとともに、当該
チェック素子の測定パッドとして半導体チップの電極パ
ッドの一部を利用し、当該チェック素子と電極パッドと
を接続する配線をスクライブ線を横切るように配設した
技術が提案されている。この技術では、特に、チェック
素子を用いて機密が洩れることについては言及されてい
ないが、チェック素子の測定は、前記したように兼用し
た電極パッドを利用して行い、半導体チップをダイシン
グしたときにはスクライブ線上の配線が切断されるた
め、チェック素子は前記電極パッドから分離され、製品
としてのＬＳＩを出荷した後ではチェック素子の測定が
できなくなるという効果が期待できる。

【０００６】この公報に記載の技術によれば、前記した
従来の第１の手法、第２の手法での問題を解消すること
は可能である。しかしながら、前記公報の技術では、一
つの半導体チップ内にチェック素子とその測定パッドが
配置されることによる半導体チップ内のスペースを確保
することが難しい場合において、チェック素子の測定パ
ッドを半導体チップの電極パッドと兼用する技術である
ため、ダイシングによって半導体チップが分離されるま
では電極パッドを介してチェック素子と半導体チップの
内部回路とで接続された状態にある。したがって、チェ
ック素子の測定時に測定電流が半導体チップの内部回路
に流れ込んで内部回路に影響を与えるおそれが生じる。
また、スクライブ線を横切る配線が電極パッドに接続さ
れているため、ダイシング後に当該配線が半導体チップ
の端部に露出され、この露出部分が外部に短絡されると
電極パッドが短絡され、半導体チップの内部回路に動作
異常が生じるおそれがある。

【０００７】本発明の目的は、ＬＳＩの出荷後における
チェック素子の測定を行うことができなくなるようにす
ることはもとより、前記した歩留りの問題、ダイシング
時における問題、半導体チップの内部回路への悪影響の
問題等を全て解消することが可能な半導体装置を提供す
るものである。

【０００８】

【課題を解決するための手段】本発明の半導体装置は、
同一半導体ウェハにスクライブ線によって区画される複
数の半導体チップが形成されており、前記各半導体チッ
プに対応して設けられて当該半導体チップの内部回路の
特性を測定するためのチェック素子と、前記チェック素
子に電気接続するための前記内部回路とは独立して前記
半導体チップ内に設けられた測定パッドと、前記チェッ
ク素子と前記測定パッドとを電気接続するための配線と
を備え、前記配線は少なくとも一部が前記スクライブ線
上に延長されていることを特徴とする。

【０００９】本発明の半導体装置の第１の形態では、前
記チェック素子は、前記スクライブ線を挟んで隣接する
２つの半導体チップの一方の半導体チップ内に形成さ
れ、前記測定パッドは前記２つの半導体チップの他方の
半導体チップ内に形成され、前記配線は前記スクライブ
線を横切るように前記一方の半導体チップと他方の半導
体チップとの間に延長形成される。第２の形態では、前
記チェック素子は、前記スクライブ線を挟んで隣接する
２つの半導体チップの間の前記スクライブ線上に形成さ
れ、前記測定パッドは前記２つの半導体チップの一方の
半導体チップ内に形成され、前記配線は前記チェック素
子と前記一方の半導体チップとの間に延長形成される。
第３の形態では、前記チェック素子及び測定パッドは、
前記スクライブ線を挟んで隣接する２つの半導体チップ
の一方の半導体チップ内に形成され、前記配線はその一
部が前記２つの半導体チップの間の前記スクライブ線上
に存在するように延長形成されている。。

【００１０】本発明の半導体装置によれば、測定パッド
に対して測定装置のプローブを接触して給電を行うこと
でチェック素子の測定が可能になり、半導体チップの評
価が実現できるが、測定パッド及びチェック素子は、半
導体チップの内部回路とは電気的に独立した状態である
ため、測定結果に内部回路の影響が及ぶことはない。ま
た、半導体ウェハをスクライブ線に沿ってダイシングを
行い、個々の半導体チップに分離してＬＳＩを出荷する
が、各ＬＳＩの半導体チップにはチェック素子を測定す
るために電気的に接続された測定パッドが存在しないた
め、当該チェック素子の測定が行われることはなく、当
該チェック素子によって半導体チップの機密が知得され
るようなこともない。

【００１１】また、チェック素子や測定パッド等は、個
々の半導体チップ内に配置されるため、従来の第１の手
法のように測定チップを独立して設ける必要がなく、製
造歩留りが低下するようなことはない。さらに、スクラ
イブ線でのダイシングによってアルミニウム配線が切断
されても、スクライブ線の線幅は狭いため、ダイシング
時のブレードの耐久性が低下することはない。また、ス
クライブ線においてダイシングしたときに、切断された
アルミニウム配線の端部が露出されるが、このアルミニ
ウム配線はチェック素子、あるいは測定パッドにのみ接
続されているものであるため、露出端において外部短絡
が生じた場合でも、半導体チップの内部回路に悪影響を
与えるようなこともない。

【００１２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明にかかる半導
体ウェハＷを示す図であり、１枚の半導体ウェハＷに幅
が約１００μｍのスクライブ線１２が枡目状に設けられ
ており、前記スクライブ線によって個々の製品チップと
なる半導体チップ１１が区画形成されている。前記半導
体チップ１１には、それぞれ図外のトランジスタ等の能
動素子や、抵抗、コンデンサ（キャパシタ）等の受動素
子が形成されて所定の内部回路が構成されており、また
各半導体チップ１１の周辺領域には前記内部回路に接続
される多数個の電極パッド１３が配列されている。そし
て、前記半導体チップ１１の周辺領域ないし前記スクラ
イブ線１２を含む領域の一部で、かつ前記電極パッド１
３と干渉することがないスペース内に、後述するように
本発明において特徴とされるチェック素子とその測定パ
ッドが配置されている。

【００１３】図２は本発明の第１の実施形態における、
前記半導体チップの周辺領域ないしスクライブ線を含む
領域、すなわち図１のＡ領域の拡大図である。前記スク
ライブ線１２を挟んで隣接する２つの半導体チップ１１
Ａ，１１Ｂのうちの一方の半導体チップ１１Ａの周辺領
域でかつ電極パッド１３と干渉することがないスペース
には、当該一方の半導体チップ１１Ａの内部回路を構成
する素子と同じ素子で構成されるチェック素子１４Ａが
形成されている。前記チェック素子１４Ａは、前記内部
回路を構成するトランジスタ等の能動素子や、抵抗又は
コンデンサ等の受動素子、さらには配線抵抗及びスルー
ホールやコンタクトの抵抗を測定する単体評価素子、あ
るいは遅延を測定するための素子等で構成される。ま
た、前記半導体チップのうち他方の半導体チップ１１Ｂ
の周辺領域でかつ電極パッド１３と干渉することがない
スペースには、前記チェック素子１４Ａに対向して複数
個、ここでは３個の測定パッド１５Ａが配置されてい
る。そして、前記一方の半導体チップ１１Ａのチェック
素子１４Ａと、前記他方の半導体チップ１１Ｂの測定パ
ッド１５Ａとは、前記スクライブ線１２を横切るように
延長された３本のアルミニウム配線１６Ａによってそれ
ぞれ接続されている。ここで、前記測定パッド１５Ａは
５０μｍ×５０μｍ程度の大きさでアルミニウムにより
形成される。また、前記アルミニウム配線１６Ａの配線
幅は３μｍ程度とされている。

【００１４】また、この第１の実施形態では、前記隣接
する半導体チップのうち、他方の半導体チップ１１Ｂに
は、前記測定パッド１５Ａの隣の位置に、当該他方の半
導体チップ１１Ｂのチェック素子１４Ｂが形成されてお
り、これに対向する前記一方の半導体チップ１１Ａの前
記チェック素子１４Ａの隣の位置に３個の測定パッド１
５Ｂが形成されている。そして、この他方の半導体チッ
プ１１Ｂのチェック素子１４Ｂと、前記一方の半導体チ
ップ１１Ａに設けた測定パッド１５Ｂとは、前記スクラ
イブ線１２を横切るように延長された３本のアルミニウ
ム配線１６Ｂによってそれぞれ接続されている。なお、
この実施形態では、前記半導体ウェハＷ上においては、
図２に示した箇所以外にも、Ｘ方向に隣接する２つのチ
ップ単位毎に前記した構成が設けられる。

【００１５】この第１の実施形態の構成によれば、他方
の半導体チップ１１Ｂに設けられた測定パッド１５Ａに
対して測定装置のプローブを接触して給電を行うこと
で、一方の半導体チップ１１Ａに設けられたチェック素
子１４Ａの測定が可能になり、当該一方の半導体チップ
１１Ａの評価が実現できる。同様に、一方の半導体チッ
プ１１Ａに設けられた測定パッド１５Ｂに対して測定装
置のプローブを接触して給電を行うことで、他方の半導
体チップ１１Ｂに設けられたチェック素子１４Ｂの測定
が可能になり、当該他方の半導体チップ１１Ｂの評価が
実現できる。また、この場合、測定パッド１５Ａ，１５
Ｂ及びチェック素子１４Ａ，１４Ｂは、各半導体チップ
１１Ａ，１１Ｂの内部回路とは電気的に独立した状態で
測定が行われるため、測定結果に内部回路の影響が及ぶ
ようなこともない。

【００１６】そして、チェック素子１４Ａ，１４Ｂに対
する測定を行った後、すなわちチェック後は、図３に示
すように、スクライブ線１２に沿ってダイシングを行
い、アルミニウム配線１６Ａ，１６Ｂを切断して個々の
半導体チップ１１Ａ，１１Ｂを分離し、かつこれをパッ
ケージングしてＬＳＩを製造して出荷する。この場合に
は、各半導体チップ１１Ａ，１１Ｂには自身のチェック
素子１４Ａ，１４Ｂと共に測定パッド１５Ｂ，１５Ａが
存在しているが、これらの測定パッド１５Ｂ，１５Ａは
各チェック素子１４Ａ，１４Ｂを測定することが可能な
状態で電気接続されているものではないため、当該チェ
ック素子１４Ａ，１４Ｂの測定が行われることはなく、
当該チェック素子１４Ａ，１４Ｂによって各半導体チッ
プ１１Ａ，１１Ｂの機密が知得されるようなこともな
い。

【００１７】また、チェック素子１４Ａ，１４Ｂ及び測
定パッド１５Ｂ，１５Ａは、個々の半導体チップ１１
Ａ，１１Ｂ内に配置されるため、従来の第１の手法のよ
うに測定チップを独立して設ける必要がなく、製造歩留
りが低下するようなことはない。さらに、スクライブ線
１２でのダイシングによってアルミニウム配線１６Ａ，
１６Ｂが切断されても、スクライブ線１２上における各
アルミニウム配線１６Ａ，１６Ｂは幅３μｍと細いた
め、従来の第２の手法のような５０μｍ×５０μｍの測
定パッドがダイシングされる場合に比較すると、ダイシ
ング時のブレードの耐久性が低下することもない。ま
た、スクライブ線１２においてダイシングしたときに、
切断されたアルミニウム配線１６Ａ，１６Ｂの端部が露
出されるが、このアルミニウム配線１６Ａ，１６Ｂはチ
ェック素子１４Ａ，１４Ｂ、あるいは測定パッド１５
Ａ，１５Ｂにのみ接続されているものであるため、露出
端において外部短絡が生じた場合でも、各半導体チップ
１１Ａ，１１Ｂの内部回路に悪影響を与えるようなこと
もない。

【００１８】図４は本発明の第２の実施形態における、
図１のＡ領域での前記半導体チップ１１の周辺領域ない
しスクライブ線１２を含む領域の拡大図である。前記ス
クライブ線１２上には、当該スクライブ線１２を挟んで
隣接する２つの半導体チップ１１Ａ，１１Ｂのそれぞれ
の内部回路を構成する素子と同じ素子で構成される各チ
ェック素子１４Ａ，１４Ｂが形成されている。また、前
記各半導体チップ１１Ａ，１１Ｂの周辺領域でかつ電極
パッド１３と干渉することがないスペースには、前記チ
ェック素子１４Ａ，１４Ｂに対向して複数個、ここでは
３個の測定パッド１５Ａ，１５Ｂがそれぞれ配置されて
いる。そして、各チェック素子１４Ａ，１４Ｂと、対応
する半導体チップ１１Ａ，１１Ｂの各測定パッド１５
Ａ，１５Ｂとは、前記スクライブ線１２を通して延長さ
れた３本のアルミニウム配線１６Ａ，１６Ｂによってそ
れぞれ接続されている。ここで、前記測定パッド１５
Ａ，１５Ｂは５０μｍ×５０μｍ程度の大きさでアルミ
ニウムにより形成される。また、前記アルミニウム配線
１６Ａ，１６Ｂの配線幅は３μｍ程度とされている。な
お、この第２の実施形態においても、半導体ウェハＷ上
においてＸ方向に隣接する２つのチップ単位毎に前記し
た構成が設けられる。

【００１９】この第２の実施形態の構成によれば、各半
導体チップ１１Ａ，１１Ｂに設けられた測定パッド１５
Ａ，１５Ｂに対して測定装置のプローブを接触して給電
を行うことで、各半導体チップ１１Ａ，１１Ｂにそれぞ
れ対応してスクライブ線１２上に設けられたチェック素
子１４Ａ，１４Ｂの測定が可能になり、各半導体チップ
１１Ａ，１１Ｂの評価が実現できる。そして、この場合
に、測定パッド１５Ａ，１５Ｂ及びチェック素子１４
Ａ，１４Ｂは、各半導体チップ１１Ａ，１１Ｂの内部回
路とは電気的に独立した状態で測定が行われるため、測
定結果に内部回路の影響が及ぶようなこともない。そし
て、チェック素子１４Ａ，１４Ｂに対する測定を行った
後、すなわちチェック後は、図５に示すように、スクラ
イブ線１２に沿ってダイシングを行い、チェック素子１
４Ａ，１４Ｂ及びアルミニウム配線１６Ａ，１６Ｂを切
断して個々の半導体チップ１１Ａ，１１Ｂを分離し、か
つこれをパッケージングしてＬＳＩを製造して出荷す
る。この場合には、各半導体チップ１１Ａ，１１Ｂに
は、それぞれ自身の測定パッド１５Ａ，１５Ｂは存在す
るが、これに接続されるチェック素子１４Ａ，１４Ｂは
既に存在しないため、当該チェック素子の測定が行われ
ることはなく、半導体チップの機密が知得されるような
こともない。

【００２０】また、各半導体チップ１１Ａ，１１Ｂに
は、測定パッド１５Ａ，１５Ｂは存在するが、チェック
素子は存在しておらず、また独立した測定用のチップを
設ける必要がないため、従来の第１の手法のように製造
歩留りが低下するようなことはない。さらに、スクライ
ブ線１２でのダイシングによってチェック素子１４Ａ，
１４Ｂ及びアルミニウム配線１６Ａ，１６Ｂが切断され
ても、チェック素子１４Ａ，１４Ｂは半導体そのもので
あり、また、スクライブ線１２上のアルミニウム配線１
６Ａ，１６Ｂは細いため、従来の第２の手法のようなダ
イシング時のブレードの耐久性が低下することもない。
さらに、スクライブ線１２においてダイシングしたとき
に、切断されたアルミニウム配線１６Ａ，１６Ｂの端部
が露出されるが、このアルミニウム配線１６Ａ，１６Ｂ
はそれぞれ測定パッド１５Ａ，１５Ｂにのみ接続されて
いるものであるため、露出端において外部短絡が生じた
場合でも、各半導体チップ１１Ａ，１１Ｂの内部回路に
悪影響を与えるようなこともない。

【００２１】図６は本発明の第３の実施形態における、
図１のＡ領域での前記半導体チップ１１の周辺領域ない
しスクライブ線１２を含む領域の拡大図である。前記ス
クライブ線１２を挟んで隣接する２つの半導体チップ１
１Ａ，１１Ｂの周辺領域でかつ電極パッド１３と干渉す
ることがないスペースには、各半導体チップ１１Ａ，１
１Ｂの内部回路を構成する素子と同じ素子で構成される
チェック素子１４Ａ，１４Ｂと、当該チェック素子１４
Ａ，１４Ｂに対応する複数個、ここでは３個の測定パッ
ド１５Ａ，１５Ｂが配置されている。そして、各チェッ
ク素子１４Ａ，１４Ｂと測定パッド１５Ａ，１５Ｂと
は、その一部が前記スクライブ線１２上に存在するよう
に延長された３本のアルミニウム配線１６Ａ，１６Ｂに
よってそれぞれ接続されている。ここで、前記アルミニ
ウム配線の配線幅は３μｍ程度である。

【００２２】この第３の実施形態の構成によれば、各半
導体チップ１１Ａ，１１Ｂに設けられた測定パッド１５
Ａ，１５Ｂに対して測定装置のプローブを接触して給電
を行うことで、各半導体チップ１１Ａ，１１Ｂに設けら
れたチェック素子１４Ａ，１４Ｂの測定が可能になり、
当該半導体チップ１１Ａ，１１Ｂの評価が実現できる。
この場合、測定パッド１５Ａ，１５Ｂ及びチェック素子
１４Ａ，１４Ｂは、各半導体チップ１１Ａ，１１Ｂにお
いて内部回路とは電気的に独立した状態で測定が行われ
るため、測定結果に内部回路の影響が及ぶようなことも
ない。そして、チェック素子１４Ａ，１４Ｂに対する測
定を行った後、すなわちチェック後は、図７に示すよう
に、スクライブ線１２に沿ってダイシングを行い、アル
ミニウム配線１６Ａ，１６Ｂを切断して個々の半導体チ
ップ１１Ａ，１１Ｂを分離し、かつこれをパッケージン
グしてＬＳＩを製造して出荷する。この場合には、各半
導体チップ１１Ａ，１１Ｂには自身のチェック素子１４
Ａ，１４Ｂおよび測定パッド１５Ａ，１５Ｂが存在する
が、両者は電気的に切断されているために、当該チェッ
ク素子１４Ａ，１４Ｂの測定を行なうことはできず、当
該チェック素子１４Ａ，１４Ｂによって半導体チップの
機密が知得されるようなこともない。

【００２３】また、チェック素子１４Ａ，１４Ｂ及び測
定パッド１５Ａ，１５Ｂは、個々の半導体チップ１１
Ａ，１１Ｂ内に配置されるため、従来の第１の手法のよ
うに測定チップを独立して設ける必要がなく、製造歩留
りが低下するようなことはない。さらに、スクライブ線
１２でのダイシングによってアルミニウム配線１６Ａ，
１６Ｂが切断されても、スクライブ線１２上のアルミニ
ウム配線１６Ａ，１６Ｂは細いため、従来の第２の手法
のようなダイシング時のブレードの耐久性が低下するこ
ともない。また、スクライブ線１２においてダイシング
したときに、切断されたアルミニウム配線１６Ａ，１６
Ｂの端部が露出されるが、このアルミニウム配線１６
Ａ，１６Ｂはチェック素子１４Ａ，１４Ｂ、あるいは測
定パッド１５Ａ，１５Ｂにのみ接続されているものであ
るため、露出端において外部短絡が生じた場合でも、各
半導体チップ１１Ａ，１１Ｂの内部回路に悪影響を与え
るようなこともない。

【００２４】ここで、前記各実施形態では、スクライブ
線を挟んでＸ方向に隣接する半導体チップ間でチェック
素子と測定パッドを対向した状態に形成した場合を示し
たが、Ｙ方向に隣接する半導体チップ間においても同様
な構成を施すことが可能である。

【００２５】

【発明の効果】以上説明したように本発明の半導体装置
は、半導体チップを評価するためのチェック素子と、当
該チェック素子に電気接続を行うために半導体チップの
内部回路とは独立して設けられた測定パッドとを電気接
続するための配線の少なくとも一部をスクライブ線上に
延長しているので、測定パッドに対して測定装置のプロ
ーブを接触してチェック素子の測定を行う際に、内部回
路の影響が及ぶことはなく、高精度の測定が実現できる
一方で、半導体ウェハを個々の半導体チップに分離して
ＬＳＩを出荷した場合でも、個々半導体チップにはチェ
ック素子を測定するために電気的に接続された測定パッ
ドが存在しないため、当該チェック素子の測定が行われ
ることはなく、当該チェック素子によって半導体チップ
の機密が知得されるようなこともない。

【００２６】また、本発明の半導体装置によれば、チェ
ック素子や測定パッド等は、個々の半導体チップ内に配
置されるため、半導体ウェハに測定チップを独立して設
ける必要がなく、製造歩留りが低下するようなことはな
い。さらに、スクライブ線でのダイシングによってアル
ミニウム配線が切断されても、スクライブ線の線幅は狭
いため、ダイシング時のブレードの耐久性が低下するこ
とはない。また、スクライブ線においてダイシングした
ときに、切断されたアルミニウム配線の端部が露出され
るが、このアルミニウム配線はチェック素子、あるいは
測定パッドにのみ接続されているものであるため、露出
端において外部短絡が生じた場合でも、半導体チップの
内部回路に悪影響を与えるようなこともない。

【図面の簡単な説明】

【図１】本発明が適用される半導体ウェハの全体構成図
である。

【図２】本発明の第１の実施形態における、図１のＡ部
の拡大平面図である。

【図３】第１の実施形態においてスクライブ線において
ダイシングした状態を示す平面図である。

【図４】本発明の第２の実施形態における、図１のＡ部
の拡大平面図である。

【図５】第２の実施形態においてスクライブ線において
ダイシングした状態を示す平面図である。

【図６】本発明の第３の実施形態における、図１のＡ部
の拡大平面図である。

【図７】第３の実施形態においてスクライブ線において
ダイシングした状態を示す平面図である。

【符号の説明】

１１，１１Ａ，１１Ｂ 半導体チップ １２ スクライブ線 １３ 電極パッド １４Ａ，１４Ｂ チェック素子 １５Ａ，１５Ｂ 測定パッド １６Ａ，１６Ｂ アルミニウム配線

Claims (6)

【特許請求の範囲】
1. 【請求項１】 同一半導体ウェハにスクライブ線によっ
   て区画される複数の半導体チップが形成されており、前
   記各半導体チップに対応して設けられて当該半導体チッ
   プの内部回路の特性を測定するためのチェック素子と、
   前記チェック素子に電気接続するための前記内部回路と
   は独立して前記半導体チップ内に設けられた測定パッド
   と、前記チェック素子と前記測定パッドとを電気接続す
   るための配線とを備え、前記配線は少なくとも一部が前
   記スクライブ線上に延長されていることを特徴とする半
   導体装置。
2. 【請求項２】 前記チェック素子は、前記スクライブ線
   を挟んで隣接する２つの半導体チップの一方の半導体チ
   ップ内に形成され、前記測定パッドは前記２つの半導体
   チップの他方の半導体チップ内に形成され、前記配線は
   前記スクライブ線を横切るように前記一方の半導体チッ
   プと他方の半導体チップとの間に延長形成されているこ
   とを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記チェック素子は、前記スクライブ線
   を挟んで隣接する２つの半導体チップの間の前記スクラ
   イブ線上に形成され、前記測定パッドは前記２つの半導
   体チップの一方の半導体チップ内に形成され、前記配線
   は前記チェック素子と前記一方の半導体チップとの間に
   延長形成されていることを特徴とする請求項１に記載の
   半導体装置。
4. 【請求項４】 前記チェック素子及び測定パッドは、前
   記スクライブ線を挟んで隣接する２つの半導体チップの
   一方の半導体チップ内に形成され、前記配線はその一部
   が前記２つの半導体チップの間の前記スクライブ線上に
   存在するように延長形成されていることを特徴とする請
   求項１に記載の半導体装置。
5. 【請求項５】 前記チェック素子は、当該チェック素子
   により測定される内部回路が設けられた半導体チップ内
   に形成されていることを特徴とする請求項２，４に記載
   の半導体装置。
6. 【請求項６】 前記チェック素子は、前記半導体チップ
   の内部回路を構成するトランジスタ等の能動素子や、抵
   抗またはコンデンサ等の受動素子、さらに配線抵抗及び
   スルーホールやコンタクトの抵抗を測定する単体評価素
   子で構成されている事を特徴とする請求項１ないし５の
   いずれかに記載の半導体装置。