JP2009239259A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009239259A
JP2009239259A JP2009015531A JP2009015531A JP2009239259A JP 2009239259 A JP2009239259 A JP 2009239259A JP 2009015531 A JP2009015531 A JP 2009015531A JP 2009015531 A JP2009015531 A JP 2009015531A JP 2009239259 A JP2009239259 A JP 2009239259A
Authority
JP
Japan
Prior art keywords
pad
probe
semiconductor device
pads
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009015531A
Other languages
English (en)
Inventor
Kango Nagayoshi
貫吾 永吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2009015531A priority Critical patent/JP2009239259A/ja
Priority to US12/390,657 priority patent/US20090224407A1/en
Priority to KR1020090017698A priority patent/KR20090095484A/ko
Publication of JP2009239259A publication Critical patent/JP2009239259A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】プローブテストで形成された針跡の影響でワイヤボンディング剥離が起こることを防止できるとともに、パッド面積を小さく、特にパッドの並びに対する垂直方向の面積を小さくした半導体装置を提供する。
【解決手段】第１の方向に沿って並べられた第１のパッドＰ１と第２のパッドＰ２とを具備してなり、第１のパッドＰ１の第１の方向に沿う辺の長さが、第２のパッドＰ２の第１方向に沿う辺の長さより長いことを特徴とする半導体装置を採用する。
【選択図】図１

Description

本発明は、回路機能部と複数パッドとを備えた半導体装置に関するものである。
半導体装置には、外部との信号及びデータの入出力のためにパッドが設けられている。
通常、ウエハプローブテストとパッケージ組立のワイヤボンディングには、同一のパッドが共通して用いられている。回路機能部と複数パッドとで形成される半導体装置において、プローブテストにおける探針領域とパッケージ組立時のワイヤボンディングの配線接続領域が同一であるため、プローブ接触による傷跡がワイヤボンディング時の剥離を引き起こし、歩留低下の原因になっていた。故にプローブテストにおけるプロービングにおいては、ワイヤボンディングに影響がでないようにする必要がある。
また、データの入出力が増えれば、パッド数を増加させる必要がある。しかし、回路配線幅等、プロセス技術の高度化によりチップサイズは小さくなっているが、データ入出力に必要なパッドの数が多くなり、パッドがチップの辺に対して単列には入りきらないという問題も生じていた。故にパッド面積を小さくする必要がある。
そのため、例えば特許文献１に記載の半導体装置（従来例１）は、図８に示すように、すべてのパッドに探針領域１５と配線接続領域１４があり、更に、これら探針領域１５と配線接続領域１４を接続するための２種類の長さの接続部１６，１７が設けられ、探針領域１４と接続部１６と配線接続領域１４からなるパッドＰ３と、探針領域１５と接続部１７と配線接続領域１４からなり、パッドＰ３よりも大きなパッドＰ４としている。各パッドＰ３，Ｐ４はチップの辺に沿う幅が等しく、かつ、パッドの並び方向の垂直方向に沿う長さが異なる長さとされている。そして、パッドの並びの垂直方向で探針領域１５と配線接続領域１４とを接続するようにし、更に、回路機能部側の辺の位置を揃えて段違いに配置することで、狭ピッチにてプローブできるような構造としている。また、探針領域１５と配線接続領域１４が別であることで、パッケージ組立に針跡の影響を受けさせない構造になっている。
また、特許文献２に記載の半導体装置（従来例２）のパッドＰ５は、図９に示すように、従来例１の半導体装置と同様に探針領域２５と配線接続領域２４があり、これらはパッドＰ５の並びの垂直方向で直接接続されている。探針領域２５と配線接続領域２４は矩形形状の打ち分けマークＰ６により識別され、探針領域２５と配線接続領域２４を有する大きいパッドＰ５と、大きいパッドＰ５に比べて小さいパッド状の打ち分けマークＰ６と、を有しパッケージ組立に針跡の影響を受けさせない構造になっている。
また、特許文献３に記載の半導体装置（従来例３）は、図１０および図１１に示すように、大きいパッドＰ８がプローブ試験に用いられ、パッドＰ７を有するスイッチコントロール回路６を用いたスイッチ制御により、複数のＩ／Ｏ(図では２つのＩ／Ｏ)への試験が可能となった構造になっている。このパッド形状は図１１(文献中の実施例)に示す通り、パッドの並びの垂直方向の辺が、並び方向の辺に比べて長くなっている。
また、特許文献４に記載の半導体装置（従来例４）は、図１２に示すように、ＥＳＤ保護素子部Ｐ１１と、Ｉ／Ｏ回路部Ｐ１２と、プローブ試験専用パッドＰ１３と、ワイヤボンディング専用パッドＰ１４と、を具備してなる。プローブ試験専用パッドＰ１３とワイヤボンディング専用パッドＰ１４は、それぞれ一対一対応した同機能のパッドであり、それぞれが独立していることで、パッケージ組立に針跡の影響を受けさせない構造になっている。
一方、非特許文献１に記載のように、プローブテストの時間短縮を実現する手法は従来から用いられている。現在のウエハプローブテストにおいては、同時測定対象チップ数を増やすことによって、テストコスト削減をするために入出力の縮約を行っているのが一般的である。
現在では、縮約試験を用いたさまざまな試験方法が確立されており、ウエハプローブテストにおいては、すべてのパッドにプローブする必要性はない。
特開平１１‐７４４６４号公報 特開２００６‐２２２１４７号公報 特開２００３‐３３２４５０号公報 特開２００７‐９６２１６号公報
伊藤清男，超ＬＳＩメモリ,培風館,１９９４,ｐ．１８３‐１８５
しかしながら、従来例１では、接続部の長さの違いにより、大きさの違うパッドが単列に並んでおり、すべてのパッドに探針領域と配線接続領域が設けられ、パッドの並びの垂直方向で探針領域と配線接続領域を繋いでいるため、回路機能部に対するパッドの食い込み量が大きく、回路機能部の面積を著しく低下させている。また、仮に回路機能部側のパッドの辺の位置が揃っていないとすると、この揃っていない場所は、回路機能部のプロセスにおいて複雑になってしまう。従って、従来例では、チップ内側に最も食い込んでいるパッドの辺を揃えて回路機能部を形成させるため、パッド周辺の面積的な無駄が多い。
また、従来例２では、パッドＰ５には探針領域１５と配線接続領域１４が設けられており、更に、本来のパッドの間に矩形形状の打ち分けマークＰ６がある。この打ち分けマークＰ６はプローブテストにもボンディングにも使用しないため、パッドの設置面積を減らしてしまう。また、従来例１と同様に、回路機能部に対するパッドの食い込み量が大きく、回路機能部の面積を著しく低下させる。
更に、従来例１、２に共通する点として、全てのパッドＰ３〜Ｐ５が探針領域１５と配線接続領域１４を有しており、パッドの平面視形状が長方形となっている。仮に、パッドＰ３〜Ｐ５がパッドの並び方向にその長辺が沿うように配置されると、単位長さに対するパッドの設置数が減少し、パッドを単列で配置しきれなくなる。パッドを単列で配置するためには、パッドの短辺がパッドの並び方向に沿うように配置する必要がある。その結果、回路機能部に対するパッドの食い込み量が増大して回路機能部の面積が低下する。
また、従来例３では、プローブされないパッドのサイズを、プローブされるパッドのサイズと比べて細くすることで、パッドのピッチを狭くしている。これにより、パッドの並び方向の省スペースには有効となっている。しかしながら、このような構造によると、パッドの並びの垂直方向をパッドが占有することになり、他の従来例と同様に回路機能部の面積を著しく低下させることになる。さらに、従来例３には、プローブについて記載されているが、ワイヤボンディングについては全く記載されていない。
また、従来例４では、ひとつひとつの同機能に対し、ウエハ試験用、ワイヤボンディング用等のパッドが別々に形成されている。このように別々に形成すると、パッド間隔分のスペースに無駄が生じる。
以上のように、第１の問題点として、パッドの探針領域とワイヤボンディング領域が同一のパッド内において隣接あるいは重複していると、プローブ接触による傷跡においてワイヤボンディング時にパッドの剥離を引き起こし、歩留低下の一因になることがある。
さらに、第２の問題点として、プロセスルールが進歩し、チップサイズが小さくなるものの、ワイヤボンディングすべきパッドは減らず、逆にＩ／Ｏ数の多い製品に関しては、パッド数を増やさなければならない。このため、現状のようにすべてのパッドを同サイズで作製していると、チップ辺に沿って全てのパッドを並べることができず、パッドの単列配置ができなくなる。パッドを多列配置とすると、パッドの設置面積が大幅に増加することになる。パッドを単列配置するために、パッドサイズを小さくしたとすると、パッドの探針領域とワイヤボンディング領域の重なりが大きくなるので、第１の問題点が発生しやすくなる。
プローブテストの時間短縮を実現する手法として、同時測定対象チップ数を増やすことによって、テストコストを削減するための入出力の縮約を行っているのが一般的である。
この技術を用いることで、データの入出力を行う全てのパッドに対してプローブを立てる必要がなくなる。
本発明者は、この技術を用い、ウエハプローブテスト時にプローブされるパッドは探針領域と配線接続領域を有し、プローブされないパッドは、配線接続領域のみを有している半導体装置を検討した。
そして、このような構造は、ウエハプローブテストの際には探針領域に対してのみにプローブされるため、配線接続領域には針跡がつかず、パッケージ組立時のボンディング剥離によるパッケージ組立歩留悪化を改善できることを見出し、本発明を完成させるに至った。即ち、本発明は以下の〔１〕〜〔９〕に示す構成を採用する。
〔１〕 本発明の半導体装置は、第１の方向に沿って並べられた第１のパッドと第２のパッドとを具備してなり、前記第１のパッドの前記第１の方向に沿う辺の長さが、前記第２のパッドの前記第１方向に沿う辺の長さより長いことを特徴とする。
〔２〕 また、本発明の半導体装置は、前記第１のパッドの前記第１の方向に直交する第２の方向に沿う辺の長さが、前記第２のパッドの前記第２の方向に沿う辺の長さと実質的に等しいことが好ましい。
〔３〕 また、本発明の半導体装置は、前記第１のパッドおよび／または前記第２のパッドの平面視形状が矩形であることが好ましい。。
〔４〕 また、本発明の半導体装置は、前記第１のパッドが前記第２のパッドに比べて大きいことが好ましい。
〔５〕 また、本発明の半導体装置は、前記第１のパッドと前記第２のパッドが、前記第１の方向に沿って単列で並べられていることが好ましい。
〔６〕 また、本発明の半導体装置は、前記第１のパッドには探針領域と配線接続領域とが備えられ、前記第２のパッドには探針領域を備えず配線接続領域が備えられていることが好ましい。
〔７〕 また、本発明の半導体装置は、前記探針領域と前記配線接続領域とが、前記第１の方向に沿って並べられていることが好ましい。
〔８〕 また、本発明の半導体装置は、テストにおいてＩ／Ｏに指定された複数の前記第２のパッドに対応する入出力データが、Ｉ／Ｏ縮約テストモードにより、Ｉ／Ｏに指定された前記第１のパッドを介して入出力されることが好ましい。
〔９〕 また、本発明の半導体装置は、前記探針領域と前記配線接続領域に重なりがあることが好ましい。
本発明の半導体装置によれば、プローブテストで形成された針跡の影響でワイヤボンディング剥離が起こることを防止できるとともに、パッド面積を小さく、特にパッドの並びに対する垂直方向の面積を小さくした半導体装置を提供できる。
図１は、本発明の実施形態に係る半導体装置を示す図であり、（ａ）はパッド配置を説明するための平面図、（ｂ）は探針領域と配線接続領域を有するパッドと配線接続領域のみを有するパッドの配置を説明するための拡大平面図である。 図２は、従来の半導体装置に対して、プローブテスト及びワイヤボンディングを順次行った工程を示す模式図である。 図３は、本実施形態の半導体装置に対して、プローブテスト及びワイヤボンディングを順次行った工程を示す模式図である。 図４は、従来の半導体装置のＩ／Ｏ部を示すブロック図である。 図５は、本実施形態の半導体装置のＩ／Ｏ部を示すブロック図である。 図６は、従来の半導体装置のＩ／Ｏ部を示すブロック図である。 図７は、本実施形態の半導体装置のＩ／Ｏ部を示すブロック図である。 図８は、従来例１の半導体装置におけるパッド形状を示す平面図である。 図９は、従来例２の半導体装置におけるパッド形状を示す平面図である。 図１０は、従来例３の半導体装置におけるパッドと内部回路の模式図である。 図１１は、従来例３の半導体装置におけるパッド形状を示す平面図である。 図１２は、従来例４の半導体装置におけるパッド形状を示す平面図である。
以下、本発明の実施の形態である半導体装置について、図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置における各部の寸法関係とは異なる場合がある。
図１（ａ）に示すように、本発明の実施形態に係る半導体装置Ｈは、半導体基板１０上に形成された回路機能部１と、回路機能部１の両側に単列に配置された複数の第１のパッドＰ１，…と複数の第２のパッドＰ２，…と、から概略構成されている。各パッドＰ１，Ｐ２は、回路の配線を介して回路機能部１に接続されている。
なお、図中Ｘ軸方向は、半導体装置の一辺の延在方向に対応する方向であって、パッドの並び方向（第２の方向）であり、Ｙ軸方向はＸ軸方向に直交する方向であって、パッド並び方向に直交する方向（第１の方向）である。
図１（ｂ）に示すように、第１のパッドＰ１には探針領域５と配線接続領域４が設けられており、第２のパッドＰ２には探針領域が設けられず配線接続領域４のみが設けられている。第１のパッドＰ１及び第２のパッドＰ２は、第１の方向（図中Ｙ方向）に沿って単列で混在配置されており、第１のパッドＰ１及び第２のパッドＰ２からなるパッド列の外側にはスクライブ領域２が形成されている。
ここで、探針領域５とは、プローブテストにおいて、プローブカードのプローブが当接されてなる領域であり、また、配線接続領域４とは、ボンディングワイヤが接続される領域である。また、回路機能部１は、例えば、メモリ回路部、ＣＰＵ回路部などを有するものであって、半導体装置の機能を実現するための回路素子を有するものである。
第１のパッドＰ１と第２のパッドＰ２は平面視矩形であり、第１のパッドＰ１は第２のパッドＰ２に比べて大きくされている。第１のパッドＰ１及び第２のパッドＰ２は、パッドの並び方向（第１の方向）と直交する第２の方向（Ｘ軸方向）に沿って等幅である。つまり、第１のパッドＰ１の第２の方向に沿う辺の長さＬ１と、第２のパッドＰ２の第２の方向に沿う辺の長さＬ２とが実質的に等しい。一方、第１のパッドＰの第１の方向に沿う辺の長さＬ３は、第２のパッドＰ２の第１方向に沿う辺の長さＬ４より長い。第１のパッドＰ１は平面視したときにほぼ長方形であり、第１の方向（Ｙ軸方向）を長辺として配置されている。また、第２のパッドＰ２は平面視したときに長方形でもよいし正方形でもよい。
第１のパッドＰ１と第２のパッドＰ２の数の比は、Ｉ／Ｏ縮約テストモードの方式等に拠って適宜選択すればよく、特に限定されるものではないが、例えば、全パッドにおいてはＰ１：Ｐ２＝約１：３が好ましく、Ｉ／ＯパッドのみにおいてはＰ１：Ｐ２＝１：７〜１：１５の範囲が好ましい。
図１（ｂ）に示すように、第１のパッドＰ１の探針領域５と配線接続領域４は、第１の方向（Ｙ軸方向）に沿って並べられている。第１のパッドＰ１の探針領域５と配線接続領域４は、プローブに必要な面積とボンディングに必要な面積とによって決められ、この両方の面積により第１のパッドＰ１の面積が定められる。探針領域５はプローブ座標の精度により、信頼性の許す範囲でその一部を配線接続領域４と重ねることができ、重ねることで第１のパッドＰ１の面積を実質的に小さくすることが可能である。一般に、この重なり部分の面積は、探針領域５の面積に対して２０％〜３０％は問題ないとされている。第２のパッドＰ２の面積は、ボンディングに必要な面積により決められる。
それぞれのパッド間隔は、プローブカードのプローブ間隔の最小限もしくはそれ以上の幅になるように、パッド面積も考慮して決められる。プローブテストは、プローブを第１のパッドＰ１の探針領域５に接触させ、Ｉ／Ｏ縮約テストモードで行われる。Ｉ／Ｏ縮約テストモードを利用することで、プローブを第１のパッドＰ１に接触させた状態で、第２のパッドＰ２に対応する回路機能部１のテストを、第１のパッドＰ１に対応する回路機能部１のテストと同時に実現できる。
このように第１のパッドＰ１，第２のパッドＰ２を配置することで、プローブされる第１のパッドＰ１は探針領域５と配線接続領域４とを有するとともに、プローブされない第２のパッドＰ２は配線接続領域４のみを有しているため従来のパッドに比べてパッドの設置面積を小さくすることが可能となる。
また、Ｉ／Ｏ縮約テストの方式にも拠るが、プローブが接触される第１のパッドＰ１に比べてプローブが接触されない第２のパッドＰ２の数が多くなるので、プローブ全体の面積は従来よりも小さくなる。そのため、プローブされる第１のパッドＰ１を第１の方向（Ｙ軸方向）を長辺として単列配置することが可能となる。
このようなパッド配置にすることにより、第１のパッドＰ１，第２のパッドＰ２は第２の方向（Ｘ軸方向）が短辺となり、回路機能部１を最大限確保することが可能となる。さらに、第１のパッドＰ１，第２のパッドＰ２は単純に単列で配置されるので、並びに複雑さがなく、プローブテスト、パッケージ組立が他の先行技術に比べて簡便にできる。
また、Ｉ／Ｏ縮約テストモードを用いて、ウエハプローブテスト時にプローブされる第１のパッドＰ１の領域を探針領域４と配線接続領域５に分け、プローブされない第２のパッドＰ２の領域は配線接続領域５のみであるため、ウエハプローブテストの際には探針領域４に対してのみにプローブされて、配線接続領域５には針跡がつかず、パッケージ組立時のボンディング剥離によるパッケージ組立歩留悪化を改善できる。
また、第１のパッドＰ１，第２のパッドＰ２はパッドの並びの垂直方向（Ｘ軸方向）に対して従来技術よりも幅が狭くなるので、回路機能部１を最大限確保することが可能となる。さらに、並びに複雑さがないため、プローブテスト、パッケージ組立が他の先行技術に比べて簡便にできる。
図２及び図３は、パッドに対してプローブテスト及びワイヤボンディングを順次行った様子を示す模式図である。図２は、従来のパッドの例であり、図３は本発明の例である。
図２に示すパッドＰ２１は、プローブテストにおける探針領域とパッケージ組立時のワイヤボンディングの配線接続領域が同一とされている。図２（ａ）に示すように、このパッドＰ２１に対してプローブＰｒを接触させてプローブテストを行うと、図２（ｂ）に示すようにパッドＰ２１に傷跡Ｓが生じる。この傷跡Ｓは、ワイヤボンディングの配線接続領域に形成されてしまう。そのため、図２（ｃ）に示すように、後工程においてパッドＰ２１に配線Ｗをワイヤボンディングしても、図２（ｄ）に示すように、プローブ接触による傷跡Ｓによってワイヤボンディング時に配線Ｗの剥離を引き起こしてしまう。
一方、図３（ａ）に示すパッドＰ１は、探針領域５と配線接続領域４が別に設けられている。図３（ｂ）に示すように、このパッドＰ１の探針領域５にプローブＰｒを接触させると、図３（ｃ）に示すように探針領域５に傷跡Ｓが生じるが、配線接続領域４には傷跡Ｓが生じない。そのため、図３（ｄ）に示すように、後工程においてパッドＰ１の配線接続領域４に配線Ｗをワイヤボンディングしても、配線接続領域４にはプローブ接触による傷跡Ｓがないため、ワイヤボンディング時に配線Ｗの剥離が起きない。
このように、本発明例によれば、パッケージ組立時のボンディング剥離によるパッケージ組立歩留悪化を改善できる。
また、図４には、従来の半導体装置のＩ／Ｏ部のブロック図を示している。
図４（ａ）に示す従来の半導体装置には、パッドＰ１０１〜Ｐ１１６と、回路機能部１００が備えられている。なお、図４ではＩ／Ｏパッドのみを示し、電源パッドは省略している。
図４に示すパッドＰ１０１〜Ｐ１１６はいずれも、第１のパッド、すなわち、配線接続領域４と探針領域５の両領域を備えたパッドである。
また、回路機能部１００にはＩＯバッファＢ１０１〜Ｂ１１６が備えられている。ＩＯバッファＢ１０１〜Ｂ１１６は、半導体装置に入力される例えば読み出しコマンド（ＲＥＡＤコマンド）により、図４（ａ）において図示していないメモリセルから読み出されたデータに相当するデータを、パッドＰ１０１〜Ｐ１１６へそれぞれ出力する。
そして、ウエハープローブ時においては、例えば半導体試験装置のコンパレータが、パッドＰ１０１〜Ｐ１１６に電気的に接続されたプローブ（Ｐｒｏｂｅ）を介して、ＩＯバッファＢ１０１〜Ｂ１１６の出力信号の論理レベルを判定し、半導体装置の良品不良品を判定する。
以上の構成の半導体装置において、図４（ｂ）に示すように回路機能部１００が縮小されると、パッドＰ１０１〜Ｐ１１６の大きさは変更できないために、図４（ｂ）に示すようなデッドスペースＤＳが生じてしまう。これに対して、本実施形態の半導体装置によれば、後述するように、デッドスペースが生じることがなく、パッドＰ１０１〜Ｐ１１６（第１，第２パッドＰ１、Ｐ２）を並べることが可能になる。
図５には、本実施形態における半導体装置のＩ／Ｏ部のブロック図を示している。図５を参照して、本実施形態の半導体装置のウエハープローブ時におけるＩ／Ｏ縮約テストモードについて説明する。
図５において、Ｉ／Ｏ部は、パッドＰ４０１〜Ｐ４１６と回路機能部４００から構成されている。パッドＰ４０１〜Ｐ４１６のうち、パッドＰ４０８がプローブされる第１のパッド、すなわち、配線接続領域４と探針領域５の両領域を備えたパッドである。また、残りのパッドが、図５においては図示していないが、プローブされない第２のパッド、すなわち、配線接続領域４のみを備えたパッドである。なお、図５ではＩ／Ｏパッドのみを示し、電源パッドは省略している。以下、図６図７も同様である。
回路機能部４００は、ＩＯバッファ４２１〜４３６と、比較回路４４１〜４５６を備えている。
ＩＯバッファ４２１〜４３６は、通常の動作モードにおいては、半導体装置に入力される例えば読み出しコマンド（ＲＥＡＤコマンド）により、図５において図示していないメモリセルから読み出されたデータに相当するデータＤａｔａ１〜Ｄａｔａ１６を、パッドＰ４０１〜Ｐ４１６へ、それぞれ出力する。
一方、Ｉ／Ｏ縮約テストモードにおいては、ＩＯバッファ４２１〜４３６のうちＩＯバッファ４２８は、比較回路４４１〜４５６がデータＤａｔａ１〜Ｄａｔａ１６を縮約したデータを縮約結果として、パッドＰ４０８へ出力する。
そして、ウエハープローブ時においては、例えば半導体試験装置のコンパレータが、パッドＰ４０８に電気的に接続されたプローブＰｒを介して、ＩＯバッファ４２８の出力信号の論理レベルを判定し、半導体装置の良品不良品を判定する。
次に、比較回路４４１〜４５６がデータＤａｔａ１〜Ｄａｔａ１６を縮約する動作について説明する。比較回路４４１〜４５６のうち、比較回路４４１、比較回路４５５及び比較回路４５６は、入力される２入力の信号の論理レベルを比較し、その比較結果を比較結果信号として、次段の回路へと出力する。例えば、比較回路４４１は、入力されるデータＤａｔａ１とデータＤａｔａ２の論理レベルを比較し、比較結果信号Ｃ４４１を比較回路４４２に対して出力する。
また、残りの比較回路４４２〜４５４は、入力される２データを比較するとともに、その比較結果の論理レベルと前段から入力される比較結果信号の論理レベルをさらに比較し、その比較結果を比較結果信号として、次段の回路へと出力する。例えば、比較回路４４２は、入力されるデータＤａｔａ２とデータＤａｔａ３の論理レベルを比較し、この比較結果の論理レベルと比較結果信号Ｃ４４１の論理レベルを比較し、比較結果信号Ｃ４４２を比較回路４４３に対して出力する。
比較回路４４１〜４５６をこのように構成することで、データＤａｔａ１〜Ｄａｔａ１６の縮約は次にように行われる。なお、データＤａｔａ１〜Ｄａｔａ１６の論理レベルは全て０又は１で一致しており、各比較回路は、入力される２入力の信号の論理レベルを比較し、一致する場合は論理レベルを１と、一致しない場合は０と判定するものとする。
また、比較回路４４２〜４５４は、この判定結果と、前段から入力される比較結果信号の論理レベルを比較し、一致する場合は論理レベルを１と、一致しない場合は０と判定し、比較結果信号として次段へ出力するものとする。
比較回路４４１は、入力されるデータＤａｔａ１とデータＤａｔａ２の論理レベルが一致しているので、論理レベルが１である比較結果信号Ｃ４４１を比較回路４４２に対して出力する。
次に、比較回路４４２は、入力されるデータＤａｔａ２とデータＤａｔａ３の論理レベルを比較し、比較結果の論理レベルを１とする。また、この比較結果と比較回路４４１から入力される比較結果信号Ｃ４４１の論理レベル１とを比較し、論理レベルが１である比較結果信号Ｃ４４２を比較回路４４３に対して出力する。
以下、順番に、比較回路４４３は論理レベルが１である比較結果信号Ｃ４４３を比較回路４４４へ、比較回路４４４は論理レベルが１である比較結果信号Ｃ４４４を比較回路４４５へ、と出力していき、最後に比較回路４４７は論理レベルが１である比較結果信号Ｃ４４７を比較回路４５６に対して出力する。
一方、図５において一番右側に位置する比較回路４５５は、入力されるデータＤａｔａ１５とデータＤａｔａ１６の論理レベルが一致しているので、論理レベルが１である比較結果信号Ｃ４５５を比較回路４５４に対して出力する。
以下、順番に、比較回路４５４は論理レベルが１である比較結果信号Ｃ４５４を比較回路４５３へ、比較回路４５３は論理レベルが１である比較結果信号Ｃ４５３を比較回路４５２へ、と出力していき、最後に比較回路４４８は論理レベルが１である比較結果信号Ｃ４４８を比較回路４５６に対して出力する。
そして、比較回路４５６は、入力される比較結果信号Ｃ４４７及び比較結果信号Ｃ４４８信号の論理レベルがいずれも１と一致しているので、論理レベルが１である比較結果信号Ｃ４５６をＩＯバッファ４２８に対して出力する。
また、ＩＯバッファ４２８は、入力される比較結果信号Ｃ４５６をバッファして、パッドＰ４０８へ出力する。
こうして、回路機能部４００は、Ｉ／Ｏ縮約テストモードにおいて、データＤａｔａ１〜Ｄａｔａ１６が一致したことを示す縮約結果（論理レベルが１である）を、パッドＰ４０８へ出力する。
なお、データＤａｔａ１〜Ｄａｔａ１６の論理レベルのうち、いずれか一の論理レベルが異なる場合は、比較回路４４１〜４４８のいずれかが、その比較結果の論理レベルを０とし、論理レベル０の比較結果信号を出力する。そして、回路機能部４００は、論理レベルが０である縮約結果、すなわちデータＤａｔａ１〜Ｄａｔａ１６が一致しないという縮約結果を、パッドＰ４０８へ出力する。
以上より、回路機能部４００は、Ｉ／Ｏ縮約テストモードにおいて、データが全て一致する場合は論理レベル１の信号をパッドＰ４０８へ出力し、一致しない場合は論理レベル０の信号をパッドＰ４０８へ出力する。
なお、上述において、回路機能部４００は、比較回路により２入力のデータを比較しているが、複数のデータを比較する回路構成をとってもよい。例えば、回路機能部４００は、データＤａｔａ１〜Ｄａｔａ１６を、レジスタにあらかじめ書き込まれた１６ビットの期待値データと比較する回路構成をとってもよい。
以上より、ウエハープローブ時においては、パッドＰ４０８のみプローブするＩ／Ｏ縮約テストモードを用いることができる。従って、ウエハープローブ時においては、パッドＰ４０８の探針領域５にのみプローブされて、パッドＰ４０１〜Ｐ４１６の配線接続領域４には針跡がつくことはない。
なお、図６には、プローブされない第２のパッドＰ４０１〜Ｐ４０７及びＰ４０９〜Ｐ４１６の大きさを、プローブされる第１のパッドＰ４０８より小さくした場合を示す。図６は、パッドＰ４０１〜Ｐ４０７及びＰ４０９〜Ｐ４１６の大きさを変更したこと以外は、図５と同様である。
図６に示すように、第１のパッドＰ４０８の長辺を、各パッドＰ４０１〜４１６の配列方向と直行する方向に沿うように配置すると、図６に示すようにデッドスペースＤＳが生じてしまう。
これに対して、図７に示すように、第１のパッドＰ４０８の長辺を、各パッドＰ４０１〜Ｐ４１６の配列方向に沿うように配置すれば、図６に示すようなデッドスペースＤＳを生じさせるおそれがなく、各パッドＰ４０１〜Ｐ４１６を一列に配列できる。
なお、図５〜７では、本発明に係る第１のパッドをＩ／Ｏパッドに適用した例を説明したが、本発明は上記実施形態に限らず、本発明に係る第１のパッドを電源パッドに適用しても良い。
本発明は、回路機能部と複数パッドとを備えた半導体装置に広く利用することができる。
１・・・回路機能部、２・・・スクライブ領域、４・・・配線接続領域、５・・・探針領域、１０・・・半導体基板、Ｐ１・・・第１のパッド、Ｐ２・・・第２のパッド、Ｈ・・・半導体装置。

Claims (9)

  1. 第１の方向に沿って並べられた第１のパッドと第２のパッドとを具備してなり、
    前記第１のパッドの前記第１の方向に沿う辺の長さが、前記第２のパッドの前記第１方向に沿う辺の長さより長いことを特徴とする半導体装置。
  2. 前記第１のパッドの前記第１の方向に直交する第２の方向に沿う辺の長さが、前記第２のパッドの前記第２の方向に沿う辺の長さと実質的に等しいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のパッドおよび／または前記第２のパッドの平面視形状が矩形であることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記第１のパッドが前記第２のパッドに比べて大きいことを特徴とする請求項３に記載の半導体装置。
  5. 前記第１のパッドと前記第２のパッドが、前記第１の方向に沿って単列で並べられていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
  6. 前記第１のパッドには探針領域と配線接続領域とが備えられ、前記第２のパッドには探針領域を備えず配線接続領域が備えられていることを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体装置。
  7. 前記探針領域と前記配線接続領域とが、前記第１の方向に沿って並べられていることを特徴とする請求項６に記載の半導体装置。
  8. テストにおいてＩ／Ｏに指定された複数の前記第２のパッドに対応する入出力データは、Ｉ／Ｏ縮約テストモードにより、Ｉ／Ｏに指定された前記第１のパッドを介して入出力されることを特徴とする請求項１乃至請求項７の何れか一項に記載の半導体装置。
  9. 前記探針領域と前記配線接続領域に重なりがあることを特徴とする請求項１乃至請求項８の何れか一項に記載の半導体装置。
JP2009015531A 2008-03-04 2009-01-27 半導体装置 Pending JP2009239259A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009015531A JP2009239259A (ja) 2008-03-04 2009-01-27 半導体装置
US12/390,657 US20090224407A1 (en) 2008-03-04 2009-02-23 Semiconductor device
KR1020090017698A KR20090095484A (ko) 2008-03-04 2009-03-02 반도체 디바이스

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008053601 2008-03-04
JP2009015531A JP2009239259A (ja) 2008-03-04 2009-01-27 半導体装置

Publications (1)

Publication Number Publication Date
JP2009239259A true JP2009239259A (ja) 2009-10-15

Family

ID=41052771

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009015531A Pending JP2009239259A (ja) 2008-03-04 2009-01-27 半導体装置

Country Status (3)

Country Link
US (1) US20090224407A1 (ja)
JP (1) JP2009239259A (ja)
KR (1) KR20090095484A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012156346A (ja) * 2011-01-27 2012-08-16 Elpida Memory Inc 半導体装置
US8680524B2 (en) 2010-07-01 2014-03-25 Samsung Electronics Co., Ltd. Method of arranging pads in semiconductor device, semiconductor memory device using the method, and processing system having mounted therein the semiconductor memory device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5265100A (en) * 1990-07-13 1993-11-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with improved test mode
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
JP4313544B2 (ja) * 2002-05-15 2009-08-12 富士通マイクロエレクトロニクス株式会社 半導体集積回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8680524B2 (en) 2010-07-01 2014-03-25 Samsung Electronics Co., Ltd. Method of arranging pads in semiconductor device, semiconductor memory device using the method, and processing system having mounted therein the semiconductor memory device
JP2012156346A (ja) * 2011-01-27 2012-08-16 Elpida Memory Inc 半導体装置
US8816342B2 (en) 2011-01-27 2014-08-26 Ps4 Luxco S.A.R.L. Semiconductor device

Also Published As

Publication number Publication date
US20090224407A1 (en) 2009-09-10
KR20090095484A (ko) 2009-09-09

Similar Documents

Publication Publication Date Title
US8927987B2 (en) Semiconductor device including external connection pads and test pads
JP2005209239A (ja) 半導体集積回路装置
JP3843624B2 (ja) 半導体集積回路装置及び半導体集積回路装置の組立方法
JP2008021848A (ja) ウェハおよび半導体装置のテスト方法
US7701072B2 (en) Semiconductor device and manufacturing method therefor
JP4864126B2 (ja) Ｔｃｐ型半導体装置
US20100109690A1 (en) Tcp-type semiconductor device and method of testing thereof
JP2009239259A (ja) 半導体装置
KR100380515B1 (ko) 멀티 테스트 회로를 구비하는 반도체 웨이퍼
US20210274643A1 (en) Semiconductor apparatus
CN102023236A (zh) 测试结构及测试方法
US8786303B2 (en) Semiconductor device having a plurality of pads
JP4592080B2 (ja) 半導体集積回路
JP2007067008A (ja) 半導体検査のプローブ方法
JP2009130217A (ja) 半導体装置および当該半導体装置の製造方法
JP2009182124A (ja) プローブパッドおよびそれを用いた電子装置
JPS6379337A (ja) 半導体基板
KR100665843B1 (ko) 반도체 장치에서의 패드 배치 구조 및 방법
JPH10178073A (ja) 検査方法および半導体装置の製造方法
JP4014813B2 (ja) 半導体ウェハ及びその検査方法
US20030107035A1 (en) Semiconductor chip
JP2891908B2 (ja) 半導体集積回路の試験装置およびその試験方法
JP2002093868A (ja) 半導体装置
JP2007150130A (ja) 半導体装置の検査回路および検査方法
JP2009267302A (ja) 半導体装置及び検査方法