JP2007150130A - 半導体装置の検査回路および検査方法 - Google Patents

半導体装置の検査回路および検査方法 Download PDF

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Abstract

【課題】ウェハに形成されたＩＣチップの検査をチップサイズの増加なしで、針当て実施可能なパッド数を増やして検査時のスキャンチェーン数を増やすことでテスト時間の短縮を実現する。
【解決手段】複数のＩＣチップがスクライブレーンを介してウェハ上に配置された半導体装置の検査回路であって、ＩＣチップ内にプロービング検査を実施する検査用のパッドを備え、検査対象となるＩＣチップ１の内部信号線をウェハ上で隣接するＩＣチップ２，３の検査用のパッド２ｃ，２ｄに、スクライブレーン上で電気的に接続した。このため、チップサイズの増加なしで、針当て実施可能なパッド数を増やして検査時のスキャンチェーン数を増やすことができるのでテスト時間の短縮を実現することが可能である。
【選択図】図２

Description

本発明は、ウェハに形成されたＩＣチップの検査を行う半導体装置の検査回路および検査方法に関するものである。
従来、ウェハ上に形成されたＩＣチップの回路内部を検査するためにスキャンチェーンを利用して検査を実施するためには、ＩＣチップ内に針当て用のパッドを設け、そのパッドにプロービングすることで検査を実施している（例えば、特許文献１参照）。また、簡易的な検査として一部のパッドにはプロービングをせずに簡易的な検査のみを実施している場合もある（例えば、特許文献２参照）。
特開２００４−３２５１２３号公報（第１頁 第１図） 特開平１−１６１１７４号公報（第６頁 第６図）
ところが、回路内部を検査するためのスキャンチェーン数はパッドの数に依存するためパッド数の少ないＩＣチップにおいては、スキャンチェーンの段数が増加し、検査時間が増大する。例えば回路内に、１０００個の検査対象があったとして、１００個のパッドから各々スキャンの検査（スキャンチェーンの本数１００本）を実施すれば、１０回のシフト（スキャンチェーンの段数）で検査が実現できる。しかし、パッドが１０個であれば、１００回のシフト（スキャンの段数）が必要になる。このため、ひとつのシフトにかかる時間（検査速度）が同じだとすれば、検査時間に１０倍の差がでる。また検査のみに使用する信号の入出力印加するためにプロービングを実施するときにも静電気破壊に対する保護のため保護回路を内蔵しなければ、プロービング時の静電気により回路破壊の原因となる。このため、ウェハ状態での検査のみに使用し組立時には使用しないパッドや信号に対して検査を実施する場合にも静電気破壊に対する保護回路が必要である。
したがって、本発明の目的は、ウェハに形成されたＩＣチップの検査をチップサイズの増加なしで、針当て実施可能なパッド数を増やして検査時のスキャンチェーン数を増やすことでテスト時間の短縮を実現する半導体装置の検査回路および検査方法を提供することである。
上記課題を解決するために、本発明の請求項１記載の半導体装置の検査回路は、複数のＩＣチップがスクライブレーンを介してウェハ上に配置された半導体装置の検査回路であって、ＩＣチップ内にプロービング検査を実施する検査用のパッドを備え、検査対象となるＩＣチップの内部信号線をウェハ上で隣接するＩＣチップの検査用のパッドに、スクライブレーン上で電気的に接続した。
請求項２記載の半導体装置の検査回路は、請求項１記載の半導体装置の検査回路において、検査対象となるＩＣチップに対し、ウェハ上で隣接するＩＣチップの静電気破壊に対する保護のための保護回路を備えた検査用のパッドを利用して検査可能とした。
請求項３記載の半導体装置の検査回路は、複数のＩＣチップがスクライブレーンを介してウェハ上に配置された半導体装置の検査回路であって、ＩＣチップ内にプロービング検査を実施する検査用のパッドを備え、検査対象となるＩＣチップの検査用パッドからスクライブレーン上で同一ＩＣチップの内部信号線と電気的に接続した。
請求項４記載の半導体装置の検査回路は、請求項３記載の半導体装置の検査回路において、検査対象となるＩＣチップにおいて、検査用パッドに入出力する内部信号のうち検査対象ではない内部信号がＩＣチップの回路内部に対して印加されることを防ぐ制御用回路を有する。
請求項５記載の半導体装置の検査方法は、請求項１記載の半導体装置の検査回路を用いた半導体装置の検査方法であって、検査対象となるＩＣチップに対し、ウェハ上で隣接するＩＣチップの検査用のパッドを利用して検査を実施する。
請求項６記載の半導体装置の検査方法は、請求項３記載の半導体装置の検査回路を用いた半導体装置の検査方法であって、検査対象となるＩＣチップに対し、ＩＣチップの検査用パッドの入出力先を切り替えることで、一つの検査用パッドから２系統の内部信号の入出力先を切り替えて検査を実施する。
本発明の請求項１記載の半導体装置の検査回路によれば、ＩＣチップ内にプロービング検査を実施する検査用のパッドを備え、検査対象となるＩＣチップの内部信号線をウェハ上で隣接するＩＣチップの検査用のパッドに、スクライブレーン上で電気的に接続したので、検査のためにプロービングを実施するには、検査対象ＩＣチップのパッドと、スクライブレーンを介して接続された隣接チップのパッドに対してプロービングを実施することで検査を行うことができる。このため、チップサイズの増加なしで、針当て実施可能なパッド数を増やして検査時のスキャンチェーン数を増やすことができるのでテスト時間の短縮を実現することが可能である。
請求項２では、検査対象となるＩＣチップに対し、ウェハ上で隣接するＩＣチップの静電気破壊に対する保護のための保護回路を備えた検査用のパッドを利用して検査可能としたので、スクライブレーンを介して接続された信号線に対する静電気破壊に対する保護回路は、隣接するＩＣチップのパッドの保護回路を使用することができる。このためチップサイズの増加を考慮することなくウェハ上に形成されたＩＣチップの電気的特性・機能特性の検査をすることが可能である。
本発明の請求項３記載の半導体装置の検査回路によれば、ＩＣチップ内にプロービング検査を実施する検査用のパッドを備え、検査対象となるＩＣチップの検査用パッドからスクライブレーン上で同一ＩＣチップの内部信号線と電気的に接続したので、一つのパッドから2系統の内部信号の入出力先を切り替えて検査を実施することができる。
請求項４では、検査対象となるＩＣチップにおいて、検査用パッドに入出力する内部信号のうち検査対象ではない内部信号がＩＣチップの回路内部に対して印加されることを防ぐ制御用回路を有するので、検査対象のＩＣチップの検査のためにプロービングされたパッドからの電気信号により、検査対象の内部信号以外の信号がＩＣチップの回路内部へ印加されることによる誤動作を防ぐことができる。
本発明の請求項５記載の半導体装置の検査方法によれば、請求項１記載の半導体装置の検査回路を用いた半導体装置の検査方法であって、検査対象となるＩＣチップに対し、ウェハ上で隣接するＩＣチップの検査用のパッドを利用して検査を実施するので、検査対象となるＩＣチップに対し、スクライブレーンを介して接続された信号線に対する静電気破壊に対する保護回路は、隣接するＩＣチップのパッドの保護回路を使用することができる。このため、チップサイズの増加を考慮することなくウェハ上に形成されたＩＣチップの電気的特性・機能特性の検査をすることができる。とくにピン数の少ないＩＣチップにおいては、テストモードの設定など実仕様では使用しないモード入力に利用できるためより有効である。
本発明の請求項６記載の半導体装置の検査方法によれば、請求項３記載の半導体装置の検査回路を用いた半導体装置の検査方法であって、検査対象となるＩＣチップに対し、ＩＣチップの検査用パッドの入出力先を切り替えることで、一つの検査用パッドから２系統の内部信号の入出力先を切り替えて検査を実施するので、請求項５と同様に、チップサイズの増加を考慮することなくウェハ上に形成されたＩＣチップの電気的特性・機能特性の検査をすることができ、とくにピン数の少ないＩＣチップにおいては、テストモードの設定など実仕様では使用しないモード入力に利用できるためより有効である。
以下、本発明の実施の形態を図１〜図４に基づいて説明する。説明を容易化するため図１で示されるような、一つのＩＣチップ内のパッドを上辺、右辺、左辺、下辺の４つのパッドにて構成されるＩＣチップにて説明する。
図１は、本発明の実施形態の回路構成を示す。
図１に示すように、半導体素子の形成されたあるスライス上のＩＣチップ(例えばチップ１)が複数搭載された半導体ウェハを、測定用ステージにセットし検査対象となる、あるＩＣチップ上のパッドにプローブカードの針を接触させて検査を実施する。ＩＣチップは、同図の破線で囲まれた半導体素子が搭載される部分を含み、スクライブレーンを介してウェハ上に配置されている。
このＩＣチップ内に、プロービング検査が可能な静電気破壊に対する保護回路を内蔵した検査用のパッドを備えている。この場合、ＩＣチップ１は、検査用のパッドとして、上辺のＰＡＤ（Ｕ１）１１、右辺のＰＡＤ（Ｒ１）１２、左辺のＰＡＤ（Ｌ１）１３、下辺のＰＡＤ（Ｄ１）１４を備えている。同様にＩＣチップ２は電極パッド１５〜１８を備え、ＩＣチップ３は電極パッド１９〜２２を備えている。また、チップ１からの内部信号であり保護回路を内蔵しない配線をウェハ上で隣接するＩＣチップの保護回路を内蔵した検査用のパッドに、スクライブレーン上で電気的に接続する。
図２は、本発明の実施形態のスクライブレーン上の回路構成を示す。
図２に示すように、チップ１の内部信号をスクライブレーン上の接続部２ａにおいてチップ２のパッド２ｄと電気的に接続し、同様にチップ１の内部信号をスクライブレーン上の接続部２ｂにおいてチップ３のパッド２ｃとを電気的に接続する。上記検査用のパッドは、あらかじめプログラムされた検査の内容に応じてテスタからの入力信号と、ＩＣチップからの出力信号を判定するために、プローブカードの針のあたる箇所に配置され、パッドには静電気破壊に対する保護回路が接続されている。
プローブカードは、一個のＩＣチップの全電極パッドに接触できるように全電極パッドの配置にあわせて多数の針を植え込んだカード状の基板であって、プローブカードからは全針に対応する信号線が出ている。
図３および図４は、本発明の実施形態の検査方法の概要図を示す。図３に示すように、ＩＣチップ１の検査を実施するには、ＩＣチップ１の上辺のＰＡＤ（Ｕ１）１１と右辺のＰＡＤ（Ｒ１）１２、下辺のＰＡＤ（Ｄ１）１４、左辺のＰＡＤ（Ｌ１）１３、及び、ＩＣチップ２の左辺のＰＡＤ（Ｌ２）１７とＩＣチップ３の上辺のＰＡＤ（Ｕ３）１９にプローブカードの針３ａ，３ｂ，３ｃにてプロービングを行う。
この状態でチップ１の検査を実施するには、あらかじめプログラムされている入出力信号波形をチップの入出力用の電極パッドに入出力する。すなわち、ＩＣチップ１の上辺のＰＡＤ（Ｕ１）１１と右辺のＰＡＤ（Ｒ１）１２、下辺のＰＡＤ（Ｄ１）１４、左辺のＰＡＤ（Ｌ１）１３、及び、ＩＣチップ２の左辺のＰＡＤ（Ｌ２）１７とＩＣチップ３の上辺のＰＡＤ（Ｕ３）１９、から一定の信号波形を入出力し、これをテスタが読み取り、良否判定を実施する。図４において、４ａはＩＣチップ１の検査時の信号の流れを示す。スライス上のすべての検査が完了した後の組立時工程にてスクライブレーン上の配線は接続されるため組立検査時での影響はない。
本発明の別の実施の形態を図５に基づいて説明する。なお、複数のＩＣチップがウェハ上に配置される回路構成図は図１と同様である。
図５は、本発明の別の実施形態の検査方法の概要図を示す。本実施形態では、検査対象となるＩＣチップの検査用パッドからスクライブレーン上で同一ＩＣチップの内部信号線と電気的に接続している。また、検査対象となるＩＣチップにおいて、検査用パッドに入出力する内部信号のうち検査対象ではない内部信号がＩＣチップの回路内部に対して印加されることを防ぐ制御用回路を有する。
図５に示すように、ＩＣチップ１の検査を実施するには、ＩＣチップ１の上辺のＰＡＤ（Ｕ１）と右辺のＰＡＤ（Ｒ１）、下辺のＰＡＤ（Ｄ１）、左辺のＰＡＤ（Ｌ１）に、プローブ５ｆ，５ｇ，５ｄ，５ｅにて針当てを実施する。
この際、スクライブレーン上の配線５ａ，５ｃで内部信号線と電気的に接続しておき、検査対象となるＩＣチップ１に対し、制御用のパッド５ｂに針当てした信号により入出力先を切り替える制御回路を設けることで、一つのパッドから2系統の内部信号の入出力先を切り替えて一定の信号波形に入出力し、これをテスタが読み取り、良否判定を実施する。スライス上のすべての検査が完了した後の組立時工程にてスクライブレーン上の配線５ａ，５ｃは接続されるため組立検査時での影響はない。
以上のことから、本発明の実施形態を用いることで、一つのチップにおいて、針当てプローブ検査用の保護回路を内蔵するパッドの横に、内部信号を取り出し、スクライブレーンを介して隣接チップまたは同一チップに接続することで保護トランジスタを構成する必要なしで検査対象となるパッド数が増加できるためスキャンチェーン数の増加による時短効果が図れる。
このため、チップサイズの増加を考慮することなくＩＣチップの内部信号を確認することや、ＩＣチップの電気的特性・機能特性の検査を実現できる。とくにピン数の少ないＩＣチップに対しては、本発明にはとくに有効な手段である。
本発明に係る半導体装置の検査回路および検査方法は、ウェハに形成されたＩＣチップの検査テスト時間の短縮のためにスキャンチェーン数を増やして回路の内部を検査したいとき、チップサイズの増加なしで、針当て実施可能なパッド数を増やして検査時のスキャンチェーン数を増やすことができるのでテスト時間の短縮を実現することが可能である。
本発明の実施形態の回路構成図である。 本発明の実施形態のスクライブレーン上の回路構成図である。 本発明の実施形態の検査手法の概要図である 本発明の実施形態の検査手法の概要図である。 本発明の別の実施形態の検査手法の概要図である。
符号の説明
１１ ＩＣチップ1の上辺パッド
１２ ＩＣチップ1の右辺パッド
１３ ＩＣチップ1の左辺パッド
１４ ＩＣチップ1の下辺パッド
１５ ＩＣチップ２の上辺パッド
１６ ＩＣチップ２の右辺パッド
１７ ＩＣチップ２の左辺パッド
１８ ＩＣチップ２の下辺パッド
１９ ＩＣチップ３の上辺パッド
２０ ＩＣチップ３の右辺パッド
２１ ＩＣチップ３の左辺パッド
２２ ＩＣチップ３の下辺パッド
２ａ ＩＣチップ1の内部信号とＩＣチップ２の左辺パッドのスクライブレーン上の接続部
２ｂ ＩＣチップ1の内部信号とＩＣチップ３の上辺パッドのスクライブレーン上の接続部
２ｃ ＩＣチップ３の上辺パッド
２ｄ ＩＣチップ２の左辺パッド
３ａ ＩＣチップ1検査時のＩＣチップ1に対するプロービングの状態
３ｂ ＩＣチップ1検査時のＩＣチップ2に対するプロービングの状態
３ｃ ＩＣチップ1検査時のＩＣチップ3に対するプロービングの状態
４ａ ＩＣチップ1検査時の信号の流れ
５ａ ＩＣチップ1の左辺パッドとスクライブの接続
５ｂ ＩＣチップ1の信号先を切り替える制御信号の入力パッド
５ｃ ＩＣチップ1の上辺パッドとスクライブの接続
５ｄ ＩＣチップ1の下辺の針当て用プローブ
５ｅ ＩＣチップ1の左辺の針当て用プローブ
５ｆ ＩＣチップ1の上辺の針当て用プローブ
５ｇ ＩＣチップ1の右辺の針当て用プローブ

Claims (6)

  1. 複数のＩＣチップがスクライブレーンを介してウェハ上に配置された半導体装置の検査回路であって、前記ＩＣチップ内にプロービング検査を実施する検査用のパッドを備え、検査対象となるＩＣチップの内部信号線を前記ウェハ上で隣接するＩＣチップの前記検査用のパッドに、前記スクライブレーン上で電気的に接続したことを特徴とする半導体装置の検査回路。
  2. 前記検査対象となるＩＣチップに対し、ウェハ上で隣接するＩＣチップの静電気破壊に対する保護のための保護回路を備えた検査用のパッドを利用して検査可能とした請求項１記載の半導体装置の検査回路。
  3. 複数のＩＣチップがスクライブレーンを介してウェハ上に配置された半導体装置の検査回路であって、前記ＩＣチップ内にプロービング検査を実施する検査用のパッドを備え、検査対象となるＩＣチップの検査用パッドから前記スクライブレーン上で同一ＩＣチップの内部信号線と電気的に接続したことを特徴とする半導体装置の検査回路。
  4. 前記検査対象となるＩＣチップにおいて、前記検査用パッドに入出力する内部信号のうち検査対象ではない内部信号がＩＣチップの回路内部に対して印加されることを防ぐ制御用回路を有する請求項３記載の半導体装置の検査回路。
  5. 請求項１記載の半導体装置の検査回路を用いた半導体装置の検査方法であって、検査対象となるＩＣチップに対し、ウェハ上で隣接するＩＣチップの検査用のパッドを利用して検査を実施することを特徴とする半導体装置の検査方法。
  6. 請求項３記載の半導体装置の検査回路を用いた半導体装置の検査方法であって、検査対象となるＩＣチップに対し、前記ＩＣチップの検査用パッドの入出力先を切り替えることで、一つの検査用パッドから２系統の内部信号の入出力先を切り替えて検査を実施することを特徴とする半導体装置の検査方法。
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* Cited by examiner, † Cited by third party
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