JP2007035925A - 半導体ウェハ、検査装置および方法 - Google Patents
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Abstract
【課題】 微細化に伴う高集積・多機能となるシステムLSIのテスト回路の面積増大とそれにかかる検査コストの大幅な削減が必須となってきており、これを抑制するための半導体ウェハ、検査装置および検査方法を提供する。
【解決手段】 半導体ウェハ100上にBIST専用チップ102を設置し、BIST専用チップ102にBIST回路、演算・制御回路および記憶装置を設置することで、半導体ウェハ100上のシステムLSIチップすべてをBIST専用チップ102で検査する。このことによって、BIST回路領域分の面積を各システムLSIチップから削減でき、さらにBIST専用チップを検査することで大幅な検査コストを抑制することができる。
【選択図】 図1
【解決手段】 半導体ウェハ100上にBIST専用チップ102を設置し、BIST専用チップ102にBIST回路、演算・制御回路および記憶装置を設置することで、半導体ウェハ100上のシステムLSIチップすべてをBIST専用チップ102で検査する。このことによって、BIST回路領域分の面積を各システムLSIチップから削減でき、さらにBIST専用チップを検査することで大幅な検査コストを抑制することができる。
【選択図】 図1
Description
本発明は、半導体ウェハ、検査装置および方法に関するものである。
近年、半導体集積回路の高集積化、多機能化に伴い、多くの自己診断テストBIST(Built-in-self test)回路を搭載してテスト容易化設計を実現してきている。このBIST回路は、クロック、制御、データ入力、データ出力、イネーブル信号の5つの端子によりテストを実行することができる。
しかしながら、このBIST回路は現在のシステムLSIチップの面積の約2割を占めている状況であり、多機能化に伴い搭載しているものの、本来システムLSIチップの評価・検査を実施して、システムLSIチップの信頼性を確認するための回路であり、システムLSIチップの実動作においては影響しないものである。したがって、当然今後も多機能化によりこのBIST回路が増大していくのは大きな問題である。
そこで、このBIST回路のようなテスト回路をシステムLSIチップの中に搭載するのではなく、外に設置する、例えば半導体ウェハ上のスクライブレーン領域に設置することで、大幅にチップ面積を増大させずに検査する技術が提案されてきている。
特開2002−176140号公報
このようにテスト回路を外に設置することでチップコストを削減できるが、検査方法としてシステムLSIチップ毎に実施することから、検査コストの大幅な削減は実現できず、システムLSIチップの低コスト化にとってはやはり大きな問題である。
本発明は、上記課題に鑑み、システムLSIチップの低コスト化および検査コストを大幅に低減することができる半導体ウェハ、検査装置および方法を提供することである。
本発明の半導体ウェハは、スクライブレーン領域を間にして並置された複数のシステムLSIチップと、複数のシステムLSIチップとスクライブレーン領域を間にして配置されて複数のシステムLSIチップをテストするためのBIST回路を有するBIST専用チップと、スクライブレーン領域に配線されて複数のシステムLSIチップとBIST専用チップとを接続する配線とを備えたものである。
上記構成において、BIST専用チップは、システムLSIチップにテストのための信号を送るBIST回路と、このBIST回路を起動させるための情報と起動後のデータを格納する記憶装置と、この記憶装置より信号を受け取りBIST回路に必要な信号やシステムLSIチップのセレクト信号などを出力する演算・制御回路とを有する。
本発明の検査装置は、複数のシステムLSIチップと1個のBIST専用チップとを有するショット群からなる上記半導体ウェハを検査する検査装置であって、
各ショット毎にシステムLSIチップを検査するための信号をパッド入力可能なプローブ装置を備え、プローブ装置が半導体ウェハ上の全システムLSIチップを1度に検査するようにショット群の全てに配置されたことを特徴とするものである。
各ショット毎にシステムLSIチップを検査するための信号をパッド入力可能なプローブ装置を備え、プローブ装置が半導体ウェハ上の全システムLSIチップを1度に検査するようにショット群の全てに配置されたことを特徴とするものである。
本発明の検査方法は、上記検査装置を用いて半導体ウェハのシステムLSIチップの検査を行うことを特徴とするものである。
本発明の半導体ウェハによれば、半導体ウェハ上のすべてのシステムLSIチップを1つのBIST専用チップで検査することができる。BIST回路をシステムLSIチップ内ではなく、ウェハ上にBIST専用チップとして搭載することで、多機能化に伴うテスト回路(BIST回路)の面積を削減でき、システムLSIチップのチップサイズの削減によるコストおよび検査コストを大幅に低減することができる。
本発明の検査装置および検査方法によれば、半導体ウェハの全体を1度で検査できる複数のプローブ装置からなるプローバ装置を活用して、ウェハレベルでの検査を実現できる検査環境を備えるため、全体の低コトス化が図れる。
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体ウェハおよびウェハレベル検査方法について、図1を参照しながら説明する。
以下、本発明の第1の実施形態に係る半導体ウェハおよびウェハレベル検査方法について、図1を参照しながら説明する。
まず、図1(a)において、100は半導体ウェハ、101は多数のシステムLSIチップ、102は1個のBIST専用チップ、103はシステムLSIチップ101およびBIST専用チップ102の間のスクライブレーン領域である。
図1(b)はBIST専用チップ102を含む周辺を拡大した概略図である。ここで、104はBIST回路を動作するために必要な外部端子(パッド)、105はBIST回路から各システムLSIチップ101へ信号を送る出力端子(テスト信号パッド)、106はスクライブレーン領域103に設けられ出力端子105からシステムLSIチップ101へ供給するための配線である。
次に、動作について説明する。BIST専用チップ102で検査プローバを介してテスト信号が伝えられ、そこから各システムLSIチップ101のチップセレクト信号が出力される。同時にテストするための入力データが、半導体ウェハ100上のスクライブレーン領域103に縦横無尽に配線された配線106を通って伝達される。この入力データの信号により、ターゲットであるシステムLSIチップ101に信号が入力され、入力されるタイミングと同時に、BIST回路に必要なクロック信号、データ入力信号が動作して、チップの検査を開始する。
検査終了後、システムLSIチップ101から検査結果であるデータ信号が出力されBIST専用チップ102に信号が送られる。最後のデータが送られると、次のシステムLSIチップ101のセレクト信号が配線106を通して送られ、そのシステムLSIチップ101の検査を実行する。
第1の実施形態によると、多機能化に伴うBIST回路の面積を約2割削減でき、さらに半導体ウェハ100上にBIST専用チップ102として搭載するため、このBIST専用チップ102を検査するだけで半導体ウェハ100上の全チップを検査でき、検査コストを大幅に削減できるため、システムLSIチップ101の低コスト化の実現ができる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体ウェハおよびウェハレベル検査方法について、図2から図4を参照しながら説明する。
以下、本発明の第2の実施形態に係る半導体ウェハおよびウェハレベル検査方法について、図2から図4を参照しながら説明する。
まず、図2において、100′は半導体ウェハ、101′はシステムLSIチップ、102′はBIST専用チップ、200は複数のシステムLSIチップ101′と1個のBIST専用チップ102′を含めたチップ群であり、これを1ショットと呼ぶ。以上のように構成されている。
次にその動作について説明する。第1の実施形態に比べると、半導体ウェハ100′上の1ショットのチップ群200毎に1つのBIST専用チップ102′が存在し、1ショット内のシステムLSIチップ101′の検査を第1の実施の形態と同様に実施する。これにより、BIST専用チップ102′とシステムLSIチップ101′の信号配線をより実現可能な設計工程にでき、1ショット内で検査信号の配線を閉じることができるので、配線領域について少ない面積で実現できる。
一方、BIST専用チップ102′の構成とその動作について図3を参照しながら説明する。このBIST専用チップ102′は第1の実施の形態にも適用できる。
まず、図3において、300は従来システムLSIチップに搭載していたのと同様な構成のBIST回路、301はウェハマップ情報や各チップ毎のBIST回路300からの出力を格納する記憶装置、302は記憶装置301からの情報を元に各システムLSIチップ101′の座標を入力して、それをモード信号として出力する演算・制御回路である。
次に、動作について説明する。検査プローバーよりBISTテスト信号がパッド(104)から入力されると、まず記憶装置301に格納されているウェハマップ情報から、半導体ウェハ100′上のシステムLSIチップ101′の数と(x、y)座標の信号303が演算・制御回路302に送られる。さらに、チップセレクト信号を簡易化するために、半導体ウェハ100′上のシステムLSIチップ101′を上部と下部の2つに分離し、その信号も演算・制御回路302に送られる。1ショットの場合は、(x、y)座標のみで実施する。演算・制御回路302では、上部と下部の信号、(x、y)座標信号を演算して、チップセレクト信号304を出力させ、各システムLSIチップ101′へ送る。それと同時にBISTモード信号305をアクティブにして、BIST回路300へ信号を入力する。これによりBIST専用チップ102′内のBIST回路300が検査するシステムLSIチップ101′と連動して検査を開始し、信号307を出力する。検査結果は各システムLSIチップ101′から信号306を受け取り、BIST回路300内で自己診断される。その結果データの出力信号308は、記憶装置301に格納される。この結果データをウェハマップ上の座標位置と照合して、OKならPASSの表示をNGならFAIL表示を座標チップに対して実施する。これは通常のウェハマップと同じものである。これにより、最終的に検査した半導体ウェハ100′のBIST検査の結果をデータとして出力することができる。
次に、これらの半導体ウェハ100′とBIST専用チップ102′を検査する側のプローバについて図4を参照しながら説明する。まず、図4(a)において、400はWLBI(ウェハレベルバーイン)専用プローブの1ショット分を記載した平面図、図4(b)はWLBI専用プローブ400を横からすなわち正面からみたもの(401)で正面概略図を示し、図4(c)はWLBI専用プローブ400を横からすなわち側面からみたもの(402)で側面概略図を示している。図4(d)において、403はWLBI専用プローブ400が半導体ウェハ100′の全体のシステムLSIチップ101′を検査できるよう、等間隔ないし所定間隔に構成されているBIST専用プローブである。
次に、このBIST専用プローブ403を活用した検査方法を説明する。このBIST専用プローブ403は、各1ショット毎のBIST専用チップ102′にあるパッド(104)に針を当てることができ、これがウェハ全体のすべてのBIST専用チップ102′に1度に実施するものである。BIST専用チップ102′についてはBIST回路を動作させるのに必要な端子数(クロック、モード、イネーブル、入力、出力など)を割り当てる。その他のパッドについては、BIST専用チップ102′からのテスト信号を、今回ショット内でウェハ100′上の配線に通しているが、このBIST専用プローブ403内の配線に通すように搭載する方法もある。この方法でシステムLSIチップ101′のテスト専用パッドに接続するよう割り当てる。このようなBIST専用プローブ403を活用することで、WLBI検査と同等にBIST検査を実施することができ、また専用プローブにテスト信号を設けることで、半導体ウェハ100′上の配線も簡易化でき、効率の良い検査環境を実現できる。
第2の実施形態によると、第1の実施形態と比較してショット毎での検査となるので検査コストの削減率は低いが、検査環境としてWLBI(ウェハレベルバーイン)専用のプローブを応用して活用できることから、全体の低コスト化が図れる。
なお、BIST専用チップは1個に限らず、複数個でもよい。
本発明に係る半導体ウェハ、検査装置および検査方法は、BIST回路を搭載した半導体ウェハにおいて、低コスト化が可能になるという効果があり、半導体ウェハ、検査装置および検査方法等に有用である。
100、100´ 半導体ウェハ
101 システムLSIチップ
102、102´ BIST専用チップ
103 スクライブレーン領域
104 外部端子(パッド)
105 出力端子(テスト信号パッド)
200 1ショット
300 BIST回路
301 記憶装置
302 演算・制御回路
400 検査プローブ
101 システムLSIチップ
102、102´ BIST専用チップ
103 スクライブレーン領域
104 外部端子(パッド)
105 出力端子(テスト信号パッド)
200 1ショット
300 BIST回路
301 記憶装置
302 演算・制御回路
400 検査プローブ
Claims (4)
- スクライブレーン領域を間にして並置された複数のシステムLSIチップと、前記複数のシステムLSIチップと前記スクライブレーン領域を間にして配置されて前記複数のシステムLSIチップをテストするためのBIST回路を有するBIST専用チップと、前記スクライブレーン領域に配線されて複数のシステムLSIチップと前記BIST専用チップとを接続する配線とを備えた半導体ウェハ。
- BIST専用チップは、システムLSIチップにテストのための信号を送るBIST回路と、このBIST回路を起動させるための情報と起動後のデータを格納する記憶装置と、この記憶装置より信号を受け取り前記BIST回路に必要な信号や前記システムLSIチップのセレクト信号などを出力する演算・制御回路とを有する請求項1記載の半導体ウェハ。
- 複数のシステムLSIチップと1個のBIST専用チップとを有するショット群からなる請求項2記載の半導体ウェハを検査する検査装置であって、
各前記ショット毎に前記システムLSIチップを検査するための信号をパッド入力可能なプローブ装置を備え、前記プローブ装置が前記半導体ウェハ上の全システムLSIチップを1度に検査するようにショット群の全てに配置されたことを特徴とする検査装置。 - 請求項3記載の検査装置を用いて半導体ウェハのシステムLSIチップの検査を行うことを特徴とする検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005216977A JP2007035925A (ja) | 2005-07-27 | 2005-07-27 | 半導体ウェハ、検査装置および方法 |
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Publications (1)
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JP2005216977A Pending JP2007035925A (ja) | 2005-07-27 | 2005-07-27 | 半導体ウェハ、検査装置および方法 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2973563A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Memorisation de donnees sur une plaquette de circuits electroniques |
FR2973560A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Tri de puces d'une plaquette de circuits électroniques |
FR2973561A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Gestion autonome et automatique de test et/ou procedure de securite sur une plaquette de circuits electroniques |
US8614589B2 (en) | 2010-03-30 | 2013-12-24 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device |
-
2005
- 2005-07-27 JP JP2005216977A patent/JP2007035925A/ja active Pending
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FR2973563A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Memorisation de donnees sur une plaquette de circuits electroniques |
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FR2973561A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Gestion autonome et automatique de test et/ou procedure de securite sur une plaquette de circuits electroniques |
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Date | Code | Title | Description |
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RD04 | Notification of resignation of power of attorney |
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