JP2007048803A - 半導体装置の検査回路および検査方法 - Google Patents

半導体装置の検査回路および検査方法 Download PDF

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Abstract

【課題】 ウェハに形成されたＩＣチップの検査品質を落とすことなくチップサイズの縮小を実現できる。
【解決手段】 一つのチップ内において、安定したプロービング検査が可能なサイズのPAD(L1),PAD(U1)と、小サイズのPAD(R1),PAD(D1)の2種類のパッドサイズを用いて構成する。次に隣接チップの安定したプロービング検査が可能なサイズのPAD(L2),PAD(U3)と小サイズのPAD（R1）,PAD(D1)間とをスクライブレーンを介して接続する。次に検査のためにプロービングを実施するには、検査対象ＩＣチップ1のPAD(L1),PAD(U1)及び、PAD(R1),PAD(D1)からスクライブレーンを介して接続された隣接チップ2，3のPAD(L2),PAD(U3)に対してプロービングを実施することで検査を行うことで、検査品質を低下させることなくチップサイズの縮小化を実現できる。
【選択図】 図１

Description

本発明は、ウェハに形成されたＩＣチップの検査を行う半導体装置の検査回路および検査方法に関するものである。
従来、ウェハ上に形成されたＩＣチップの電気的特性・機能特性の検査をするためには、ＩＣチップ内に針当て用のパッドを設け、そのパッドにプロービングすることで電気特性・機能特性の検査を実施している（例えば、特許文献１参照）。また、簡易的な検査として一部のパッドにはプロービングをせずに簡易的な検査のみを実施している場合もある（例えば、特許文献２参照）。
特開２００４−３２５１２３号公報（第１頁 第１図） 特開平１−１６１１７４号公報（第６頁 第６図）
ところが、近年の微細化技術によるＩＣチップを構成するトランジスタサイズの微小化が進む一方で、半導体集積回路の検査に用いるプローブカードにてプローブ検査するためにＩＣチップ内に必要なパッドサイズは、検査装置における検査用ピンの太さや、動きのずれの精度より決定されるため微細化が難しく、また組立時のワイヤーボンディングに必要なパッドサイズをも大きく上回っており、近年のチップサイズの縮小化に対する大きな課題となっている。
またチップサイズの縮小化のため、すべてのパッドにプロービングするのではなく簡易的な検査として、一部のパッドにのみプロービングを実施して検査している場合があるが、高品質の検査実施のためにはすべてのパッドにプロービングを行い検査することが望ましい。
したがって、本発明の目的は、ウェハに形成されたＩＣチップの検査品質を落とすことなくチップサイズの縮小を実現できる半導体装置の検査回路および検査方法を提供することである。
上記課題を解決するために、本発明の請求項１記載の半導体装置の検査回路は、複数のＩＣチップがウェハ上に配置された半導体装置の検査回路であって、前記ＩＣチップ内に、安定したプロービング検査が可能なサイズの検査用のパッドと、前記パッドよりも小さな組立用のパッドとを構成し、ウェハ上で隣接するＩＣチップの前記検査用のパッドと前記組立用のパッドとをスクライブレーン上で電気的に接続した。
請求項２記載の半導体装置の検査回路は、請求項１記載の半導体装置の検査回路において、検査対象となるＩＣチップに対し、ウェハ上で隣接するＩＣチップの検査用のパッドを利用して検査可能とした。
請求項３記載の半導体装置の検査回路は、請求項２記載の半導体装置の検査回路において、前記隣接するＩＣチップの検査用のパッドにプロービングした針から電気信号が検査対象ではない前記隣接するＩＣチップの回路内部に対して印加されることを防ぐ制御用回路を有する。
請求項４記載の半導体装置の検査方法は、請求項１記載の半導体装置の検査回路を用いた半導体装置の検査方法であって、検査対象となるＩＣチップに対し、ウェハ上で隣接するＩＣチップの検査用のパッドを利用して検査を実施する。
本発明の請求項１記載の半導体装置の検査回路によれば、ＩＣチップ内に、安定したプロービング検査が可能なサイズの検査用のパッドと、パッドよりも小さな組立用のパッドとを構成し、ウェハ上で隣接するＩＣチップの検査用のパッドと組立用のパッドとをスクライブレーン上で電気的に接続したので、検査のためにプロービングを実施するには、検査対象ＩＣチップの検査用パッド及び、組立用パッドからスクライブレーンを介して接続された隣接チップの検査用パッドに対してプロービングを実施することで検査を行うことができる。このため、プローブ検査するために必要なパッドサイズを確保しつつ、すべてのパッドにプロービングすることで検査品質を低下させることがない。また、一つのチップ内において、安定したプロービング検査が可能なサイズのパッドと、最低限組立必要なサイズのパッドの２種類のパッドサイズを用いて構成することで、従来のＩＣチップよりもチップサイズを縮小することができる。
請求項２では、検査対象となるＩＣチップに対し、ウェハ上で隣接するＩＣチップの検査用のパッドを利用して検査可能としたので、組立用のパッドに対する検査においても安定したプロービング検査が可能となる。
請求項３では、隣接するＩＣチップの検査用のパッドにプロービングした針から電気信号が検査対象ではない隣接するＩＣチップの回路内部に対して印加されることを防ぐ制御用回路を有するので、検査対象のＩＣチップの検査のためにプロービングされたパッドからの電気信号が、検査対象外のＩＣチップの回路内部へ印加されることによる誤動作を防ぐことができる。
本発明の請求項４記載の半導体装置の検査方法によれば、請求項１記載の半導体装置の検査回路を用いた半導体装置の検査方法であって、検査対象となるＩＣチップに対し、ウェハ上で隣接するＩＣチップの検査用のパッドを利用して検査を実施するので、検査品質を低下させることなく従来のＩＣチップよりもチップサイズを縮小することができる。
以下、本発明の実施の形態を図１〜図５に基づいて説明する。説明を容易化するため図１で示されるような、一つのＩＣチップ内のパッドを上辺、右辺、左辺、下辺の４つのパッドにて構成されるＩＣチップにて説明する。
図１は、本発明の実施形態の回路構成を示す。図１に示すように、半導体素子の形成されたあるスライス上のＩＣチップ(例えばチップ１)において、左辺と上辺には安定したプロービング検査が可能なサイズのＰＡＤ（Ｌ１）１３、ＰＡＤ（Ｕ１）１１を配し、右辺と下辺にはＰＡＤ（Ｌ１）１３、ＰＡＤ（Ｕ１）１１よりも小さく最低限組立可能なパッドサイズであり組立時のワイヤーボンディング専用のＰＡＤ（Ｒ１）１２、ＰＡＤ（Ｄ１）１４を配する2種類のパッドサイズを用いることで従来よりも小面積のＩＣチップを構成する。
図２は、本発明の実施形態のスクライブレーン上の回路構成を示す。図２に示すように、スクライブレーン上の接続部２ａ，２ｂにおいて、ＩＣチップ１の右辺ＰＡＤ（Ｒ１）１２とＩＣチップ２の左辺のＰＡＤ（Ｌ２）１７、及びＩＣチップ１の下辺ＰＡＤ（Ｄ１）１４とＩＣチップ３の上辺のＰＡＤ（Ｕ３）１９とを電気的に接続する。
図３は、本発明の実施形態の誤動作を防ぐ回路構成を示す。すなわち、本発明の実施形態による検査を実施する際、チップ１の検査のためにプロービングされたパッドからの電気信号が検査対象外のＩＣチップ２、ＩＣチップ３の回路内部へ印加されることによる誤動作を防ぐことを目的とした制御用回路である。まずＩＣチップ1の検査においてＰＡＤ（Ｌ１）１３、ＰＡＤ（Ｕ１）１１から検査実施時に制御信号を入力し、ＰＡＤ（Ｌ１）１３、ＰＡＤ（Ｕ１）１１、ＰＡＤ（Ｒ１）１２、ＰＡＤ（Ｄ１）１４のパッドからの入出力信号を有効にし、ＩＣチップ１内部へ信号（入力信号３ａ，３ｃ）を通過させる構成をとる。また制御信号の印加がない場合は、プロービングされたパッドからの信号（入力信号３ｂ，３ｄ）は回路内部へ伝わらないように制御する。このためＩＣチップ１の検査時においては、ＰＡＤ（Ｌ２）１７とＰＡＤ（Ｕ３）１９へ印加される信号は、ＩＣチップ２、ＩＣチップ３の回路内部には伝播しないため検査対象外のＩＣチップ２、ＩＣチップ３の回路の影響を除外することができる。
図４および図５は、本発明の実施形態の検査方法の概要図を示す。図４に示すように、ＩＣチップ１の検査を実施するには、ＩＣチップ１の左辺のＰＡＤ（Ｌ１）１３と上辺のＰＡＤ（Ｕ１）１１及び、ＩＣチップ２の左辺のＰＡＤ（Ｌ２）１７とＩＣチップ３の上辺のＰＡＤ（Ｕ３）１９にプローブカードの針４ａ，４ｂにてプロービングを行う。この際、図３で示される誤動作制御用信号を印加し、ＩＣチップ１の制御を行なった後、良否の判定の検査を行う。
次にＩＣチップ２の検査を実施する際には、図５に示されるようにＰＡＤ（Ｌ２）１７、ＰＡＤ（Ｕ２）１５、ＰＡＤ（Ｕ４）５２、ＰＡＤ（Ｌ５）５１に対してプロービングを実施し良否を判定する。このようにしてスライスすべての検査を実施する。またスライス上のすべての検査が完了した後の組立時工程にてスクライブレーン上の配線は接続されるため組立検査時での影響はない。
以上のことから、本発明の実施形態を用いることで、検査品質を低下させることなくチップ面積の縮小化を実現できる。
本発明に係る半導体装置の検査回路および検査方法は、検査品質を低下させることなく従来のＩＣチップよりもチップサイズを縮小することができるという効果を有し、ウェハ上に形成されたＩＣチップの電気的特性・機能特性の検査をする半導体検査回路構成として有用である。
本発明の実施形態の回路構成図である。 本発明の実施形態のスクライブレーン上の回路構成図である。 本発明の実施形態の誤動作を防ぐ回路構成図である。 本発明の実施形態の検査手法の概要図である。 本発明の実施形態の検査手法の概要図である。
符号の説明
１１ ＩＣチップ1の上辺パッド
１２ ＩＣチップ1の右辺パッド
１３ ＩＣチップ1の左辺パッド
１４ ＩＣチップ1の下辺パッド
１５ ＩＣチップ２の上辺パッド
１６ ＩＣチップ２の右辺パッド
１７ ＩＣチップ２の左辺パッド
１８ ＩＣチップ２の下辺パッド
１９ ＩＣチップ３の上辺パッド
２０ ＩＣチップ３の右辺パッド
２１ ＩＣチップ３の左辺パッド
２２ ＩＣチップ３の下辺パッド
２ａ ＩＣチップ1の下辺パッドとＩＣチップ３の上辺パッドの接続
２ｂ ＩＣチップ1の右辺パッドとＩＣチップ２の左辺パッドの接続
３ａ ＩＣチップ２の左辺パッドからの入力信号の流れ
３ｂ ＩＣチップ２の左辺パッドからの入力信号の流れ
３ｃ ＩＣチップ３の上辺パッドからの入力信号の流れ
３ｄ ＩＣチップ３の上辺パッドからの入力信号の流れ
４ａ プローブカードの針
４ｂ プローブカードの針
５１ ＩＣチップ５の左辺パッド
５２ ＩＣチップ４の上辺パッド

Claims (4)

  1. 複数のＩＣチップがウェハ上に配置された半導体装置の検査回路であって、前記ＩＣチップ内に、安定したプロービング検査が可能なサイズの検査用のパッドと、前記パッドよりも小さな組立用のパッドとを構成し、ウェハ上で隣接するＩＣチップの前記検査用のパッドと前記組立用のパッドとをスクライブレーン上で電気的に接続したことを特徴とする半導体装置の検査回路。
  2. 検査対象となるＩＣチップに対し、ウェハ上で隣接するＩＣチップの検査用のパッドを利用して検査可能とした請求項１記載の半導体装置の検査回路。
  3. 前記隣接するＩＣチップの検査用のパッドにプロービングした針から電気信号が検査対象ではない前記隣接するＩＣチップの回路内部に対して印加されることを防ぐ制御用回路を有する請求項２記載の半導体装置の検査回路。
  4. 請求項１記載の半導体装置の検査回路を用いた半導体装置の検査方法であって、検査対象となるＩＣチップに対し、ウェハ上で隣接するＩＣチップの検査用のパッドを利用して検査を実施することを特徴とする半導体装置の検査方法。
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* Cited by examiner, † Cited by third party
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JP2011060995A (ja) * 2009-09-10 2011-03-24 Seiko Epson Corp スパイラル型のインダクタ、スパイラル型のインダクタの電気的特性の検査方法

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