JP2007266078A - 半導体装置、チップ・オン・チップ構造の半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置、チップ・オン・チップ構造の半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】チップ・オン・チップ構造の半導体装置に使用する機能マクロチップのチップサイズの縮小及びコストの低減を図る。
【解決手段】複数の機能マクロチップ１１のマクロ領域１２を隣接して配設し、機能マクロチップ１１のＰＡＤ領域１３を複数のマクロ領域１２の周囲に配設した。
【選択図】図１

Description

この発明は、チップ・オン・チップ構造の半導体装置に搭載される機能マクロチップに関するものである。
チップ・オン・チップ構造の半導体装置は、親チップの表面に複数の機能マクロチップ（子チップ）が接合されて、パッケージングされる。このような半導体装置では、コストを低減するために、機能チップの小型化が必要となっている。
図３は、チップ・オン・チップ構造の半導体装置の概要を示す。親チップ１及び機能マクロチップ２の表面にはバンプが形成され、そのバンプを介して親チップ１上に複数の機能マクロチップ２が接合される。そして、親チップ１の周囲に形成されるパッドがボンディングワイヤ３を介して外部ピンに接続されてパッケージングされる。
図４は、ウェハ上に形成される機能マクロチップ２の概要を示す。機能マクロチップ２は、マクロ領域４と、その周囲に形成されるＰＡＤ領域５とを備えている。ＰＡＤ領域５は、ウェハ試験時に使用する試験パッドやＩ／Ｏセル等が形成され、ウェハ試験後は不要となる。
図５は、ウェハ上に複数の機能マクロチップ２を形成する場合を示す。すなわち、各マクロ領域４の周囲にはＰＡＤ領域５が形成され、隣接するマクロ領域４間のＰＡＤ領域５は、その両側のマクロ領域４で共用される。このような構成により、ウェハ上でのＰＡＤ領域５の占有面積を縮小して、１枚のウェハからの機能マクロチップ２の採取個数を増大させている。
また、ウェハ試験後は、同図に点線で示すスクライブライン６で各機能マクロチップ２が切り離される。
特許文献１には、親チップ上に子チップを接合した後に、親チップ上のバンプにテストプローブを押し当てて、子チップの動作を確認可能とした半導体装置が開示されている。
特開２００１−９４０３７号公報
図５に示す機能マクロチップ２では、ウェハ上において隣接するマクロ領域４のＰＡＤ領域５を共用してはいるが、依然として隣接するマクロ領域４間にＰＡＤ領域５を必要としている。
従って、機能マクロチップ１個当たりの占有面積が増大し、１枚のウェハから採取できるチップ数を十分に増加させることができず、機能マクロチップのコストが上昇する。また、ウェハ試験を行う際に、各機能マクロチップ毎に試験を行う必要があるため、試験コストも上昇する。
特許文献１に記載された半導体装置では、子チップに試験パッドを設ける必要はないが、親チップ及び子チップの動作試験をそれぞれ行う必要があるため、試験コストが上昇する。
この発明の目的は、チップ・オン・チップ構造の半導体装置に使用する機能マクロチップのチップサイズの縮小及びコストの低減を図ることにある。
上記目的は、複数の機能マクロチップのマクロ領域を隣接して配設し、前記機能マクロチップのＰＡＤ領域を前記複数のマクロ領域の周囲に配設した半導体装置により達成される。
また、上記目的は、ウェハ上に複数の機能マクロチップのマクロ領域を隣接して配設し、前記各機能マクロチップで共用するＰＡＤ領域を前記複数のマクロ領域の周囲に配設し、前記機能マクロチップの動作試験後に、前記各マクロ領域を切り離して、ＰＡＤ領域を具備しない複数の機能マクロチップを形成する半導体装置の製造方法により達成される。
本発明によれば、チップ・オン・チップ構造の半導体装置に使用する機能マクロチップのチップサイズの縮小及びコストの低減を図ることができる。
以下、この発明を具体化した一実施の形態を図面に従って説明する。図１に示すように、ウェハ上に形成される多数の機能マクロチップ１１は、マクロ領域１２のみが隣接して形成され、多数のマクロ領域１２の周囲にＰＡＤ領域１３が形成されている。ＰＡＤ領域１３は、ウェハ試験時に使用する試験パッドやＩ／Ｏセル等が形成され、ウェハ試験後は不要となる。
各マクロ領域１２は、それぞれ配線でＰＡＤ領域１３と接続されている。図２は、マクロ領域１２とＰＡＤ領域１３とを接続する配線の一例を示す。ＰＡＤ領域１３とマクロ領域１２間及び各マクロ領域１２間には、多数の信号配線（入出力信号配線）１４がレイアウトされ、ＰＡＤ領域１３と各マクロ領域１２が接続されている。
また、各マクロ領域１２とＰＡＤ領域１３とはそれぞれ出力信号線（入出力信号配線）１５ａ〜１５ｄを介して接続されている。各信号配線１４及び出力信号線１５ａ〜１５ｄはＰＡＤ領域１３内でそれぞれ試験パッドに接続されている。また、各信号配線１４及び出力信号線１５ａ〜１５ｄは多層配線で構成されている。
このようにしてウェハ上に形成された機能マクロチップ１１は、ＰＡＤ領域１３の試験パッドにテストプローブを押し当ててウェハ試験が行われる。すなわち、試験装置からテストプローブを介してＰＡＤ領域５に試験信号が入力され、その試験信号はＰＡＤ領域１３内のＩ／Ｏセル、信号配線１４を介して各マクロ領域１２に入力される。
そして、各マクロ領域１２から出力される出力信号が出力信号線１５ａ〜１５ｄ、ＰＡＤ領域１３内のＩ／Ｏセル、試験パッド及びテストプローブを介して試験装置に入力され、各マクロ領域１２が正常に動作しているか否かが判定される。
動作試験後は、各マクロ領域１２間及びマクロ領域１２とＰＡＤ領域１３間のスクライブライン１６に沿って切断して、各機能マクロチップ１１を切り離す。そして、各機能マクロチップ１１を親チップ上に接合して、チップ・オン・チップ構造の半導体装置が形成される。
上記のように構成された機能マクロチップ１１では、次に示す作用効果を得ることができる。
（１）ウェハ上に形成される機能マクロチップ１１は、マクロ領域１２のみを隣接して多数レイアウトし、多数のマクロ領域１２の周囲にＰＡＤ領域１３を形成し、ウェハ試験後に各マクロ領域１２の周囲のスクライブライン１６に沿って切断した。従って、切断後の機能マクロチップ１１はＰＡＤ領域１３を含まず、マクロ領域１２のみとなるので、占有面積を縮小して小型化を図ることができる。
（２）各機能マクロチップ１１は、各マクロ領域１２の周囲にＰＡＤ領域１３をレイアウトせず、多数のＰＡＤ領域１３の周囲に各マクロ領域１２で共用するＰＡＤ領域１３をレイアウトした。従って、各機能マクロチップ１１の占有面積を縮小して、１枚のウェハから採取できるチップ数を十分に増加させることができる。従って、製造コストを低減することができる。
（３）各機能マクロチップ１１は、共通の信号配線１４を介してＰＡＤ領域１３に接続したので、ウェハ試験時にはＰＡＤ領域１３の試験パッドにテストプローブをあてて各機能マクロチップ１１の動作試験を並行して行うことができる。従って、試験コストを低減することができる。
（４）各機能マクロチップ１１は、マクロ領域１２のみとして面積を縮小することができるので、親チップへの搭載が容易となる。
上記実施の形態は、以下の態様で実施してもよい。
・マクロ領域の数が多い場合には、出力信号線と試験パッドとの間に切り替え回路を介在させて、試験パッドに接続される出力信号線を順次切り替えるようにして、試験パッド数を削減するようにしてもよい。
・ＰＡＤ領域１３には試験パッドを形成し、Ｉ／Ｏセルは各マクロ領域１２に形成してもよい。
一実施の形態の機能マクロチップのレイアウトを示すレイアウト図である。 マクロ領域とＰＡＤ領域の接続を示す配線レイアウト図である。 チップ・オン・チップ構造の半導体装置を示す側面図である。 従来の機能マクロチップを示す平面図である。 従来の機能マクロチップを示すレイアウト図である。
符号の説明
１１ 機能マクロチップ
１２ マクロ領域
１３ ＰＡＤ領域
１４ 入出力信号配線（信号配線）
１５ａ〜１５ｄ 入出力信号配線（出力信号線）

Claims (5)

  1. 複数の機能マクロチップのマクロ領域を隣接して配設し、前記機能マクロチップのＰＡＤ領域を前記複数のマクロ領域の周囲に配設したことを特徴とする半導体装置。
  2. 前記ＰＡＤ領域を前記複数のマクロ領域で共用する入出力信号配線を備えたことを特徴とする請求項１記載の半導体装置。
  3. 前記マクロ領域とＰＡＤ領域とを信号配線及び出力信号線で接続したことを特徴とする請求項１又は２記載の半導体装置。
  4. 請求項１乃至３のいずれかに記載のマクロ領域を切り離して形成した機能マクロチップを親チップに搭載したことを特徴とするチップ・オン・チップ構造の半導体装置。
  5. ウェハ上に複数の機能マクロチップのマクロ領域を隣接して配設し、前記各機能マクロチップで共用するＰＡＤ領域を前記複数のマクロ領域の周囲に配設し、前記機能マクロチップの動作試験後に、前記各マクロ領域を切り離して、ＰＡＤ領域を具備しない複数の機能マクロチップを形成することを特徴とする半導体装置の製造方法。
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