JP2007266078A - 半導体装置、チップ・オン・チップ構造の半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】複数の機能マクロチップ11のマクロ領域12を隣接して配設し、機能マクロチップ11のPAD領域13を複数のマクロ領域12の周囲に配設した。
【選択図】図1
Description
チップ・オン・チップ構造の半導体装置は、親チップの表面に複数の機能マクロチップ(子チップ)が接合されて、パッケージングされる。このような半導体装置では、コストを低減するために、機能チップの小型化が必要となっている。
特許文献1には、親チップ上に子チップを接合した後に、親チップ上のバンプにテストプローブを押し当てて、子チップの動作を確認可能とした半導体装置が開示されている。
(1)ウェハ上に形成される機能マクロチップ11は、マクロ領域12のみを隣接して多数レイアウトし、多数のマクロ領域12の周囲にPAD領域13を形成し、ウェハ試験後に各マクロ領域12の周囲のスクライブライン16に沿って切断した。従って、切断後の機能マクロチップ11はPAD領域13を含まず、マクロ領域12のみとなるので、占有面積を縮小して小型化を図ることができる。
(2)各機能マクロチップ11は、各マクロ領域12の周囲にPAD領域13をレイアウトせず、多数のPAD領域13の周囲に各マクロ領域12で共用するPAD領域13をレイアウトした。従って、各機能マクロチップ11の占有面積を縮小して、1枚のウェハから採取できるチップ数を十分に増加させることができる。従って、製造コストを低減することができる。
(3)各機能マクロチップ11は、共通の信号配線14を介してPAD領域13に接続したので、ウェハ試験時にはPAD領域13の試験パッドにテストプローブをあてて各機能マクロチップ11の動作試験を並行して行うことができる。従って、試験コストを低減することができる。
(4)各機能マクロチップ11は、マクロ領域12のみとして面積を縮小することができるので、親チップへの搭載が容易となる。
・マクロ領域の数が多い場合には、出力信号線と試験パッドとの間に切り替え回路を介在させて、試験パッドに接続される出力信号線を順次切り替えるようにして、試験パッド数を削減するようにしてもよい。
・PAD領域13には試験パッドを形成し、I/Oセルは各マクロ領域12に形成してもよい。
12 マクロ領域
13 PAD領域
14 入出力信号配線(信号配線)
15a〜15d 入出力信号配線(出力信号線)
Claims (5)
- 複数の機能マクロチップのマクロ領域を隣接して配設し、前記機能マクロチップのPAD領域を前記複数のマクロ領域の周囲に配設したことを特徴とする半導体装置。
- 前記PAD領域を前記複数のマクロ領域で共用する入出力信号配線を備えたことを特徴とする請求項1記載の半導体装置。
- 前記マクロ領域とPAD領域とを信号配線及び出力信号線で接続したことを特徴とする請求項1又は2記載の半導体装置。
- 請求項1乃至3のいずれかに記載のマクロ領域を切り離して形成した機能マクロチップを親チップに搭載したことを特徴とするチップ・オン・チップ構造の半導体装置。
- ウェハ上に複数の機能マクロチップのマクロ領域を隣接して配設し、前記各機能マクロチップで共用するPAD領域を前記複数のマクロ領域の周囲に配設し、前記機能マクロチップの動作試験後に、前記各マクロ領域を切り離して、PAD領域を具備しない複数の機能マクロチップを形成することを特徴とする半導体装置の製造方法。
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