JP2001094037A - チップ・オン・チップ構造の半導体装置 - Google Patents
チップ・オン・チップ構造の半導体装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】第１の半導体チップと第２の半導体チップとを
接合した後であっても、各半導体チップ単体での機能を
確認するためのテストや第１の半導体チップと第２の半
導体チップとの接続状態のみを確認するためのテストな
どを行うことができる半導体装置を提供する。 【解決手段】親チップ１の各バンプＢＭには、バンプＢ
Ｍから側方に延びて接合領域１２外まで引き出された延
設部１４が一体に形成されている。言い換えれば、親チ
ップ１のバンプＢＭは、接合領域１２の境界部に跨がっ
た状態に長く形成されている。これにより、親チップ１
と子チップ２とが接合された後であっても、延設部１４
の接合領域１２の外方に引き出された部分にテストプロ
ーブＰを押し当てて、親チップ１または子チップ２のみ
の動作確認や親チップ１と子チップ２との接続確認を行
うことができる。
接合した後であっても、各半導体チップ単体での機能を
確認するためのテストや第１の半導体チップと第２の半
導体チップとの接続状態のみを確認するためのテストな
どを行うことができる半導体装置を提供する。 【解決手段】親チップ１の各バンプＢＭには、バンプＢ
Ｍから側方に延びて接合領域１２外まで引き出された延
設部１４が一体に形成されている。言い換えれば、親チ
ップ１のバンプＢＭは、接合領域１２の境界部に跨がっ
た状態に長く形成されている。これにより、親チップ１
と子チップ２とが接合された後であっても、延設部１４
の接合領域１２の外方に引き出された部分にテストプロ
ーブＰを押し当てて、親チップ１または子チップ２のみ
の動作確認や親チップ１と子チップ２との接続確認を行
うことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、チップ・オン・
チップ構造の半導体装置に関する。
チップ構造の半導体装置に関する。
【０００２】
【従来の技術】従来から、半導体チップ（親チップ）の
表面に他の半導体チップ（子チップ）の表面を対向させ
た状態で重ね合わせて接合したチップ・オン・チップ構
造の半導体装置がある。このようなチップ・オン・チッ
プ構造の半導体装置では、親チップおよび子チップの表
面にバンプが形成されていて、親チップのバンプに子チ
ップのバンプを接合させることにより、子チップが親チ
ップと所定間隔を開けた状態で接合され、かつ、親チッ
プおよび子チップ間の電気接続が達成される。
表面に他の半導体チップ（子チップ）の表面を対向させ
た状態で重ね合わせて接合したチップ・オン・チップ構
造の半導体装置がある。このようなチップ・オン・チッ
プ構造の半導体装置では、親チップおよび子チップの表
面にバンプが形成されていて、親チップのバンプに子チ
ップのバンプを接合させることにより、子チップが親チ
ップと所定間隔を開けた状態で接合され、かつ、親チッ
プおよび子チップ間の電気接続が達成される。
【０００３】
【発明が解決しようとする課題】親チップおよび子チッ
プは、互いに接合される前であれば、それぞれのバンプ
にテストプローブを押し当てて動作確認のためのテスト
を行うことができる。また、親チップと子チップとが接
合された後であっても、親チップの周縁付近に設けられ
た外部接続用のパッドにテストプローブを押し当てるこ
とにより、半導体装置全体の動作確認のためのテストを
行うことはできる。しかしながら、親チップと子チップ
とが接合された後に、親チップまたは子チップのみの動
作を確認することはできなかった。また、親チップと子
チップとの接続状態のみを確認することはできなかっ
た。
プは、互いに接合される前であれば、それぞれのバンプ
にテストプローブを押し当てて動作確認のためのテスト
を行うことができる。また、親チップと子チップとが接
合された後であっても、親チップの周縁付近に設けられ
た外部接続用のパッドにテストプローブを押し当てるこ
とにより、半導体装置全体の動作確認のためのテストを
行うことはできる。しかしながら、親チップと子チップ
とが接合された後に、親チップまたは子チップのみの動
作を確認することはできなかった。また、親チップと子
チップとの接続状態のみを確認することはできなかっ
た。
【０００４】そこで、この発明の目的は、上述の技術的
課題を解決し、第１の半導体チップと第２の半導体チッ
プとを接合した後であっても、各半導体チップ単体での
機能を確認するためのテストや第１の半導体チップと第
２の半導体チップとの接続状態のみを確認するためのテ
ストなどを行うことができるチップ・オン・チップ構造
の半導体装置を提供することである。
課題を解決し、第１の半導体チップと第２の半導体チッ
プとを接合した後であっても、各半導体チップ単体での
機能を確認するためのテストや第１の半導体チップと第
２の半導体チップとの接続状態のみを確認するためのテ
ストなどを行うことができるチップ・オン・チップ構造
の半導体装置を提供することである。
【０００５】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、第１の半
導体チップと第２の半導体チップとが互いに表面を対向
させた状態で重ね合わせて接合されたチップ・オン・チ
ップ構造の半導体装置であって、上記第１の半導体チッ
プの表面において上記第２の半導体チップを接合するた
めに設定された接合領域内に形成され、上記第１の半導
体チップおよび上記第２の半導体チップを所定間隔を開
けた状態で結合するとともに、上記第１および第２の半
導体チップ間の電気接続を達成するためのバンプと、上
記第１の半導体チップの表面において上記バンプに接続
されて形成され、一端が上記接合領域の外方に引き出さ
れた導電性の延設部（好ましくは、バンプと同材料から
なるもの。）とを含むことを特徴とするチップ・オン・
チップ構造の半導体装置である。
目的を達成するための請求項１記載の発明は、第１の半
導体チップと第２の半導体チップとが互いに表面を対向
させた状態で重ね合わせて接合されたチップ・オン・チ
ップ構造の半導体装置であって、上記第１の半導体チッ
プの表面において上記第２の半導体チップを接合するた
めに設定された接合領域内に形成され、上記第１の半導
体チップおよび上記第２の半導体チップを所定間隔を開
けた状態で結合するとともに、上記第１および第２の半
導体チップ間の電気接続を達成するためのバンプと、上
記第１の半導体チップの表面において上記バンプに接続
されて形成され、一端が上記接合領域の外方に引き出さ
れた導電性の延設部（好ましくは、バンプと同材料から
なるもの。）とを含むことを特徴とするチップ・オン・
チップ構造の半導体装置である。
【０００６】この発明によれば、第１の半導体チップの
バンプには、一端が第２の半導体チップの接合領域外ま
で引き出された延設部が接続されている。これにより、
第１の半導体チップと第２の半導体チップとが接合され
た後であっても、延設部の接合領域の外方に引き出され
た部分にテストプローブを押し当てて、第１の半導体チ
ップまたは第２の半導体チップのみの動作確認を行うこ
とができる。また、第１の半導体チップと第２の半導体
チップとの接続確認を行うことができる。
バンプには、一端が第２の半導体チップの接合領域外ま
で引き出された延設部が接続されている。これにより、
第１の半導体チップと第２の半導体チップとが接合され
た後であっても、延設部の接合領域の外方に引き出され
た部分にテストプローブを押し当てて、第１の半導体チ
ップまたは第２の半導体チップのみの動作確認を行うこ
とができる。また、第１の半導体チップと第２の半導体
チップとの接続確認を行うことができる。
【０００７】なお、上記延設部は、上記バンプと一体に
形成されていることが好ましい。この場合、上記バンプ
が、上記接合領域の境界部に跨がった状態に形成され
て、当該バンプと上記第２の半導体チップとの接合部分
以外を上記延設部としてもよい。
形成されていることが好ましい。この場合、上記バンプ
が、上記接合領域の境界部に跨がった状態に形成され
て、当該バンプと上記第２の半導体チップとの接合部分
以外を上記延設部としてもよい。
【０００８】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の概略構成を示す図
解的な断面図であり、図２は、その平面図である。この
半導体装置は、第１の半導体チップとしての親チップ１
の表面１１に、第２の半導体チップとしての子チップ２
を重ね合わせて接合した、いわゆるチップ・オン・チッ
プ構造を有している。
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の概略構成を示す図
解的な断面図であり、図２は、その平面図である。この
半導体装置は、第１の半導体チップとしての親チップ１
の表面１１に、第２の半導体チップとしての子チップ２
を重ね合わせて接合した、いわゆるチップ・オン・チッ
プ構造を有している。
【０００９】親チップ１および子チップ２は、たとえば
シリコンチップからなっている。親チップ１の表面１１
は、親チップ１の基体をなす半導体基板においてトラン
ジスタなどの機能素子が形成された活性表層領域側の表
面であり、最表面は、たとえば窒化シリコンで構成され
る表面保護膜で覆われている。この表面保護膜上には、
たとえば中央部に子チップ２の接合領域１２が設定され
ており、この接合領域１２には、子チップ２との接続の
ための複数個（この実施形態では６個）のバンプＢＭが
隆起して形成されている。バンプＢＭは、たとえば金、
プラチナ、銀、パラジウムまたはイリジウムなどの耐酸
化性の金属材料で構成されている。また、表面保護膜上
において接合領域１２の周囲には、外部接続用の複数の
パッド１３が露出して配置されている。
シリコンチップからなっている。親チップ１の表面１１
は、親チップ１の基体をなす半導体基板においてトラン
ジスタなどの機能素子が形成された活性表層領域側の表
面であり、最表面は、たとえば窒化シリコンで構成され
る表面保護膜で覆われている。この表面保護膜上には、
たとえば中央部に子チップ２の接合領域１２が設定され
ており、この接合領域１２には、子チップ２との接続の
ための複数個（この実施形態では６個）のバンプＢＭが
隆起して形成されている。バンプＢＭは、たとえば金、
プラチナ、銀、パラジウムまたはイリジウムなどの耐酸
化性の金属材料で構成されている。また、表面保護膜上
において接合領域１２の周囲には、外部接続用の複数の
パッド１３が露出して配置されている。
【００１０】子チップ２は、この子チップの表面２１を
親チップ１の表面１１に対向させた、いわゆるフェース
ダウン方式で親チップ１に接合されている。子チップ２
の表面２１は、子チップ２の基体をなす半導体基板にお
いてトランジスタなどの機能素子が形成された活性表層
領域側の表面であり、最表面は、たとえば窒化シリコン
からなる表面保護膜で覆われている。この表面保護膜上
には、親チップ１のバンプＢＭに対向する位置にそれぞ
れバンプＢＳが形成されている。バンプＢＳは、たとえ
ば金、プラチナ、銀、パラジウムまたはイリジウムなど
の耐酸化性の金属材料で構成されている。子チップ２
は、バンプＢＳがそれぞれ対向する親チップ１のバンプ
ＢＭに接続されることによって、親チップ１の表面１１
との間に所定間隔を保持した状態で支持されるととも
に、親チップ１と電気的に接続されている。
親チップ１の表面１１に対向させた、いわゆるフェース
ダウン方式で親チップ１に接合されている。子チップ２
の表面２１は、子チップ２の基体をなす半導体基板にお
いてトランジスタなどの機能素子が形成された活性表層
領域側の表面であり、最表面は、たとえば窒化シリコン
からなる表面保護膜で覆われている。この表面保護膜上
には、親チップ１のバンプＢＭに対向する位置にそれぞ
れバンプＢＳが形成されている。バンプＢＳは、たとえ
ば金、プラチナ、銀、パラジウムまたはイリジウムなど
の耐酸化性の金属材料で構成されている。子チップ２
は、バンプＢＳがそれぞれ対向する親チップ１のバンプ
ＢＭに接続されることによって、親チップ１の表面１１
との間に所定間隔を保持した状態で支持されるととも
に、親チップ１と電気的に接続されている。
【００１１】親チップ１の各バンプＢＭには、バンプＢ
Ｍから側方に延びて接合領域１２外まで引き出された延
設部１４が一体に形成されている。言い換えれば、親チ
ップ１のバンプＢＭは、接合領域１２の境界部に跨がっ
た状態に長く形成されている。これにより、親チップ１
と子チップ２とが接合された後であっても、図１に示す
ように、延設部１４の接合領域１２の外方に引き出され
た部分にテストプローブＰを押し当てて、親チップ１ま
たは子チップ２のみの動作確認を行うことができる。ま
た、親チップ１と子チップ２との接続確認を行うことが
できる。
Ｍから側方に延びて接合領域１２外まで引き出された延
設部１４が一体に形成されている。言い換えれば、親チ
ップ１のバンプＢＭは、接合領域１２の境界部に跨がっ
た状態に長く形成されている。これにより、親チップ１
と子チップ２とが接合された後であっても、図１に示す
ように、延設部１４の接合領域１２の外方に引き出され
た部分にテストプローブＰを押し当てて、親チップ１ま
たは子チップ２のみの動作確認を行うことができる。ま
た、親チップ１と子チップ２との接続確認を行うことが
できる。
【００１２】さらに、親チップ１の外部接続用パッド１
３にテストワイヤを接続するか、またはテストプローブ
を押し当てて、この半導体装置全体の動作確認を行うこ
ともできる。なお、外部接続用パッド１３は、バンプＢ
Ｍと直接には接続されておらず、この外部接続用パッド
１３にテストプローブＰを押し当てて子チップ２の動作
確認を行うことはできない。また、この半導体装置の完
成品においては、たとえば、親チップ１がリードフレー
ムのアイランドにマウントされ、外部接続用パッド１３
がボンディングワイヤによりリード端子に接続されてい
る。
３にテストワイヤを接続するか、またはテストプローブ
を押し当てて、この半導体装置全体の動作確認を行うこ
ともできる。なお、外部接続用パッド１３は、バンプＢ
Ｍと直接には接続されておらず、この外部接続用パッド
１３にテストプローブＰを押し当てて子チップ２の動作
確認を行うことはできない。また、この半導体装置の完
成品においては、たとえば、親チップ１がリードフレー
ムのアイランドにマウントされ、外部接続用パッド１３
がボンディングワイヤによりリード端子に接続されてい
る。
【００１３】この発明の一実施形態について説明した
が、この発明は、他の形態で実施することもできる。た
とえば、親チップ１および子チップ２は、いずれもシリ
コンからなるチップであるとしたが、シリコンの他に
も、化合物半導体（たとえばガリウム砒素半導体など）
やゲルマニウム半導体などの他の任意の半導体材料を用
いた半導体チップであってもよい。この場合に、親チッ
プ１の半導体材料と子チップ２の半導体材料は、同じで
もよいし異なっていてもよい。
が、この発明は、他の形態で実施することもできる。た
とえば、親チップ１および子チップ２は、いずれもシリ
コンからなるチップであるとしたが、シリコンの他に
も、化合物半導体（たとえばガリウム砒素半導体など）
やゲルマニウム半導体などの他の任意の半導体材料を用
いた半導体チップであってもよい。この場合に、親チッ
プ１の半導体材料と子チップ２の半導体材料は、同じで
もよいし異なっていてもよい。
【００１４】その他、特許請求の範囲に記載された事項
の範囲内で、種々の設計変更を施すことが可能である。
の範囲内で、種々の設計変更を施すことが可能である。
【図１】この発明の一実施形態に係る半導体装置の概略
構成を示す図解的な断面図である。
構成を示す図解的な断面図である。
【図２】上記半導体装置の平面図である。
１ 親チップ（第１の半導体チップ） １１ 親チップの表面（第１の半導体チップの表面） １２ 接合領域 １４ 延設部 ２ 子チップ（第２の半導体チップ） ２１ 子チップの表面（第２の半導体チップの表面） ＢＭ バンプ Ｐ テストプローブ
Claims (1)
- 【請求項１】第１の半導体チップと第２の半導体チップ
とが互いに表面を対向させた状態で重ね合わせて接合さ
れたチップ・オン・チップ構造の半導体装置であって、 上記第１の半導体チップの表面において上記第２の半導
体チップを接合するために設定された接合領域内に形成
され、上記第１の半導体チップおよび上記第２の半導体
チップを所定間隔を開けた状態で結合するとともに、上
記第１および第２の半導体チップ間の電気接続を達成す
るためのバンプと、 上記第１の半導体チップの表面において上記バンプに接
続されて形成され、一端が上記接合領域の外方に引き出
された導電性の延設部とを含むことを特徴とするチップ
・オン・チップ構造の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26574199A JP3255896B2 (ja) | 1999-09-20 | 1999-09-20 | チップ・オン・チップ構造の半導体装置 |
| KR1020000054905A KR100752884B1 (ko) | 1999-09-20 | 2000-09-19 | 칩·온·칩 구조의 반도체장치 |
| TW089119299A TW490789B (en) | 1999-09-20 | 2000-09-20 | Semiconductor device having chip-on-chip structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26574199A JP3255896B2 (ja) | 1999-09-20 | 1999-09-20 | チップ・オン・チップ構造の半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001094037A true JP2001094037A (ja) | 2001-04-06 |
| JP3255896B2 JP3255896B2 (ja) | 2002-02-12 |
Family
ID=17421362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26574199A Expired - Fee Related JP3255896B2 (ja) | 1999-09-20 | 1999-09-20 | チップ・オン・チップ構造の半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3255896B2 (ja) |
| KR (1) | KR100752884B1 (ja) |
| TW (1) | TW490789B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266078A (ja) * | 2006-03-27 | 2007-10-11 | Fujitsu Ltd | 半導体装置、チップ・オン・チップ構造の半導体装置及び半導体装置の製造方法 |
| JP2008010759A (ja) * | 2006-06-30 | 2008-01-17 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
| US8981574B2 (en) | 2012-12-20 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor package |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211758A (ja) * | 1994-01-14 | 1995-08-11 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1999
- 1999-09-20 JP JP26574199A patent/JP3255896B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-19 KR KR1020000054905A patent/KR100752884B1/ko not_active IP Right Cessation
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