JPS62202532A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62202532A JPS62202532A JP4412086A JP4412086A JPS62202532A JP S62202532 A JPS62202532 A JP S62202532A JP 4412086 A JP4412086 A JP 4412086A JP 4412086 A JP4412086 A JP 4412086A JP S62202532 A JPS62202532 A JP S62202532A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
高速用半導体装置において、半導体チップ表面上の回路
からの配線を半導体チップの側面の溝まで導出して溝表
面に設けられた導体層に接続し、導体層を実装基板の配
線にはんだを用いて接続することにより、 パッケージレスでワイヤボンディングレスのフェースア
ップ実装を可能にしたものである。
からの配線を半導体チップの側面の溝まで導出して溝表
面に設けられた導体層に接続し、導体層を実装基板の配
線にはんだを用いて接続することにより、 パッケージレスでワイヤボンディングレスのフェースア
ップ実装を可能にしたものである。
本発明は、高速用半導体装置に係り、特に、半導体チッ
プ主面上の回路から導出する配線の構成に関す。
プ主面上の回路から導出する配線の構成に関す。
半導体装置は、その性能が向上し、高速性、高周波特性
、出力などが高まるにつれて、その性能を十分に発揮さ
せるため、半導体チップ表面上の回路と実装光の配線と
の接続部分を含む実装形態について工夫が必要になる。
、出力などが高まるにつれて、その性能を十分に発揮さ
せるため、半導体チップ表面上の回路と実装光の配線と
の接続部分を含む実装形態について工夫が必要になる。
〔従来の技術と発明が解決しようとする問題点〕第４図
は多くの高速用半導体装置に見られる第一の従来例とそ
の実装形態を示す側断面図である。
は多くの高速用半導体装置に見られる第一の従来例とそ
の実装形態を示す側断面図である。
同図において、１１は主面（表面）の中央部に回路１１
ａを周辺部に回路１１ａから導出された配線の端部なる
接続パッドｌｌｂを有する半導体チップ、１２は絶縁体
からなり配線１２ａを有するパンケージ、であり、半導
体チップ１１がパンケージ１２にチップボンディングさ
れ接続パッドｌｌｂと配線！２ａとがワイヤ１３でボン
ディング接続されて所謂チップキャリア形の半導体装置
１０を形成している。
ａを周辺部に回路１１ａから導出された配線の端部なる
接続パッドｌｌｂを有する半導体チップ、１２は絶縁体
からなり配線１２ａを有するパンケージ、であり、半導
体チップ１１がパンケージ１２にチップボンディングさ
れ接続パッドｌｌｂと配線！２ａとがワイヤ１３でボン
ディング接続されて所謂チップキャリア形の半導体装置
１０を形成している。
また、１はセラミックからなり表面に例えばマイクロス
トリップラインを形成する配線２が設けられた実装基板
であり、半導体装置１０は、はんだ３により配線１２ａ
が配線２に接続されて実装される。
トリップラインを形成する配線２が設けられた実装基板
であり、半導体装置１０は、はんだ３により配線１２ａ
が配線２に接続されて実装される。
この実装形態では、回路１１ａの高速特性が優れ、配線
２のインピーダンス整合が取れていたとしても、ワイヤ
１３と配線１２ａの部分でインピーダンス整合が外れて
、回路１１ａの高速特性を発揮させ得ない問題がある。
２のインピーダンス整合が取れていたとしても、ワイヤ
１３と配線１２ａの部分でインピーダンス整合が外れて
、回路１１ａの高速特性を発揮させ得ない問題がある。
一方、接続に上記ワイヤ１３や配線１２ａを介在させな
い実装が可能な半導体装置して、第５図の側断面図に示
す第二の従来例がある。
い実装が可能な半導体装置して、第５図の側断面図に示
す第二の従来例がある。
これは、半導体チップ１１をそのまま半導体装置とした
もので、その実装は、半導体チップ１１を裏返しに即ち
回路１１ａを実装基板１側に向けて接続パッドｌｌｂと
配線２との間を例えばはんだのバンプ４により接続する
ものである。
もので、その実装は、半導体チップ１１を裏返しに即ち
回路１１ａを実装基板１側に向けて接続パッドｌｌｂと
配線２との間を例えばはんだのバンプ４により接続する
ものである。
この実装形態は、第一の従来例のパッケージ１２の如（
半導体アップ１１の周辺部を占有する要素が削除される
ので、実装密度を高めることが出来る特徴を有するが、
所謂フェースダウンと言われるもので、回路１１ａの熱
放散が悪くなり回路１１ａの高速特性や出力などの性能
発揮を阻害する問題がある。
半導体アップ１１の周辺部を占有する要素が削除される
ので、実装密度を高めることが出来る特徴を有するが、
所謂フェースダウンと言われるもので、回路１１ａの熱
放散が悪くなり回路１１ａの高速特性や出力などの性能
発揮を阻害する問題がある。
上記問題点は、表面に回路が形成された半導体チップと
、該半導体チップの裏面が固着される基板とを有し、該
半導体チップの側面上に表面と裏面を結ぶ複数の溝が形
成され、該回路から該溝部分まで配線が導出されてなり
、該溝の表面には該配線に接続された導体層が設けられ
、該導体層が上記基板の配線に接続されてなる本発明の
半導体装置によって解決される。
、該半導体チップの裏面が固着される基板とを有し、該
半導体チップの側面上に表面と裏面を結ぶ複数の溝が形
成され、該回路から該溝部分まで配線が導出されてなり
、該溝の表面には該配線に接続された導体層が設けられ
、該導体層が上記基板の配線に接続されてなる本発明の
半導体装置によって解決される。
本半導体装置は、上記導体層が実装時の接続先例えば従
来例の配線２に直接接続されるので、その接続部分には
第一の従来例におけるワイヤ１３や配線１２ａの如きイ
ンピーダンス整合を外す要素が介在しなくなる。
来例の配線２に直接接続されるので、その接続部分には
第一の従来例におけるワイヤ１３や配線１２ａの如きイ
ンピーダンス整合を外す要素が介在しなくなる。
また上記導体層が半導体チップの側面にあるので所謂フ
ェースアップ実装が可能となり、第二の従来例の如き回
路の熱放散問題も解消する。
ェースアップ実装が可能となり、第二の従来例の如き回
路の熱放散問題も解消する。
そして第二の従来例と同様に実装密度を高めることも出
来る。
来る。
以下本発明による半導体装置の実施例について、実施例
を示す第１図の表面斜視図（ａ）と裏面斜視図中）、そ
の実装形態例を示す第２図の斜視図、およびその製造方
法を示す第３図の説明図、を用いて説明する。企図を通
じ同一符号は同一対象物を示す。
を示す第１図の表面斜視図（ａ）と裏面斜視図中）、そ
の実装形態例を示す第２図の斜視図、およびその製造方
法を示す第３図の説明図、を用いて説明する。企図を通
じ同一符号は同一対象物を示す。
第１図において、２１は従来例の１１に相当する半導体
チップ、２２は半導体チップ２１の側面に表面と裏面を
結んで形成された溝、２３は溝２２に設けられた導体層
なる側面配線、２４は半導体チップ２１の回路１１ａと
反対側面（裏面）に形成されたチップボンディング用金
屈膜、であり、回路１１ａと側面配線２３とを接続する
配線や表面のパッシベーション膜などが形成されて半導
体装置２０を形成している。
チップ、２２は半導体チップ２１の側面に表面と裏面を
結んで形成された溝、２３は溝２２に設けられた導体層
なる側面配線、２４は半導体チップ２１の回路１１ａと
反対側面（裏面）に形成されたチップボンディング用金
屈膜、であり、回路１１ａと側面配線２３とを接続する
配線や表面のパッシベーション膜などが形成されて半導
体装置２０を形成している。
溝２２の深さａは例えば１００〜１５０μｍ程度、幅す
は例えば１００〜１５０ ｐ ｍ程度であり、側面配線
２３は例えば金（Ａｕ）などの金属からなり溝２２を埋
めている。
は例えば１００〜１５０ ｐ ｍ程度であり、側面配線
２３は例えば金（Ａｕ）などの金属からなり溝２２を埋
めている。
この半導体装置２０は、例えば第２図に示す如く、実装
基板１上にチップボンディングされた後、はんだ３によ
り側面配線２３が配線２に接続されて実装される。
基板１上にチップボンディングされた後、はんだ３によ
り側面配線２３が配線２に接続されて実装される。
この実装形態では、第一の従来例におけるワイヤ１３や
配線１２ａの如きインピーダンス整合を゛外す要素が接
続部分に介在せず、然も所謂フェースアフプ実装となり
半導体チップ２１が実装基板１に密着して回路１１ａの
熱放散が良いため、回路１１ａの性能を十分に発揮させ
ることが可能になる。また第二の従来例と同様に実装密
度を高めることも出来る。
配線１２ａの如きインピーダンス整合を゛外す要素が接
続部分に介在せず、然も所謂フェースアフプ実装となり
半導体チップ２１が実装基板１に密着して回路１１ａの
熱放散が良いため、回路１１ａの性能を十分に発揮させ
ることが可能になる。また第二の従来例と同様に実装密
度を高めることも出来る。
この構成の半導体装置２０は、例えば第３図に示す如く
にして製造することが可能である。
にして製造することが可能である。
即ち、半導体チップ２１の元になるウェーハ２１ａ上に
回路１１ａを形成し最終配線（前記した回路１１ａと側
面配線２３とを接続する配線）を形成する前の段階で、
側面配線２３の形成位置に例えばエツチングなどにより
溝２２の元になる貫通孔（バイヤホール）２５を形成し
、その中を例えばめっきなどにより側面配線２３の材料
２６を先議する。このパイヤホール２５は相隣る半導体
チップ２１の溝２２に共通させておく。その後、最終配
線、表面のバンシベーション膜、チップボンディング用
金属膜２４、などを形成し、しかる後、スクライブライ
ン２７に沿ってスクライブして所望の半導体装置２０を
完成する。
回路１１ａを形成し最終配線（前記した回路１１ａと側
面配線２３とを接続する配線）を形成する前の段階で、
側面配線２３の形成位置に例えばエツチングなどにより
溝２２の元になる貫通孔（バイヤホール）２５を形成し
、その中を例えばめっきなどにより側面配線２３の材料
２６を先議する。このパイヤホール２５は相隣る半導体
チップ２１の溝２２に共通させておく。その後、最終配
線、表面のバンシベーション膜、チップボンディング用
金属膜２４、などを形成し、しかる後、スクライブライ
ン２７に沿ってスクライブして所望の半導体装置２０を
完成する。
以上説明したように本発明の構成によれば、高速用半導
体装置において、パッケージレスでワイヤポンディング
レスのフェースアップ実装が可能になり、半導体チップ
に形成された回路の性能を十分に発揮させると共に実装
密度を高めることを可能にさせる効果がある。
体装置において、パッケージレスでワイヤポンディング
レスのフェースアップ実装が可能になり、半導体チップ
に形成された回路の性能を十分に発揮させると共に実装
密度を高めることを可能にさせる効果がある。
第１図は本発明実施例の表面斜視図（ａ）と裏面斜視図
中）、 第２図は実施例の実装形態例を示す斜視図、第３図は実
施例の製造方法の説明図、 第４図は第一の従来例とその実装形態を示す側断面図、 第５図は第二の従来例とその実装形態を示す側断面図、 である。 図において、 １は実装基板、 ２は１の配線、 ３ははんだ、 ４はバンプ、 １０．２０は半導体装置、 １１．２１は半導体チップ、 １１ａは回路、 １１ｂは接続パッド、 １２はパフケージ、 １２ａは１２の配線、 ２１ａはウェーハ、 ２２は溝、 ２３は側面配線、 ２４はチップボンディング用金属膜、 ２５は貫通孔（パイヤホール）、 ２６は２３の材料、 ２りはスクライブライン、 ａ、ｂは２２の寸法、 である。
中）、 第２図は実施例の実装形態例を示す斜視図、第３図は実
施例の製造方法の説明図、 第４図は第一の従来例とその実装形態を示す側断面図、 第５図は第二の従来例とその実装形態を示す側断面図、 である。 図において、 １は実装基板、 ２は１の配線、 ３ははんだ、 ４はバンプ、 １０．２０は半導体装置、 １１．２１は半導体チップ、 １１ａは回路、 １１ｂは接続パッド、 １２はパフケージ、 １２ａは１２の配線、 ２１ａはウェーハ、 ２２は溝、 ２３は側面配線、 ２４はチップボンディング用金属膜、 ２５は貫通孔（パイヤホール）、 ２６は２３の材料、 ２りはスクライブライン、 ａ、ｂは２２の寸法、 である。
Claims (1)
- 【特許請求の範囲】 表面に回路が形成された半導体チップと、該半導体チッ
プの裏面が固着される基板とを有し、該半導体チップの
側面上に表面と裏面を結ぶ複数の溝が形成され、 該回路から該溝部分まで配線が導出されてなり、該溝の
表面には該配線に接続された導体層が設けられ、 該導体層が上記基板の配線に接続されてなることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4412086A JPS62202532A (ja) | 1986-03-03 | 1986-03-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4412086A JPS62202532A (ja) | 1986-03-03 | 1986-03-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62202532A true JPS62202532A (ja) | 1987-09-07 |
Family
ID=12682743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4412086A Pending JPS62202532A (ja) | 1986-03-03 | 1986-03-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202532A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291129A (ja) * | 1986-06-11 | 1987-12-17 | Nec Corp | 半導体装置 |
| US5533664A (en) * | 1993-09-07 | 1996-07-09 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| JP2004304081A (ja) * | 2003-03-31 | 2004-10-28 | Fujitsu Ltd | 半導体チップ、半導体装置及びその製造方法 |
| US10302156B2 (en) | 2013-08-19 | 2019-05-28 | Ntn Corporation | Rotation transmission device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412263A (en) * | 1977-06-28 | 1979-01-29 | Seiko Instr & Electronics Ltd | Semiconductor element and production of the same |
| JPS5891646A (ja) * | 1981-11-26 | 1983-05-31 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-03-03 JP JP4412086A patent/JPS62202532A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412263A (en) * | 1977-06-28 | 1979-01-29 | Seiko Instr & Electronics Ltd | Semiconductor element and production of the same |
| JPS5891646A (ja) * | 1981-11-26 | 1983-05-31 | Toshiba Corp | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291129A (ja) * | 1986-06-11 | 1987-12-17 | Nec Corp | 半導体装置 |
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| JP2004304081A (ja) * | 2003-03-31 | 2004-10-28 | Fujitsu Ltd | 半導体チップ、半導体装置及びその製造方法 |
| JP4495916B2 (ja) * | 2003-03-31 | 2010-07-07 | 富士通マイクロエレクトロニクス株式会社 | 半導体チップの製造方法 |
| US10302156B2 (en) | 2013-08-19 | 2019-05-28 | Ntn Corporation | Rotation transmission device |
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