JP3357435B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3357435B2 JP3357435B2 JP29323993A JP29323993A JP3357435B2 JP 3357435 B2 JP3357435 B2 JP 3357435B2 JP 29323993 A JP29323993 A JP 29323993A JP 29323993 A JP29323993 A JP 29323993A JP 3357435 B2 JP3357435 B2 JP 3357435B2
- Authority
- JP
- Japan
- Prior art keywords
- signal transmission
- transmission line
- semiconductor chip
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Wire Bonding (AREA)
Description
関し、特に、超高速LSIを搭載するパッケージに適用
して有効な技術に関する。
搭載するためのパッケージを設計するに際しては、パッ
ケージ内部の信号伝送線路の特性インピーダンスを如何
にして整合させるかが重要な課題となる。これは、高周
波信号を伝送する際に信号伝送線路の特性インピーダン
スが不整合になると、信号の反射や波形歪などの伝送損
失が生じて良好な伝送特性が得られなくなるからであ
る。
は、パッケージ内部の信号伝送線路全体のインピーダン
ス整合について充分な配慮がなされておらず、伝送速度
が10〔Gbit/s〕を超えるような超高速LSIを搭載す
るには不適当であった。
パッケージ基板の主面上に半導体チップをフェイスダウ
ン方式で実装し、信号伝送線路の一端を半導体チップの
主面に形成した電極パッドの直下まで延在することによ
って、信号伝送線路と電極パッドとをバンプ電極を介し
て電気的に接続する実装方式が考えられる。この実装方
式によれば、信号伝送線路と半導体チップとを最短距離
で接続することができるので、信号伝送線路から半導体
チップの電極パッドに到るまでの伝送特性を良好に保存
することができる。
路の一端を半導体チップの主面に形成した電極パッドの
直下まで延在したパッケージ基板上に半導体チップをフ
ェイスダウン方式で実装する前記の実装技術は、半導体
チップの内部に形成されたGND配線とパッケージ基板
上の信号伝送線路との距離が非常に接近し、両者の間に
容量が形成されるため、これによって信号伝送線路のイ
ンピーダンスが低下してしまうことが本発明者の検討に
よって明らかとなった。
送線路全体の特性インピーダンスを良好に整合させた超
高速LSIパッケージを提供することにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を説明すれば、以下の
とおりである。
線路を形成したパッケージ基板上に、半導体チップをフ
ェイスダウン方式で実装し、前記信号伝送線路の一端を
前記半導体チップの主面に形成した第一の電極パッドの
直下まで延在することによって、前記信号伝送線路の一
端と前記第一の電極パッドとを電気的に接続した、信号
伝送速度が10[Gbit/s]以上の半導体集積回路装置であ
って、前記半導体チップと重なる領域の前記信号伝送線
路の配線幅を前記半導体チップと重なる領域以外の配線
幅より狭くし前記信号伝送線路のインピーダンスを整合
する形状としたことを特徴としている。
領域の信号伝送線路の配線幅を狭くすることにより、半
導体チップと信号伝送線路との間に形成される容量に起
因するインピーダンスの低下を補償することができる。
る半導体集積回路装置の平面図、図2は同じく断面図で
ある。
ナ、窒化アルミニウムなどのセラミックで構成されたパ
ッケージ基板204の主面の中央部に半導体チップ20
1をフェイスダウンボンディングした超高速LSIパッ
ケージである。半導体チップ201はGaAs基板、ま
たはGaAs基板をサファイアなどの絶縁基板上に張り
合わせたSOI基板で構成されている。この半導体チッ
プ201の主面には超高速論理LSIが形成されてい
る。
定の伝送特性を有する複数の信号伝送線路203が半導
体チップ201の搭載領域を中心にして放射状に形成さ
れている。また、各信号伝送線路203の両側には、そ
れよりも幅の広いGND導体206が形成されている。
すなわち、このパッケージ基板204は、その主面に信
号伝送線路203とGND導体206とを交互に配置し
たコプレーナ構造を有している。
206のそれぞれの一端は、半導体チップ201の主面
の直下まで延在され、バンプ電極202を介して半導体
チップ201の電極パッド(図示せず)と電気的に接続
されている。また、信号伝送線路203およびGND導
体206のそれぞれの他端は、パッケージ基板204の
外周部まで延在され、このLSIパッケージを実装基板
に接続するための外部リード205と電気的に接続され
ている。
3層構造で構成され、その表面と裏面と各層間面とを含
めて合計4層の導体層が形成されている。表面の第1導
体層は、前述した信号伝送線路203およびGND導体
206と電源導体217とからなる。また、第2導体層
はGND導体207、第3導体層は電源導体208、裏
面の第4導体層はGND導体209からなる。
どの高融点金属からなり、第1導体層(信号伝送線路2
03、GND導体206および電源導体217)の表面
には、下層から順にNiおよびAuのメッキが施されて
いる。また、第1導体層のGND導体206、第2導体
層(GND導体207)および第4導体層(GND導体
209)は、スルーホール216を通じて互いに接続さ
れ、これによって接地電位の安定化が図られている。
ルーホール216およびバンプ電極202を介して半導
体チップ201と電気的に接続され、かつスルーホール
216および第1導体層の電源導体217を介して外部
リード205と電気的に接続されている。この第3導体
層(電源導体208)は、第2導体層(GND導体20
7)と第4導体層(GND導体209)とに挟まれてい
るので、それらとの間に容量が形成され、これによって
電源電位の安定化が図られている。
には、四角枠状のダム210が設けられている。このダ
ム210は、前記パッケージ基板204と同種のセラミ
ック材料で構成され、その上面にはろう材211を介し
てキャップ212が接合されている。このキャップ21
2は、例えばAuのメッキを施した42アロイなどの金
属板で構成されている。また、ダム210の下面には、
ろう材213を介して前記外部リード205が接合され
ている。外部リード205は、例えば42アロイやコバ
ールなどのFe−Ni合金で構成されている。
れと略同一の外形寸法を有する金属ブロック214がろ
う材215を介して接合されている。金属ブロック21
4は、例えば10%のCuを含むW−Cu合金で構成さ
れ、GND電位の安定化、パッケージ基板204の補強
およびヒートシンクとしての役割を兼ねている。
ND導体206と半導体チップ201とが重なる領域の
拡大平面図、図4は、図3のVI−VI線における断面図で
ある。
04上に形成された信号伝送線路203は、半導体チッ
プ201と重なる領域の配線幅(W2)を他の領域の配線
幅(W1)よりも狭くし、これによって半導体チップ20
1の内部に形成されたGND配線と信号伝送線路204
との間に形成される容量に起因するインピーダンスの低
下を補償する構造になっている。
の配線幅(W) =0.2mm、隣接するGND導体206と
の間のギャップ(b)=0.2mm、パッケージ基板204
の厚さ(t1)=0.2mm、パッケージ基板204を構成す
るセラミック材料の誘電率=10、信号伝送線路203
上のエアギャップ=∞とした場合、信号伝送線路203
のインピーダンスは、約50Ωとなる。
体チップ201をフェイスダウンボンディングすると、
半導体チップ201内のGND配線220と信号伝送線
路203との間に形成される容量のために、エアギャッ
プ(a1)=0.2mmのときのインピーダンスは、約35Ω
まで低下してしまう。このとき、本実施例のように、半
導体チップ201と重なる領域の配線幅(W2)を0.15
mmと狭くすることにより、信号伝送線路203のインピ
ーダンスを約50Ωにすることができる。
の超高速LSIパッケージは、信号伝送線路203を形
成したパッケージ基板204上に誘電体層221を重ね
ることによって、半導体チップ201内のGND配線と
信号伝送線路203との間に形成される容量に起因する
インピーダンスの低下を補償する構造になっている。こ
の誘電体層221は、例えば配線層を有しないセラミッ
ク基板からなる。
の配線幅(W)=0.15mm、GND導体206との間の
ギャップ(b)=0.375mm、信号伝送線路203下の
パッケージ基板204の厚さ(t1)=0.3mm、信号伝送
線路203上の誘電体層221の厚さ(t2)=0.15m
m、パッケージ基板204および誘電体層221を構成
するセラミック材料の誘電率=10、信号伝送線路20
3上のエアギャップ=∞とした場合、信号伝送線路20
3のインピーダンスは、約50Ωとなる。
にエアギャップ(a2)=0.1mmで半導体チップ201を
フェイスダウンボンディングした場合、信号伝送線路2
03のインピーダンスは約45Ωであり、半導体チップ
201内のGND配線の影響は僅かである。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
配線と信号伝送線路との間に形成される容量に起因する
インピーダンスの低下を補償できるので、パッケージ内
の信号伝送線路全体の特性インピーダンスを良好に整合
させることができる。
GND配線の影響を考慮することなく信号伝送線路の設
計を行うことができるので、超高速LSIを搭載するパ
ッケージの設計が容易になる。
示す平面図である。
示す断面図である。
ある。
ある。
を示す拡大断面図である。
を示す拡大断面図である。
Claims (3)
- 【請求項1】 信号伝送線路を形成したパッケージ基板
上に、半導体チップをフェイスダウン方式で実装し、前
記信号伝送線路の一端を前記半導体チップの主面に形成
した第一の電極パッドの直下まで延在することによっ
て、前記信号伝送線路の一端と前記第一の電極パッドと
を電気的に接続した、信号伝送速度が10Gbit/s以上の
半導体集積回路装置であって、前記半導体チップと重な
る領域の前記信号伝送線路の配線幅を前記半導体チップ
と重なる領域以外の配線幅より狭くし前記信号伝送線路
のインピーダンスを整合する形状としたことを特徴とす
る半導体集積回路装置。 - 【請求項2】 請求項1記載の半導体集積回路装置にお
いて、 前記パッケージ基板上に前記信号伝送線路と隣接するグ
ランド導体を形成し、前記グランド導体を前記半導体チ
ップの主面に形成した第二の電極パッドに電気的に接続
した ことを特徴とする半導体集積回路装置。 - 【請求項3】 請求項2記載の半導体集積回路装置にお
いて、 前記信号伝送線路と前記グランド導体が交互に配置され
ていることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29323993A JP3357435B2 (ja) | 1993-11-24 | 1993-11-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29323993A JP3357435B2 (ja) | 1993-11-24 | 1993-11-24 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07147352A JPH07147352A (ja) | 1995-06-06 |
JP3357435B2 true JP3357435B2 (ja) | 2002-12-16 |
Family
ID=17792241
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29323993A Expired - Lifetime JP3357435B2 (ja) | 1993-11-24 | 1993-11-24 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3357435B2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3436595B2 (ja) * | 1994-11-09 | 2003-08-11 | 株式会社日立製作所 | 半導体装置 |
JP3567617B2 (ja) * | 1996-06-11 | 2004-09-22 | 株式会社日立製作所 | Tabテープを用いた半導体装置 |
JP3959697B2 (ja) * | 1997-01-30 | 2007-08-15 | ソニー株式会社 | 半導体装置及び半導体装置の製造方法並びに配線基板 |
JPH10214917A (ja) * | 1997-01-30 | 1998-08-11 | Sony Corp | 半導体装置及び半導体装置の製造方法並びに配線基板 |
JP3420913B2 (ja) * | 1997-06-13 | 2003-06-30 | ミネソタ マイニング アンド マニュファクチャリング カンパニー | 半導体チップ実装用回路基板、半導体チップ収納用パッケージ、及び半導体デバイス |
JP3435028B2 (ja) * | 1997-08-19 | 2003-08-11 | 京セラ株式会社 | 高周波用半導体装置 |
JP3553349B2 (ja) * | 1997-12-15 | 2004-08-11 | 新光電気工業株式会社 | 高周波用の半導体パッケージと半導体装置 |
JP3410673B2 (ja) * | 1999-03-15 | 2003-05-26 | 日本無線株式会社 | 半導体装置及び半導体チップの実装方法 |
KR20000066009A (ko) * | 1999-04-12 | 2000-11-15 | 김영환 | 칩 사이즈 패키지 및 그의 제조방법 |
JP3409767B2 (ja) * | 1999-04-13 | 2003-05-26 | 日本電気株式会社 | 高周波回路基板 |
JP2002350793A (ja) | 2001-05-23 | 2002-12-04 | Mitsubishi Electric Corp | 光電変換半導体装置 |
JP3998562B2 (ja) * | 2002-10-31 | 2007-10-31 | 株式会社日立製作所 | 半導体装置 |
JP2004095572A (ja) | 2002-08-29 | 2004-03-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
TW594961B (en) | 2003-07-24 | 2004-06-21 | Via Tech Inc | Signal transmission structure |
US8643168B1 (en) | 2012-10-16 | 2014-02-04 | Lattice Semiconductor Corporation | Integrated circuit package with input capacitance compensation |
WO2016100405A1 (en) * | 2014-12-16 | 2016-06-23 | Amphenol Corporation | High-speed interconnects for printed circuit boards |
-
1993
- 1993-11-24 JP JP29323993A patent/JP3357435B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07147352A (ja) | 1995-06-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5523622A (en) | Semiconductor integrated device having parallel signal lines | |
JP3357435B2 (ja) | 半導体集積回路装置 | |
US7508054B2 (en) | Semiconductor device and a method of manufacturing the same | |
JP2978533B2 (ja) | 半導体集積回路装置 | |
JPH04180401A (ja) | 高周波伝送線路 | |
JPH1041434A (ja) | 半導体装置およびその製造方法 | |
US5635751A (en) | High frequency transistor with reduced parasitic inductance | |
JPH04336702A (ja) | パッケージ | |
JP2938344B2 (ja) | 半導体装置 | |
JP2728322B2 (ja) | 半導体装置 | |
JPH04368154A (ja) | 半導体装置 | |
JPH09275145A (ja) | 半導体装置 | |
JP4231663B2 (ja) | 半導体装置 | |
JPH0645401A (ja) | 半導体装置用パッケージ | |
JP3048992B2 (ja) | Mmicモジュール | |
JP3436595B2 (ja) | 半導体装置 | |
JPH01143502A (ja) | マイクロ波集積回路 | |
JP2677087B2 (ja) | 半導体集積回路 | |
JP3034376B2 (ja) | 半導体集積回路装置 | |
JPS62202532A (ja) | 半導体装置 | |
JPS61225842A (ja) | 半導体装置 | |
JP2748776B2 (ja) | Lsi実装体 | |
JP3074077B2 (ja) | 半導体パッケージ | |
JPH0828392B2 (ja) | 半導体集積回路装置 | |
JPH08186198A (ja) | 表面取付可能なマイクロ波パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071004 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081004 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081004 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091004 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091004 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101004 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111004 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111004 Year of fee payment: 9 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111004 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121004 Year of fee payment: 10 |