JPH07147352A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07147352A JPH07147352A JP5293239A JP29323993A JPH07147352A JP H07147352 A JPH07147352 A JP H07147352A JP 5293239 A JP5293239 A JP 5293239A JP 29323993 A JP29323993 A JP 29323993A JP H07147352 A JPH07147352 A JP H07147352A
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- semiconductor chip
- signal transmission
- package substrate
- integrated circuit
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 超高速ＬＳＩを形成した半導体チップを搭載
するパッケージ内の信号伝送線路の特性インピーダンス
整合を図る。 【構成】 パッケージ基板２０４上に形成された信号伝
送線路２０３の配線幅を半導体チップ２０１と重なる領
域で狭くし、半導体チップ２０１と信号伝送線路２０３
との間に形成される容量に起因するインピーダンスの低
下を補償する。
するパッケージ内の信号伝送線路の特性インピーダンス
整合を図る。 【構成】 パッケージ基板２０４上に形成された信号伝
送線路２０３の配線幅を半導体チップ２０１と重なる領
域で狭くし、半導体チップ２０１と信号伝送線路２０３
との間に形成される容量に起因するインピーダンスの低
下を補償する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、超高速ＬＳＩを搭載するパッケージに適用
して有効な技術に関する。
関し、特に、超高速ＬＳＩを搭載するパッケージに適用
して有効な技術に関する。
【０００２】
【従来の技術】超高速ＬＳＩを形成した半導体チップを
搭載するためのパッケージを設計するに際しては、パッ
ケージ内部の信号伝送線路の特性インピーダンスを如何
にして整合させるかが重要な課題となる。これは、高周
波信号を伝送する際に信号伝送線路の特性インピーダン
スが不整合になると、信号の反射や波形歪などの伝送損
失が生じて良好な伝送特性が得られなくなるからであ
る。
搭載するためのパッケージを設計するに際しては、パッ
ケージ内部の信号伝送線路の特性インピーダンスを如何
にして整合させるかが重要な課題となる。これは、高周
波信号を伝送する際に信号伝送線路の特性インピーダン
スが不整合になると、信号の反射や波形歪などの伝送損
失が生じて良好な伝送特性が得られなくなるからであ
る。
【０００３】ところが、従来の超高速ＬＳＩパッケージ
は、パッケージ内部の信号伝送線路全体のインピーダン
ス整合について充分な配慮がなされておらず、伝送速度
が１０〔Gbit/s〕を超えるような超高速ＬＳＩを搭載す
るには不適当であった。
は、パッケージ内部の信号伝送線路全体のインピーダン
ス整合について充分な配慮がなされておらず、伝送速度
が１０〔Gbit/s〕を超えるような超高速ＬＳＩを搭載す
るには不適当であった。
【０００４】その対策として、信号伝送線路を形成した
パッケージ基板の主面上に半導体チップをフェイスダウ
ン方式で実装し、信号伝送線路の一端を半導体チップの
主面に形成した電極パッドの直下まで延在することによ
って、信号伝送線路と電極パッドとをバンプ電極を介し
て電気的に接続する実装方式が考えられる。この実装方
式によれば、信号伝送線路と半導体チップとを最短距離
で接続することができるので、信号伝送線路から半導体
チップの電極パッドに到るまでの伝送特性を良好に保存
することができる。
パッケージ基板の主面上に半導体チップをフェイスダウ
ン方式で実装し、信号伝送線路の一端を半導体チップの
主面に形成した電極パッドの直下まで延在することによ
って、信号伝送線路と電極パッドとをバンプ電極を介し
て電気的に接続する実装方式が考えられる。この実装方
式によれば、信号伝送線路と半導体チップとを最短距離
で接続することができるので、信号伝送線路から半導体
チップの電極パッドに到るまでの伝送特性を良好に保存
することができる。
【０００５】
【発明が解決しようとする課題】ところが、信号伝送線
路の一端を半導体チップの主面に形成した電極パッドの
直下まで延在したパッケージ基板上に半導体チップをフ
ェイスダウン方式で実装する前記の実装技術は、半導体
チップの内部に形成されたＧＮＤ配線とパッケージ基板
上の信号伝送線路との距離が非常に接近し、両者の間に
容量が形成されるため、これによって信号伝送線路のイ
ンピーダンスが低下してしまうことが本発明者の検討に
よって明らかとなった。
路の一端を半導体チップの主面に形成した電極パッドの
直下まで延在したパッケージ基板上に半導体チップをフ
ェイスダウン方式で実装する前記の実装技術は、半導体
チップの内部に形成されたＧＮＤ配線とパッケージ基板
上の信号伝送線路との距離が非常に接近し、両者の間に
容量が形成されるため、これによって信号伝送線路のイ
ンピーダンスが低下してしまうことが本発明者の検討に
よって明らかとなった。
【０００６】本発明の目的は、パッケージ内部の信号伝
送線路全体の特性インピーダンスを良好に整合させた超
高速ＬＳＩパッケージを提供することにある。
送線路全体の特性インピーダンスを良好に整合させた超
高速ＬＳＩパッケージを提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
とおりである。
発明のうち、代表的なものの概要を説明すれば、以下の
とおりである。
【０００９】(1).請求項１記載の発明は、伝送線路を形
成したパッケージ基板の主面上に半導体チップをフェイ
スダウン方式で実装し、前記伝送線路の一端を前記半導
体チップの主面に形成した電極パッドの直下まで延在す
ることによって、前記伝送線路の一端と前記電極パッド
とを前記電極パッド上に形成したバンプ電極を介して電
気的に接続したＬＳＩパッケージにおいて、前記半導体
チップと重なる領域の前記伝送線路の配線幅を他の領域
よりも狭くしたものである。
成したパッケージ基板の主面上に半導体チップをフェイ
スダウン方式で実装し、前記伝送線路の一端を前記半導
体チップの主面に形成した電極パッドの直下まで延在す
ることによって、前記伝送線路の一端と前記電極パッド
とを前記電極パッド上に形成したバンプ電極を介して電
気的に接続したＬＳＩパッケージにおいて、前記半導体
チップと重なる領域の前記伝送線路の配線幅を他の領域
よりも狭くしたものである。
【００１０】(2).請求項２記載の発明は、伝送線路を形
成したパッケージ基板の主面上に半導体チップをフェイ
スダウン方式で実装し、前記伝送線路の一端を前記半導
体チップの主面に形成した電極パッドの直下まで延在す
ることによって、前記伝送線路の一端と前記電極パッド
とを前記電極パッド上に形成したバンプ電極を介して電
気的に接続したＬＳＩパッケージにおいて、前記パッケ
ージ基板の伝送線路上に誘電体層を設けたものである。
成したパッケージ基板の主面上に半導体チップをフェイ
スダウン方式で実装し、前記伝送線路の一端を前記半導
体チップの主面に形成した電極パッドの直下まで延在す
ることによって、前記伝送線路の一端と前記電極パッド
とを前記電極パッド上に形成したバンプ電極を介して電
気的に接続したＬＳＩパッケージにおいて、前記パッケ
ージ基板の伝送線路上に誘電体層を設けたものである。
【００１１】
【作用】上記した手段(1) によれば、半導体チップと重
なる領域の伝送線路の配線幅を狭くすることにより、半
導体チップと信号伝送線路との間に形成される容量に起
因するインピーダンスの低下を補償することができる。
なる領域の伝送線路の配線幅を狭くすることにより、半
導体チップと信号伝送線路との間に形成される容量に起
因するインピーダンスの低下を補償することができる。
【００１２】上記した手段(2) によれば、パッケージ基
板の伝送線路上に誘電体層を設けることにより、半導体
チップと信号伝送線路との間に形成される容量に起因す
るインピーダンスの低下を補償することができる。
板の伝送線路上に誘電体層を設けることにより、半導体
チップと信号伝送線路との間に形成される容量に起因す
るインピーダンスの低下を補償することができる。
【００１３】
【実施例】以下、実施例により本発明を詳述する。
【００１４】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置の平面図、図２は同じく断面図で
ある。
る半導体集積回路装置の平面図、図２は同じく断面図で
ある。
【００１５】本実施例の半導体集積回路装置は、アルミ
ナ、窒化アルミニウムなどのセラミックで構成されたパ
ッケージ基板２０４の主面の中央部に半導体チップ２０
１をフェイスダウンボンディングした超高速ＬＳＩパッ
ケージである。半導体チップ２０１はＧａＡｓ基板、ま
たはＧａＡｓ基板をサファイアなどの絶縁基板上に張り
合わせたＳＯＩ基板で構成されている。この半導体チッ
プ２０１の主面には超高速論理ＬＳＩが形成されてい
る。
ナ、窒化アルミニウムなどのセラミックで構成されたパ
ッケージ基板２０４の主面の中央部に半導体チップ２０
１をフェイスダウンボンディングした超高速ＬＳＩパッ
ケージである。半導体チップ２０１はＧａＡｓ基板、ま
たはＧａＡｓ基板をサファイアなどの絶縁基板上に張り
合わせたＳＯＩ基板で構成されている。この半導体チッ
プ２０１の主面には超高速論理ＬＳＩが形成されてい
る。
【００１６】上記パッケージ基板２０４の主面には、所
定の伝送特性を有する複数の信号伝送線路２０３が半導
体チップ２０１の搭載領域を中心にして放射状に形成さ
れている。また、各信号伝送線路２０３の両側には、そ
れよりも幅の広いＧＮＤ導体２０６が形成されている。
すなわち、このパッケージ基板２０４は、その主面に信
号伝送線路２０３とＧＮＤ導体２０６とを交互に配置し
たコプレーナ構造を有している。
定の伝送特性を有する複数の信号伝送線路２０３が半導
体チップ２０１の搭載領域を中心にして放射状に形成さ
れている。また、各信号伝送線路２０３の両側には、そ
れよりも幅の広いＧＮＤ導体２０６が形成されている。
すなわち、このパッケージ基板２０４は、その主面に信
号伝送線路２０３とＧＮＤ導体２０６とを交互に配置し
たコプレーナ構造を有している。
【００１７】上記信号伝送線路２０３およびＧＮＤ導体
２０６のそれぞれの一端は、半導体チップ２０１の主面
の直下まで延在され、バンプ電極２０２を介して半導体
チップ２０１の電極パッド（図示せず）と電気的に接続
されている。また、信号伝送線路２０３およびＧＮＤ導
体２０６のそれぞれの他端は、パッケージ基板２０４の
外周部まで延在され、このＬＳＩパッケージを実装基板
に接続するための外部リード２０５と電気的に接続され
ている。
２０６のそれぞれの一端は、半導体チップ２０１の主面
の直下まで延在され、バンプ電極２０２を介して半導体
チップ２０１の電極パッド（図示せず）と電気的に接続
されている。また、信号伝送線路２０３およびＧＮＤ導
体２０６のそれぞれの他端は、パッケージ基板２０４の
外周部まで延在され、このＬＳＩパッケージを実装基板
に接続するための外部リード２０５と電気的に接続され
ている。
【００１８】上記パッケージ基板２０４は、セラミック
３層構造で構成され、その表面と裏面と各層間面とを含
めて合計４層の導体層が形成されている。表面の第１導
体層は、前述した信号伝送線路２０３およびＧＮＤ導体
２０６と電源導体２１７とからなる。また、第２導体層
はＧＮＤ導体２０７、第３導体層は電源導体２０８、裏
面の第４導体層はＧＮＤ導体２０９からなる。
３層構造で構成され、その表面と裏面と各層間面とを含
めて合計４層の導体層が形成されている。表面の第１導
体層は、前述した信号伝送線路２０３およびＧＮＤ導体
２０６と電源導体２１７とからなる。また、第２導体層
はＧＮＤ導体２０７、第３導体層は電源導体２０８、裏
面の第４導体層はＧＮＤ導体２０９からなる。
【００１９】上記第１〜第４導体層は、タングステンな
どの高融点金属からなり、第１導体層（信号伝送線路２
０３、ＧＮＤ導体２０６および電源導体２１７）の表面
には、下層から順にＮｉおよびＡｕのメッキが施されて
いる。また、第１導体層のＧＮＤ導体２０６、第２導体
層（ＧＮＤ導体２０７）および第４導体層（ＧＮＤ導体
２０９）は、スルーホール２１６を通じて互いに接続さ
れ、これによって接地電位の安定化が図られている。
どの高融点金属からなり、第１導体層（信号伝送線路２
０３、ＧＮＤ導体２０６および電源導体２１７）の表面
には、下層から順にＮｉおよびＡｕのメッキが施されて
いる。また、第１導体層のＧＮＤ導体２０６、第２導体
層（ＧＮＤ導体２０７）および第４導体層（ＧＮＤ導体
２０９）は、スルーホール２１６を通じて互いに接続さ
れ、これによって接地電位の安定化が図られている。
【００２０】上記第３導体層（電源導体２０８）は、ス
ルーホール２１６およびバンプ電極２０２を介して半導
体チップ２０１と電気的に接続され、かつスルーホール
２１６および第１導体層の電源導体２１７を介して外部
リード２０５と電気的に接続されている。この第３導体
層（電源導体２０８）は、第２導体層（ＧＮＤ導体２０
７）と第４導体層（ＧＮＤ導体２０９）とに挟まれてい
るので、それらとの間に容量が形成され、これによって
電源電位の安定化が図られている。
ルーホール２１６およびバンプ電極２０２を介して半導
体チップ２０１と電気的に接続され、かつスルーホール
２１６および第１導体層の電源導体２１７を介して外部
リード２０５と電気的に接続されている。この第３導体
層（電源導体２０８）は、第２導体層（ＧＮＤ導体２０
７）と第４導体層（ＧＮＤ導体２０９）とに挟まれてい
るので、それらとの間に容量が形成され、これによって
電源電位の安定化が図られている。
【００２１】上記パッケージ基板２０４の主面の外周部
には、四角枠状のダム２１０が設けられている。このダ
ム２１０は、前記パッケージ基板２０４と同種のセラミ
ック材料で構成され、その上面にはろう材２１１を介し
てキャップ２１２が接合されている。このキャップ２１
２は、例えばＡｕのメッキを施した４２アロイなどの金
属板で構成されている。また、ダム２１０の下面には、
ろう材２１３を介して前記外部リード２０５が接合され
ている。外部リード２０５は、例えば４２アロイやコバ
ールなどのＦｅ−Ｎｉ合金で構成されている。
には、四角枠状のダム２１０が設けられている。このダ
ム２１０は、前記パッケージ基板２０４と同種のセラミ
ック材料で構成され、その上面にはろう材２１１を介し
てキャップ２１２が接合されている。このキャップ２１
２は、例えばＡｕのメッキを施した４２アロイなどの金
属板で構成されている。また、ダム２１０の下面には、
ろう材２１３を介して前記外部リード２０５が接合され
ている。外部リード２０５は、例えば４２アロイやコバ
ールなどのＦｅ−Ｎｉ合金で構成されている。
【００２２】上記パッケージ基板２０４の裏面には、こ
れと略同一の外形寸法を有する金属ブロック２１４がろ
う材２１５を介して接合されている。金属ブロック２１
４は、例えば１０％のＣｕを含むＷ−Ｃｕ合金で構成さ
れ、ＧＮＤ電位の安定化、パッケージ基板２０４の補強
およびヒートシンクとしての役割を兼ねている。
れと略同一の外形寸法を有する金属ブロック２１４がろ
う材２１５を介して接合されている。金属ブロック２１
４は、例えば１０％のＣｕを含むＷ−Ｃｕ合金で構成さ
れ、ＧＮＤ電位の安定化、パッケージ基板２０４の補強
およびヒートシンクとしての役割を兼ねている。
【００２３】図３は、上記信号伝送線路２０３およびＧ
ＮＤ導体２０６と半導体チップ２０１とが重なる領域の
拡大平面図、図４は、図３のVI−VI線における断面図で
ある。
ＮＤ導体２０６と半導体チップ２０１とが重なる領域の
拡大平面図、図４は、図３のVI−VI線における断面図で
ある。
【００２４】図３に示すように、上記パッケージ基板２
０４上に形成された信号伝送線路２０３は、半導体チッ
プ２０１と重なる領域の配線幅（Ｗ2)を他の領域の配線
幅（Ｗ1)よりも狭くし、これによって半導体チップ２０
１の内部に形成されたＧＮＤ配線と信号伝送線路２０４
との間に形成される容量に起因するインピーダンスの低
下を補償する構造になっている。
０４上に形成された信号伝送線路２０３は、半導体チッ
プ２０１と重なる領域の配線幅（Ｗ2)を他の領域の配線
幅（Ｗ1)よりも狭くし、これによって半導体チップ２０
１の内部に形成されたＧＮＤ配線と信号伝送線路２０４
との間に形成される容量に起因するインピーダンスの低
下を補償する構造になっている。
【００２５】例えば図５において、信号伝送線路２０３
の配線幅（Ｗ) ＝0.２mm、隣接するＧＮＤ導体２０６と
の間のギャップ（ｂ）＝0.２mm、パッケージ基板２０４
の厚さ（ｔ1)＝0.２mm、パッケージ基板２０４を構成す
るセラミック材料の誘電率＝１０、信号伝送線路２０３
上のエアギャップ＝∞とした場合、信号伝送線路２０３
のインピーダンスは、約５０Ωとなる。
の配線幅（Ｗ) ＝0.２mm、隣接するＧＮＤ導体２０６と
の間のギャップ（ｂ）＝0.２mm、パッケージ基板２０４
の厚さ（ｔ1)＝0.２mm、パッケージ基板２０４を構成す
るセラミック材料の誘電率＝１０、信号伝送線路２０３
上のエアギャップ＝∞とした場合、信号伝送線路２０３
のインピーダンスは、約５０Ωとなる。
【００２６】ところが、パッケージ基板２０４上に半導
体チップ２０１をフェイスダウンボンディングすると、
半導体チップ２０１内のＧＮＤ配線２２０と信号伝送線
路２０３との間に形成される容量のために、エアギャッ
プ（ａ1)＝0.２mmのときのインピーダンスは、約３５Ω
まで低下してしまう。このとき、本実施例のように、半
導体チップ２０１と重なる領域の配線幅（Ｗ2)を0.１５
mmと狭くすることにより、信号伝送線路２０３のインピ
ーダンスを約５０Ωにすることができる。
体チップ２０１をフェイスダウンボンディングすると、
半導体チップ２０１内のＧＮＤ配線２２０と信号伝送線
路２０３との間に形成される容量のために、エアギャッ
プ（ａ1)＝0.２mmのときのインピーダンスは、約３５Ω
まで低下してしまう。このとき、本実施例のように、半
導体チップ２０１と重なる領域の配線幅（Ｗ2)を0.１５
mmと狭くすることにより、信号伝送線路２０３のインピ
ーダンスを約５０Ωにすることができる。
【００２７】（実施例２）図６に示すように、本実施例
の超高速ＬＳＩパッケージは、信号伝送線路２０３を形
成したパッケージ基板２０４上に誘電体層２２１を重ね
ることによって、半導体チップ２０１内のＧＮＤ配線と
信号伝送線路２０３との間に形成される容量に起因する
インピーダンスの低下を補償する構造になっている。こ
の誘電体層２２１は、例えば配線層を有しないセラミッ
ク基板からなる。
の超高速ＬＳＩパッケージは、信号伝送線路２０３を形
成したパッケージ基板２０４上に誘電体層２２１を重ね
ることによって、半導体チップ２０１内のＧＮＤ配線と
信号伝送線路２０３との間に形成される容量に起因する
インピーダンスの低下を補償する構造になっている。こ
の誘電体層２２１は、例えば配線層を有しないセラミッ
ク基板からなる。
【００２８】例えば図７において、信号伝送線路２０３
の配線幅（Ｗ）＝0.１５mm、ＧＮＤ導体２０６との間の
ギャップ（ｂ）＝0.３７５mm、信号伝送線路２０３下の
パッケージ基板２０４の厚さ（ｔ1)＝0.３mm、信号伝送
線路２０３上の誘電体層２２１の厚さ（ｔ2)＝0.１５m
m、パッケージ基板２０４および誘電体層２２１を構成
するセラミック材料の誘電率＝１０、信号伝送線路２０
３上のエアギャップ＝∞とした場合、信号伝送線路２０
３のインピーダンスは、約５０Ωとなる。
の配線幅（Ｗ）＝0.１５mm、ＧＮＤ導体２０６との間の
ギャップ（ｂ）＝0.３７５mm、信号伝送線路２０３下の
パッケージ基板２０４の厚さ（ｔ1)＝0.３mm、信号伝送
線路２０３上の誘電体層２２１の厚さ（ｔ2)＝0.１５m
m、パッケージ基板２０４および誘電体層２２１を構成
するセラミック材料の誘電率＝１０、信号伝送線路２０
３上のエアギャップ＝∞とした場合、信号伝送線路２０
３のインピーダンスは、約５０Ωとなる。
【００２９】これに対し、上記パッケージ基板２０４上
にエアギャップ（ａ2)＝0.１mmで半導体チップ２０１を
フェイスダウンボンディングした場合、信号伝送線路２
０３のインピーダンスは約４５Ωであり、半導体チップ
２０１内のＧＮＤ配線の影響は僅かである。
にエアギャップ（ａ2)＝0.１mmで半導体チップ２０１を
フェイスダウンボンディングした場合、信号伝送線路２
０３のインピーダンスは約４５Ωであり、半導体チップ
２０１内のＧＮＤ配線の影響は僅かである。
【００３０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３２】本発明によれば、半導体チップ内のＧＮＤ
配線と信号伝送線路との間に形成される容量に起因する
インピーダンスの低下を補償できるので、パッケージ内
の信号伝送線路全体の特性インピーダンスを良好に整合
させることができる。
配線と信号伝送線路との間に形成される容量に起因する
インピーダンスの低下を補償できるので、パッケージ内
の信号伝送線路全体の特性インピーダンスを良好に整合
させることができる。
【００３３】また、本発明によれば、半導体チップ内の
ＧＮＤ配線の影響を考慮することなく信号伝送線路の設
計を行うことができるので、超高速ＬＳＩを搭載するパ
ッケージの設計が容易になる。
ＧＮＤ配線の影響を考慮することなく信号伝送線路の設
計を行うことができるので、超高速ＬＳＩを搭載するパ
ッケージの設計が容易になる。
【図１】本発明の一実施例である半導体集積回路装置を
示す平面図である。
示す平面図である。
【図２】本発明の一実施例である半導体集積回路装置を
示す断面図である。
示す断面図である。
【図３】図１に示す半導体集積回路装置の拡大平面図で
ある。
ある。
【図４】図３のIV−IV線における断面図である。
【図５】図１に示す半導体集積回路装置の拡大断面図で
ある。
ある。
【図６】本発明の他の実施例である半導体集積回路装置
を示す拡大断面図である。
を示す拡大断面図である。
【図７】本発明の他の実施例である半導体集積回路装置
を示す拡大断面図である。
を示す拡大断面図である。
２０１ 半導体チップ ２０２ バンプ電極 ２０３ 信号伝送線路 ２０４ パッケージ基板 ２０５ 外部リード ２０６ ＧＮＤ導体 ２０７ ＧＮＤ導体 ２０８ 電源導体 ２０９ ＧＮＤ導体 ２１０ ダム ２１１ ろう材 ２１２ キャップ ２１３ ろう材 ２１４ 金属ブロック ２１５ ろう材 ２１６ スルーホール ２１７ 電源導体 ２１８ 電極パッド ２２０ ＧＮＤ配線 ２２１ 誘電体層
Claims (2)
- 【請求項１】 所定の特性を有する伝送線路を形成した
パッケージ基板の主面上に半導体チップをフェイスダウ
ン方式で実装し、前記伝送線路の一端を前記半導体チッ
プの主面に形成した電極パッドの直下まで延在すること
によって、前記伝送線路の一端と前記電極パッドとを前
記電極パッド上に形成したバンプ電極を介して電気的に
接続した半導体集積回路装置であって、前記半導体チッ
プと重なる領域の前記伝送線路の配線幅を他の領域より
も狭くしたことを特徴とする半導体集積回路装置。 - 【請求項２】 所定の特性を有する伝送線路を形成した
パッケージ基板の主面上に半導体チップをフェイスダウ
ン方式で実装し、前記伝送線路の一端を前記半導体チッ
プの主面に形成した電極パッドの直下まで延在すること
によって、前記伝送線路の一端と前記電極パッドとを前
記電極パッド上に形成したバンプ電極を介して電気的に
接続した半導体集積回路装置であって、前記パッケージ
基板の伝送線路上に誘電体層を設けたことを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29323993A JP3357435B2 (ja) | 1993-11-24 | 1993-11-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29323993A JP3357435B2 (ja) | 1993-11-24 | 1993-11-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147352A true JPH07147352A (ja) | 1995-06-06 |
| JP3357435B2 JP3357435B2 (ja) | 2002-12-16 |
Family
ID=17792241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29323993A Expired - Lifetime JP3357435B2 (ja) | 1993-11-24 | 1993-11-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3357435B2 (ja) |
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- 1993-11-24 JP JP29323993A patent/JP3357435B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3357435B2 (ja) | 2002-12-16 |
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