JP2605502B2 - パッケージ - Google Patents
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- JP2605502B2 JP2605502B2 JP3107857A JP10785791A JP2605502B2 JP 2605502 B2 JP2605502 B2 JP 2605502B2 JP 3107857 A JP3107857 A JP 3107857A JP 10785791 A JP10785791 A JP 10785791A JP 2605502 B2 JP2605502 B2 JP 2605502B2
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Description
【０００１】
【産業上の利用分野】本発明は、高速に、あるいは高周
波帯で動作する半導体装置を実装するパッケージに関す
るものである。
波帯で動作する半導体装置を実装するパッケージに関す
るものである。
【０００２】
【従来の技術】図６（ａ）〜（ｃ）は従来のパッケージ
の一例を示す図で、図６（ａ）は一部を破断した平面
図、図６（ｂ）は、図６（ａ）の要部のＡーＡ線による
断面図、図６（ｃ）は、図６（ａ）の底面図である。ま
た、図７はパッケージの要部を拡大して示した斜視図で
ある。図６において、１はセラミックなどからなるパッ
ケージ基板、２はセラミックあるいは表面をメタライズ
したセラミックなどからなるパッケージ側壁であり、パ
ッケージ基板１の表面上に装着されている。パッケージ
側壁２のパッケージ基板１に接しない上端面は、金など
の金属やコバールなどの合金からなるフタ３により封止
されている。４は前記パッケージ基板１の表面にメタラ
イズ５を施したダイボンディング領域、６はセラミック
などからなる誘電体基板であり、この誘電体基板６の表
面上に金属薄膜からなる内部高周波伝送線路７が形成さ
れ、ダイボンディング領域４，誘電体基板６，内部高周
波伝送線路７はパッケージ基板１とパッケージ側壁２と
フタ３により囲まれたキャビティ内に構成されている。
また、パッケージ基板１の底面部に、接地金属薄膜８と
信号線金属薄膜９が形成され、これらにより外部コプレ
ーナ線路１０を構成し、その信号線金属薄膜９は金属か
らなるバイアホール１１により内部高周波伝送線路７と
電気的に接続した構造となっている。
の一例を示す図で、図６（ａ）は一部を破断した平面
図、図６（ｂ）は、図６（ａ）の要部のＡーＡ線による
断面図、図６（ｃ）は、図６（ａ）の底面図である。ま
た、図７はパッケージの要部を拡大して示した斜視図で
ある。図６において、１はセラミックなどからなるパッ
ケージ基板、２はセラミックあるいは表面をメタライズ
したセラミックなどからなるパッケージ側壁であり、パ
ッケージ基板１の表面上に装着されている。パッケージ
側壁２のパッケージ基板１に接しない上端面は、金など
の金属やコバールなどの合金からなるフタ３により封止
されている。４は前記パッケージ基板１の表面にメタラ
イズ５を施したダイボンディング領域、６はセラミック
などからなる誘電体基板であり、この誘電体基板６の表
面上に金属薄膜からなる内部高周波伝送線路７が形成さ
れ、ダイボンディング領域４，誘電体基板６，内部高周
波伝送線路７はパッケージ基板１とパッケージ側壁２と
フタ３により囲まれたキャビティ内に構成されている。
また、パッケージ基板１の底面部に、接地金属薄膜８と
信号線金属薄膜９が形成され、これらにより外部コプレ
ーナ線路１０を構成し、その信号線金属薄膜９は金属か
らなるバイアホール１１により内部高周波伝送線路７と
電気的に接続した構造となっている。
【０００３】次に、動作を図８を参照して説明する。図
８（ａ），（ｂ）は、図６のパッケージに半導体集積回
路チップを実装した状態の一例を示す図で、図８（ａ）
はパッケージ内部を一部破断して示した平面図であり、
図８（ｂ）は、図８（ａ）のＡーＡ線による断面図であ
る。図８において、例えばガリウム砒素（ＧａＡｓ）や
シリコン（Ｓｉ）などの半導体基板の表面上にトランジ
スタ，抵抗，キャパシタ，インダクタなどを用いて所定
の機能を実現した半導体集積回路チップ（以下、ＩＣチ
ップと略す）１２をメタライズ５の表面上のダイボンデ
ィング領域４に金・スズ（ＡｕＳｎ）などのはんだを用
いてダイボンドし、ＩＣチップ１２の表面上にあって、
電気信号を入出力するためのパッド１３と誘電体基板６
上の内部高周波伝送線路７を、例えば金ワイヤ１４など
により接続している。そして、外部コプレーナ線路１０
より入力された高周波信号（以下、ＲＦ信号と略す）
は、バイアホール１１を通して内部高周波伝送線路７に
コプレーナ伝搬モードからマイクロストリップ伝搬モー
ドに変換されて伝送される。さらに、このＲＦ信号は金
ワイヤ１４を介してパッド１３に伝送されてパッケージ
外部よりＩＣチップ１２とＲＦ信号を授受することとな
る。
８（ａ），（ｂ）は、図６のパッケージに半導体集積回
路チップを実装した状態の一例を示す図で、図８（ａ）
はパッケージ内部を一部破断して示した平面図であり、
図８（ｂ）は、図８（ａ）のＡーＡ線による断面図であ
る。図８において、例えばガリウム砒素（ＧａＡｓ）や
シリコン（Ｓｉ）などの半導体基板の表面上にトランジ
スタ，抵抗，キャパシタ，インダクタなどを用いて所定
の機能を実現した半導体集積回路チップ（以下、ＩＣチ
ップと略す）１２をメタライズ５の表面上のダイボンデ
ィング領域４に金・スズ（ＡｕＳｎ）などのはんだを用
いてダイボンドし、ＩＣチップ１２の表面上にあって、
電気信号を入出力するためのパッド１３と誘電体基板６
上の内部高周波伝送線路７を、例えば金ワイヤ１４など
により接続している。そして、外部コプレーナ線路１０
より入力された高周波信号（以下、ＲＦ信号と略す）
は、バイアホール１１を通して内部高周波伝送線路７に
コプレーナ伝搬モードからマイクロストリップ伝搬モー
ドに変換されて伝送される。さらに、このＲＦ信号は金
ワイヤ１４を介してパッド１３に伝送されてパッケージ
外部よりＩＣチップ１２とＲＦ信号を授受することとな
る。
【０００４】
【発明が解決しようとする課題】従来のパッケージは以
上のように構成されているので、メタライズ５と内部高
周波伝送線路７よりなるマイクロストリップ線路上を介
し、ＲＦ信号がＩＣチップ１２のマイクロストリップ線
路１５に伝送される。マイクロストリップ線路１５の線
路幅が通常７０〜１１０μｍであるのに比較し、パッケ
ージの内部高周波伝送線路７の線路幅が約３００〜５０
０μｍと太いため、金ワイヤ１４による接続部において
高周波的な不整合を生じ、損失が増大し、定在波比（以
下、ＶＳＷＲと略す）が劣化するという問題点があっ
た。
上のように構成されているので、メタライズ５と内部高
周波伝送線路７よりなるマイクロストリップ線路上を介
し、ＲＦ信号がＩＣチップ１２のマイクロストリップ線
路１５に伝送される。マイクロストリップ線路１５の線
路幅が通常７０〜１１０μｍであるのに比較し、パッケ
ージの内部高周波伝送線路７の線路幅が約３００〜５０
０μｍと太いため、金ワイヤ１４による接続部において
高周波的な不整合を生じ、損失が増大し、定在波比（以
下、ＶＳＷＲと略す）が劣化するという問題点があっ
た。
【０００５】また、一辺に複数のＲＦ信号入出力用のパ
ッドを有するＩＣチップ（以下、多ポートＩＣチップと
称す）を実装する場合、複数の内部高周波伝送線路７を
伝送されるＲＦ信号が相互に電磁界的な結合を発生し、
ＲＦ信号ポート間のアイソレーションが低下するととも
に、集積化の点で不利であるという問題点があった。
ッドを有するＩＣチップ（以下、多ポートＩＣチップと
称す）を実装する場合、複数の内部高周波伝送線路７を
伝送されるＲＦ信号が相互に電磁界的な結合を発生し、
ＲＦ信号ポート間のアイソレーションが低下するととも
に、集積化の点で不利であるという問題点があった。
【０００６】本発明は、上記のような問題点を解消する
ためになされたもので、高周波的な不整合を抑止し、低
損失、かつ低ＶＳＷＲのパッケージを実現するととも
に、多ポートＩＣチップなどの実装時に各ポート間のア
イソレーションを高めることができ、集積化の上でも有
利なパッケージを得ることを目的とする。
ためになされたもので、高周波的な不整合を抑止し、低
損失、かつ低ＶＳＷＲのパッケージを実現するととも
に、多ポートＩＣチップなどの実装時に各ポート間のア
イソレーションを高めることができ、集積化の上でも有
利なパッケージを得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る請求項１に
記載のパッケージは、キャビティ内に複数の金属薄膜か
らなる内部高周波伝送線路をコプレーナ線路として構成
したものである。
記載のパッケージは、キャビティ内に複数の金属薄膜か
らなる内部高周波伝送線路をコプレーナ線路として構成
したものである。
【０００８】また、外部コプレーナ線路の接地金属と、
コプレーナ線路となる内部高周波伝送線路の接地金属を
それぞれ金属からなる複数のバイアホールにより接続し
たものである。
コプレーナ線路となる内部高周波伝送線路の接地金属を
それぞれ金属からなる複数のバイアホールにより接続し
たものである。
【０００９】また、請求項２に記載のパッケージは、外
部コプレーナ線路と内部高周波伝送線路を同軸構造のバ
イアホールにより接続したものである。
部コプレーナ線路と内部高周波伝送線路を同軸構造のバ
イアホールにより接続したものである。
【００１０】さらに、請求項３に記載のパッケージは、
ダイボンディング領域に面する一辺につき少なくとも２
対のコプレーナ線路を有する構造としたものである。
ダイボンディング領域に面する一辺につき少なくとも２
対のコプレーナ線路を有する構造としたものである。
【００１１】
【作用】本発明に係る請求項１に記載の発明において
は、内部高周波伝送線路をコプレーナ線路として構成し
たので、その信号線と接地金属との間隔を適切に選択す
ることにより、信号線の線路幅をＩＣチップ上のマイク
ロストリップ線路の線路幅と適合させることが可能とな
り、損失を低く抑え、ＶＳＷＲも下げることができる。
は、内部高周波伝送線路をコプレーナ線路として構成し
たので、その信号線と接地金属との間隔を適切に選択す
ることにより、信号線の線路幅をＩＣチップ上のマイク
ロストリップ線路の線路幅と適合させることが可能とな
り、損失を低く抑え、ＶＳＷＲも下げることができる。
【００１２】また、本発明の請求項２に記載の発明にお
いては、外部コプレーナ線路と内部高周波伝送線路を複
数のバイアホールや同軸構造のバイアホールにより接続
したので、高周波的な不整合も少なく、かつアイソレー
ションを高めることが可能である。
いては、外部コプレーナ線路と内部高周波伝送線路を複
数のバイアホールや同軸構造のバイアホールにより接続
したので、高周波的な不整合も少なく、かつアイソレー
ションを高めることが可能である。
【００１３】さらに、本発明の請求項３に記載の発明に
おいては、内部高周波伝送線路として一辺につき少なく
とも２対のコプレーナ線路を有するので、多ポートＩＣ
チップを実装する場合でもＲＦ信号ポート間の電磁界的
な結合を抑制し、アイソレーションを向上させることが
可能であるとともに、パッケージ内の高集積化を図るこ
とも可能となる。
おいては、内部高周波伝送線路として一辺につき少なく
とも２対のコプレーナ線路を有するので、多ポートＩＣ
チップを実装する場合でもＲＦ信号ポート間の電磁界的
な結合を抑制し、アイソレーションを向上させることが
可能であるとともに、パッケージ内の高集積化を図るこ
とも可能となる。
【００１４】
【実施例】以下、本発明の実施例を図について説明す
る。図１（ａ）〜（ｃ）は本発明の第１の実施例である
パッケージを示す図で、図１（ａ）はパッケージの内部
および外部を示す一部を破断した平面図、図１（ｂ）
は、図１（ａ）のＡーＡ線による断面図、図１（ｃ）
は、図１（ａ）の底面図である。また、図２は、図１
（ａ）の要部を拡大して示した部分斜視図である。図１
において、１ないし６および８ないし１１は図６，図７
の従来例と同一または相当部分を示す。誘電体基板６の
表面上に金属薄膜からなるパッケージ内部の接地金属薄
膜１８と、所定の線路幅および接地金属薄膜１８と、所
定の線路幅および接地金属薄膜１８との所定間隔を有す
る金属薄膜からなる内部信号線金属薄膜１９が形成され
ている。これら接地金属薄膜１８と内部信号線金属薄膜
１９により高周波伝送線路として動作する内部コプレー
ナ線路２０を構成している。また、内部コプレーナ線路
２０の接地金属薄膜１８は、金属からなる複数のバイア
ホール１１により外部コプレーナ線路１０の接地金属薄
膜８と電気的に接続している（図２参照）。
る。図１（ａ）〜（ｃ）は本発明の第１の実施例である
パッケージを示す図で、図１（ａ）はパッケージの内部
および外部を示す一部を破断した平面図、図１（ｂ）
は、図１（ａ）のＡーＡ線による断面図、図１（ｃ）
は、図１（ａ）の底面図である。また、図２は、図１
（ａ）の要部を拡大して示した部分斜視図である。図１
において、１ないし６および８ないし１１は図６，図７
の従来例と同一または相当部分を示す。誘電体基板６の
表面上に金属薄膜からなるパッケージ内部の接地金属薄
膜１８と、所定の線路幅および接地金属薄膜１８と、所
定の線路幅および接地金属薄膜１８との所定間隔を有す
る金属薄膜からなる内部信号線金属薄膜１９が形成され
ている。これら接地金属薄膜１８と内部信号線金属薄膜
１９により高周波伝送線路として動作する内部コプレー
ナ線路２０を構成している。また、内部コプレーナ線路
２０の接地金属薄膜１８は、金属からなる複数のバイア
ホール１１により外部コプレーナ線路１０の接地金属薄
膜８と電気的に接続している（図２参照）。
【００１５】図３（ａ）〜（ｃ）は本発明の第２の実施
例であるパッケージを示す図で、図３（ａ）はパッケー
ジの内部および外部を示す一部を破断した平面図、図３
（ｂ）は、図３（ａ）のＡーＡ線による断面図、図３
（ｃ）は、図３（ａ）の底面図である。また、図４は、
図３（ａ）の要部を拡大して示した斜視図である。図３
において、１ないし６，８ないし１０および１８ないし
２０はそれぞれ図１の実施例と同一または相当部分を示
し、２１ａは前記内部信号線金属薄膜１９と信号線金属
薄膜９の間を誘電体基板６を貫通して電気的に接続する
信号線バイアホールであり、２１ｂはパッケージキャビ
ティ内の接地金属薄膜１８と外部コプレーナ線路１０の
接地金属薄膜８を接続する接地線バイアホールである。
前記信号線バイアホール２１ａおよび接地線バイアホー
ル２１ｂにより同軸線路２１を構成している。この同軸
線路２１は、高周波伝送線路の一形態をなし、外部コプ
レーナ線路１０と内部コプレーナ線路２０との間にあ
り、ＲＦ信号の授受を不整合を少なく低損失、かつ低Ｖ
ＳＷＲで行う。
例であるパッケージを示す図で、図３（ａ）はパッケー
ジの内部および外部を示す一部を破断した平面図、図３
（ｂ）は、図３（ａ）のＡーＡ線による断面図、図３
（ｃ）は、図３（ａ）の底面図である。また、図４は、
図３（ａ）の要部を拡大して示した斜視図である。図３
において、１ないし６，８ないし１０および１８ないし
２０はそれぞれ図１の実施例と同一または相当部分を示
し、２１ａは前記内部信号線金属薄膜１９と信号線金属
薄膜９の間を誘電体基板６を貫通して電気的に接続する
信号線バイアホールであり、２１ｂはパッケージキャビ
ティ内の接地金属薄膜１８と外部コプレーナ線路１０の
接地金属薄膜８を接続する接地線バイアホールである。
前記信号線バイアホール２１ａおよび接地線バイアホー
ル２１ｂにより同軸線路２１を構成している。この同軸
線路２１は、高周波伝送線路の一形態をなし、外部コプ
レーナ線路１０と内部コプレーナ線路２０との間にあ
り、ＲＦ信号の授受を不整合を少なく低損失、かつ低Ｖ
ＳＷＲで行う。
【００１６】次に、上記図１または図３（ここでは図
１）のパッケージにＩＣチップ１２を実装した場合の動
作について図５（ａ），（ｂ）を参照して説明する。図
５（ａ）は本発明の第１の実施例のパッケージにＩＣチ
ップ１２を実装した状態のパッケージ内部および外部を
示す平面図であり、図５（ｂ）は、図５（ａ）のＡーＡ
線による断面図である。例えば、ＧａＡｓやＳｉなどの
半導体基板の表面上に所定の機能を実現したＩＣチップ
１２をダイボンディング領域４にＡｕＳｎなどのはんだ
や導電性樹脂などを用いてダイボンドし、ＩＣチップ１
２の表面上にあり、電気信号を入出力するためのパッド
１３と内部信号線金属薄膜１９を金ワイヤ１４などによ
り接続している。外部コプレーナ線路１０より入力され
たＲＦ信号は、バイアホール１１を通して内部コプレー
ナ線路２０にコプレーナ伝搬モードとして伝送される。
さらに、このＲＦ信号は金ワイヤ１４を介してパッド１
３に伝送されて、パッケージ外部よりＩＣチップ１２と
ＲＦ信号を授受する。内部コプレーナ線路２０をＲＦ信
号が伝送されるので、ＲＦ信号の電磁界が内部信号線金
属薄膜１９と接地金属薄膜１８間に集中した状態となっ
ている。
１）のパッケージにＩＣチップ１２を実装した場合の動
作について図５（ａ），（ｂ）を参照して説明する。図
５（ａ）は本発明の第１の実施例のパッケージにＩＣチ
ップ１２を実装した状態のパッケージ内部および外部を
示す平面図であり、図５（ｂ）は、図５（ａ）のＡーＡ
線による断面図である。例えば、ＧａＡｓやＳｉなどの
半導体基板の表面上に所定の機能を実現したＩＣチップ
１２をダイボンディング領域４にＡｕＳｎなどのはんだ
や導電性樹脂などを用いてダイボンドし、ＩＣチップ１
２の表面上にあり、電気信号を入出力するためのパッド
１３と内部信号線金属薄膜１９を金ワイヤ１４などによ
り接続している。外部コプレーナ線路１０より入力され
たＲＦ信号は、バイアホール１１を通して内部コプレー
ナ線路２０にコプレーナ伝搬モードとして伝送される。
さらに、このＲＦ信号は金ワイヤ１４を介してパッド１
３に伝送されて、パッケージ外部よりＩＣチップ１２と
ＲＦ信号を授受する。内部コプレーナ線路２０をＲＦ信
号が伝送されるので、ＲＦ信号の電磁界が内部信号線金
属薄膜１９と接地金属薄膜１８間に集中した状態となっ
ている。
【００１７】なお、上記実施例においては、接地金属薄
膜（８および１８）間の接続を同軸線路構造もしくは一
対のＲＦポートにつき４本のバイアホールを用いる場合
について示したが、５本以上のバイアホールを持つ構造
としてもよい。また、ダイボンディング領域に面する一
辺につき２対の内部コプレーナ線路を有する場合につい
て述べたが、多ポートＩＣに対応させて、３対以上の内
部コプレーナ線路を配設する構造としても同様の効果が
得られる。さらに、一辺につき２対のＲＦ信号を入出力
する内部コプレーナ線路を有するだけでなく、一辺にＲ
Ｆ信号を入出力する内部コプレーナ線路と、直流バイア
スをＩＣチップに印加するなどのポートを混在させる構
造としてもよい。また、ＩＣチップとして高周波領域で
動作しＲＦ信号を入出力する場合について述べたが、高
速動作するディジタルＩＣチップを実装する場合にも同
様の効果を奏することはいうまでもない。
膜（８および１８）間の接続を同軸線路構造もしくは一
対のＲＦポートにつき４本のバイアホールを用いる場合
について示したが、５本以上のバイアホールを持つ構造
としてもよい。また、ダイボンディング領域に面する一
辺につき２対の内部コプレーナ線路を有する場合につい
て述べたが、多ポートＩＣに対応させて、３対以上の内
部コプレーナ線路を配設する構造としても同様の効果が
得られる。さらに、一辺につき２対のＲＦ信号を入出力
する内部コプレーナ線路を有するだけでなく、一辺にＲ
Ｆ信号を入出力する内部コプレーナ線路と、直流バイア
スをＩＣチップに印加するなどのポートを混在させる構
造としてもよい。また、ＩＣチップとして高周波領域で
動作しＲＦ信号を入出力する場合について述べたが、高
速動作するディジタルＩＣチップを実装する場合にも同
様の効果を奏することはいうまでもない。
【００１８】
【発明の効果】以上説明したように、請求項１に記載の
発明によれば、パッケージのキャビティ内の内部高周波
伝送線路をコプレーナ線路で構成したので、その信号線
の線路幅をＩＣチップ上のマイクロストリップ線路の線
路幅と適合させることが可能となり、損失を低く抑え、
ＶＳＷＲも下げることができる。
発明によれば、パッケージのキャビティ内の内部高周波
伝送線路をコプレーナ線路で構成したので、その信号線
の線路幅をＩＣチップ上のマイクロストリップ線路の線
路幅と適合させることが可能となり、損失を低く抑え、
ＶＳＷＲも下げることができる。
【００１９】また、請求項２に記載の発明によれば、外
部コプレーナ線路と内部コプレーナ線路を複数のバイア
ホールや同軸構造のバイアホールで接続する構造とした
ので、高周波的な不整合も少なく、かつアイソレーショ
ンを高めることが可能となる。
部コプレーナ線路と内部コプレーナ線路を複数のバイア
ホールや同軸構造のバイアホールで接続する構造とした
ので、高周波的な不整合も少なく、かつアイソレーショ
ンを高めることが可能となる。
【００２０】さらに、請求項３に記載の発明によれば、
内部高周波伝送線路として、一辺につき２対以上のコプ
レーナ線路を配設したので、多ポートＩＣチップを実装
する場合でも、各ＲＦ信号ポートを伝送するＲＦ信号の
電磁界が、対応する内部コプレーナ線路に集中して伝搬
され、他のポートへの漏洩，結合を抑制し、高いアイソ
レーションを有するとともに、集積化を高めることが可
能となるという効果がある。
内部高周波伝送線路として、一辺につき２対以上のコプ
レーナ線路を配設したので、多ポートＩＣチップを実装
する場合でも、各ＲＦ信号ポートを伝送するＲＦ信号の
電磁界が、対応する内部コプレーナ線路に集中して伝搬
され、他のポートへの漏洩，結合を抑制し、高いアイソ
レーションを有するとともに、集積化を高めることが可
能となるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるパッケージの内部
および外部の構成を示す図である。
および外部の構成を示す図である。
【図２】図１の要部を拡大して示した部分斜視図であ
る。
る。
【図３】本発明の第２の実施例によるパッケージの内部
および外部の構成を示す図である。
および外部の構成を示す図である。
【図４】図３の要部を拡大して示した部分斜視図であ
る。
る。
【図５】図１の第１の実施例のパッケージにＩＣチップ
を実装した状態を示す内部および外部の構成を示す図で
ある。
を実装した状態を示す内部および外部の構成を示す図で
ある。
【図６】従来のパッケージの内部および外部の構成を示
す図である。
す図である。
【図７】図６の要部を拡大して示した部分斜視図であ
る。
る。
【図８】従来のパッケージにＩＣチップを実装した状態
の内部および外部の構成を示す図である。
の内部および外部の構成を示す図である。
１ パッケージ基板 ２ パッケージ側壁 ３ フタ ４ ダイボンディング領域 ５ メタライズ ６ 誘電体基板 ７ 内部高周波伝送線路 ８ 接地金属薄膜 ９ 信号線金属薄膜 １０ 外部コプレーナ線路 １１ バイアホール １２ 半導体集積回路チップ １３ パッド １４ 金ワイヤ １５ マイクロストリップ線路 １８ 接地金属薄膜 １９ 内部信号線金属薄膜 ２０ 内部コプレーナ線路 ２１ 同軸線路 ２１ａ 信号線バイアホール ２１ｂ 接地線バイアホール
Claims (3)
- 【請求項１】パッケージ基板と、このパッケージ基板上
に装着されたパッケージ側壁と、前記パッケージ側壁に
より囲まれて形成されたキャビティを封止するフタと、
前記キャビティ内に設けられた半導体集積回路チップを
実装するダイボンディング領域と、前記キャビティ内に
設けられた誘電体基板の表面上に金属薄膜からなる内部
高周波伝送線路を有し、前記パッケージ基板の底面部に
金属薄膜により形成したリード端子をなす外部コプレー
ナ線路と、前記内部高周波伝送線路と前記外部コプレー
ナ線路を電気的に接続する金属からなるバイアホールと
から構成されたパッケージにおいて、前記キャビティ内
に形成される前記内部高周波伝送線路を、コプレーナ線
路で構成し、前記内部高周波伝送線路と外部コプレーナ
線路のそれぞれの接地金属間を金属からなる複数のバイ
アホールにより接続したことを特徴とするパッケージ。 - 【請求項２】請求項１に記載のパッケージにおいて、内
部高周波伝送線路と外部コプレーナ線路を同軸構造のバ
イアホールにより接続したことを特徴とするパッケー
ジ。 - 【請求項３】請求項１に記載のパッケージにおいて、前
記ダイボンディング領域に面する一辺について２対以上
のコプレーナ線路を有することを特徴とするパッケー
ジ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107857A JP2605502B2 (ja) | 1991-05-14 | 1991-05-14 | パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107857A JP2605502B2 (ja) | 1991-05-14 | 1991-05-14 | パッケージ |
Publications (2)
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