JPH11195730A - 半導体装置 - Google Patents
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- JPH11195730A JPH11195730A JP10105198A JP10105198A JPH11195730A JP H11195730 A JPH11195730 A JP H11195730A JP 10105198 A JP10105198 A JP 10105198A JP 10105198 A JP10105198 A JP 10105198A JP H11195730 A JPH11195730 A JP H11195730A
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Abstract
発振を起こしにくく且つ寄生効果が小さいMMICを実
現できるようにする。 【解決手段】 MMICチップ11は基板21の主面に
フリップフロップ実装されており、MMICチップ11
の素子形成面には高周波トランジスタと、該高周波トラ
ンジスタと接続された第1の信号線路12及び該第1の
信号線路12の両側部と所定間隔をおいた第1の接地線
路対13からなる第1のコプレーナ線路14が形成され
ている。基板21の主面上には、第2の信号線路24及
び第2の接地線路対23からなる第2のコプレーナ線路
25が形成されている。第2の接地線路対23における
チップ実装領域26はその周縁部を残すように開口領域
25aが形成されており、該周縁部とMMICチップ1
1の第1のコプレーナ線路14とはマイクロバンプ31
を介して電気的に接続されている。
Description
ミリ波帯域において使用され、フリップチップ実装を可
能とする高周波用半導体装置に関する。
は著しく、通信機器が扱う周波数帯域もマイクロ波帯域
からミリ波帯域へとより高い周波数帯域への展開が図ら
れている。これに伴い、通信機器に用いられるトランジ
スタ素子の高速化も著しく、最近では、III −V族から
なる化合物半導体を用いたヘテロ接合トランジスタ素子
等において100GHzを越えるカットオフ周波数を持
つデバイスが実現されている。ところが、このようなマ
イクロ波帯域からミリ波帯域までの高周波帯域を扱う通
信機器においては、トランジスタの素子特性と同様に回
路を構成する半導体チップの実装方法が問題となる。例
えば、実装工程を経た後に新たな寄生容量や寄生インダ
クタンス(=寄生リアクタンス)が回路中に生じること
が多く、この寄生リアクタンスが通信機器に与える影響
は、その通信機器が扱う周波数に比例して大きくなるた
め、該周波数が上昇するほど寄生リアクタンス成分を抑
える必要がある。また、前述のマイクロ波帯域からミリ
波帯域までの周波数帯域を扱う通信機器においては、回
路を構成する素子同士又は回路同士を接続する接続部品
等の寸法が信号の波長と近づくため、回路設計を行なう
際には該接続部品の寸法を十分に考慮する必要がある。
プロセスを用いて一の半導体基板上にトランジスタ素子
と受動回路とを作製するMMIC(=Monolith
icMicrowave IC)がある。このMMIC
は、一の半導体チップにトランジスタと周辺回路とが一
体化されてなり、一体化されることにより接続部品の数
が減るため寄生リアクタンス成分が減少する。また、微
細加工に優れた半導体プロセスを用いているため高精度
な加工を実現できると共に、半導体プロセスの量産効果
によって製造コストの低減も期待できる。
信機器のすべての回路を1チップの半導体ICに集積化
することは極めて困難であり、実際には通信機器のすべ
ての回路を互いに異なる機能ごとに複数のMMICに分
割し、分割された各MMICを適当に組み合わせて所定
の回路を構成する必要がある。
プチップ実装が試みられているが、MMICのフリップ
チップ実装には、例えば、文献「電子情報通信学会19
97年総合大会講演論文集 エレクトロニクス1分冊
第68ページ(講演番号C−2−13)」に述べられて
いるような問題が存在する。この問題を図面に基づいて
説明する。
装されてなる半導体装置の断面構成を示している。図6
に示すように、絶縁性基板111の主面には第1の配線
パターン112が形成され、主面と反対側の面には第1
のGNDプレーン113が形成され、第1の配線パター
ン112と第1のGNDプレーン113とにより第1の
マイクロストリップ線路が構成され、第1の配線パター
ン112は絶縁性基板111に適当に設けられた第1の
ビアホール114を通して接地されている。
を該主面と対向させたMMICチップ115がバンプ1
16を介在させて実装されている。MMICチップ11
5の素子形成面には高周波トランジスタ(図示せず)及
び第2の配線パターン117が形成され、素子形成面と
反対側の面には第2の配線パターン117と第2のマイ
クロストリップ線路を構成する第2のGNDプレーン1
18が形成され、第2の配線パターン117は基板に適
当に設けられた第2のビアホール119を通して接地さ
れている。
来のフリップチップ実装されたMMIC115は、絶縁
性基板111及びMMICチップ115のそれぞれがG
NDプレーン113,118を有しており、これらが空
間的に分離しているため、接地電位が安定せず、共振や
不要発振といった予期せぬトラブルを生じる危険性があ
る。また、図6に示すように、第1のGNDプレーン1
13,第1のビアホール114,第1の配線112,バ
ンプ116,第2のビアホール119及び第2のGND
プレーン118からなる擬似的な閉空間が構成され、こ
の閉空間はマイクロストリップ線路中を伝搬する信号に
よって容易に励起されて空洞共振を起こす。その結果、
絶縁性基板111及びMMICチップ115の材料や寸
法によって空洞共振の共振周波数が使用周波数に近づく
ような場合には回路動作に予期せぬ大きな影響を与えて
しまうという問題を有している。
ップチップ実装を行なっても共振や不要発振を起こしに
くく且つ寄生効果が小さいMMICを実現できるように
することを目的とする。
め、本発明は、フリップチップ実装用の半導体チップに
設けられる線路及び該半導体チップと対向する基板に設
けられる線路を共にコプレーナ線路とする。
子形成面に高周波トランジスタ及び該高周波トランジス
タと接続された導体膜からなる第1のコプレーナ線路を
有する半導体チップと、主面に導体膜からなる第2のコ
プレーナ線路を有する基板とを備え、半導体チップの素
子形成面が基板の主面と対向した状態で、第1のコプレ
ーナ線路と第2のコプレーナ線路とが互いに接続されて
いる。
び該信号線路の両側部と所定間隔をおいた接地線路対か
らなるコプレーナ線路は、一の基板面、すなわち、主面
に形成されるため、マイクロストリップ線路のように該
主面と反対側の面に接地パターンを設ける必要がない。
従って、半導体チップの第1のコプレーナ線路と基板の
第2のコプレーナ線路とを導体が取り囲む擬似的な閉空
間が形成されない。
レーナ線路が第1の信号線路及び該第1の信号線路の両
側部と所定の間隔をおいた第1の接地線路対からなり、
第2のコプレーナ線路が第2の信号線路及び該第2の信
号線路の両側部と所定の間隔をおいた第2の接地線路対
からなり、第2の接地線路対が、該第2の接地線路対に
おける第1の信号線路と対向する領域に開口領域を有し
ていることが好ましい。このようにすると、マイクロス
トリップ線路と比べて各信号線路からの電界が主面の垂
直方向にも広がりやすいコプレーナ線路は、該主面の垂
直方向に導体のみならず誘電体からなる部材が存在して
も該部材から電気的な影響を受けやすいが、第2の接地
線路対が該第2の接地線路対における第1の信号線路と
対向する領域に開口領域を有しているため、半導体チッ
プの第1の信号線路と対向する領域に近接する導体膜が
存在しないので、第1のコプレーナ線路が形成された半
導体チップを第2のコプレーナ線路が形成された基板上
にフリップチップ実装しても該第1のコプレーナ線路か
ら生じる電界に対する基板の影響を低減できる。
レーナ線路が第1の信号線路及び該第1の信号線路の両
側部と所定の間隔をおいた第1の接地線路対からなり、
第2のコプレーナ線路が第2の信号線路及び該第2の信
号線路の両側部と所定の間隔をおいた第2の接地線路対
からなり、第2の接地線路対が、該第2の接地線路対に
おける第1の接地線路対と対向する領域に第1の接地線
路対と同一のパターンを有していることが好ましい。こ
のようにすると、半導体チップがフリップチップ実装さ
れているため、半導体チップの第1の接地線路対と基板
の第2の接地線路対とを互いに接続するバンプの位置
を、第1の接地線路対及び第2の接地線路対が互いに対
向する領域に直接設けることができるので、半導体チッ
プの接地電位をより安定させることができる。
板における半導体チップの素子形成面と対向する領域に
凹部又は孔部からなる空間部をさらに有していることが
好ましい。このようにすると、基板における半導体チッ
プの素子形成面と対向する領域に空間部が設けられてい
るため、半導体チップの第1のコプレーナ線路からの電
界が該第1のコプレーナ線路と対向する基板の影響さえ
もほとんど受けなくなる。
レーナ線路が信号線路及び該信号線路の両側部と所定の
間隔をおいた接地線路対からなり、基板が該基板の主面
における第1のコプレーナ線路と対向する領域に導体膜
からなるブリッジ用接続配線を有し、ブリッジ接続用配
線が、半導体チップの素子形成面が基板の主面と対向し
た状態で第1のコプレーナ線路の信号線路を跨ぎ且つ接
地線路対同士と電気的に接続されていることが好まし
い。このようにすると、従来のMMICにおいては、該
MMICに設けられたコプレーナ線路の分岐部や屈曲部
において、該分岐部等における線路の高周波特性を調整
するために接地線路対同士を接続するエアブリッジ配線
を設けるが、本発明の半導体装置においては、半導体チ
ップと対向する基板の主面に設けたブリッジ用接続配線
が、半導体チップの素子形成面と対向した状態で初めて
第1のコプレーナ線路の信号線路を跨ぎ且つ接地線路対
同士と電気的に接続されるため、通常のエアブリッジ配
線技術を用いることなく、接地電位の安定化を容易に且
つ確実に図ることができる。
レーナ線路が信号線路及び該信号線路の両側部と所定の
間隔をおいた接地線路対からなり、半導体チップの素子
形成面が少なくとも信号線路と接地線路対との間の領域
が高誘電体膜に覆われていることが好ましい。このよう
にすると、第1のコプレーナ線路の信号線路と接地線路
対とによって形成される電界が高誘電体膜中に集中する
ことにより周囲に広がらなくなるため、該電界は周囲の
影響を受けにくくなる。また、高誘電体膜中を伝搬する
信号の波長が通常のコプレーナ線路を伝搬する信号の波
長よりも短くなる。
プが、少なくとも1つの高周波トランジスタと、少なく
とも1つの受動素子とを有するMMICであることが好
ましい。
ンジスタの動作周波数が10GHz以上であることが好
ましい。
レーナ線路と第2のコプレーナ線路とがバンプを介して
接続されていることが好ましい。
さが5μm以下であることが好ましい。
体チップとが光硬化型樹脂材により互いに固着されてい
ることが好ましい。
面と第2のコプレーナ線路との間に主面側から順次形成
された接地用導体膜と誘電体膜とをさらに有しており、
第2のコプレーナ線路が信号線路及び該信号線路の両側
部と所定の間隔をおいた接地線路対からなり、接地線路
対と接地導体膜とが誘電体膜に設けられたビアホールを
介して電気的に接続されていることが好ましい。
の実施形態はコプレーナ線路が形成され且つフリップチ
ップ実装されたMMICを有する半導体装置に関する。
面を参照しながら説明する。
る半導体装置であって、(a)は断面構成を示し、
(b)はMMICチップの素子形成面の平面構成を示
し、(c)は基板の主面の平面構成を示している。ここ
で、図1(a)は図1(b)及び(c)のI−I線にお
ける断面図である。図1(a)に示すように、半導体チ
ップとしてのMMICチップ11はその素子形成面をセ
ラミック等からなる基板21の主面と対向させるように
実装されている。
ヒ素(GaAs)からなり、その素子形成面上に、チタ
ン(Ti)及び金(Au)が積層されてなる第1の信号
線路12,該第1の信号線路12と接続されたパッド1
2a及び該第1の信号線路12の両側部と所定間隔をお
いた第1の接地線路対13が形成されている。
び、例えばクロム(Cr),銅(Cu)及び金(Au)
が積層されてなる第2の接地線路対23が形成されてい
る。
ゆるマイクロバンプ実装(MBB)法を用いて実装され
ている。すなわち、MMICチップ11のパッド12a
と基板21の信号パッド22とは、例えばAuからなる
マイクロバンプ31を介して接続され、MMICチップ
11の第1の接地線路対13と基板21の第2の接地線
路対23とはマイクロバンプ31を介して接続され、M
MICチップ11と基板21とが互いに対向する領域に
光硬化型樹脂材32が充填されて互いに固着されてい
る。
Cチップ11の素子形成面には、第1の信号線路12及
び該第1の信号線路12の両側部と所定間隔をおいた第
1の接地線路対13が形成され、GaAsからなる基板
を誘電体領域とする第1のコプレーナ線路14が構成さ
れている。該素子形成面の中央部には動作周波数が30
GHzの高周波トランジスタ15が形成されており、該
高周波トランジスタ15の入力側及び出力側は第1の信
号線路12とそれぞれ接続されると共に、該第1の信号
線路12には、高周波トランジスタ15用であって、第
1の信号線路12に分岐部を有する第1のコプレーナ線
路14からなる入力用及び出力用の各整合回路が形成さ
れている。
2aが形成され、該パッド12a上にはそれぞれマイク
ロバンプ31が設けられており、第1の接地線路対13
上におけるMMICチップ11の周縁部にも多数のマイ
クロバンプ31が設けられている。
線路13とが互いに隣接する側部同士の間隔は、所望の
インピーダンスによって異なるが、2μm〜50μm程
度である。また、第1の信号線路12及び第1の接地線
路対13の膜厚は共に0.5μm〜3μmである。
1の主面には、第2の信号線路24及び該第2の信号線
路24の両側部と所定間隔をおいた第2の接地線路対2
3が形成され、セラミック等からなる基板21を誘電体
領域とする第2のコプレーナ線路25が構成されてい
る。基板21の主面上にはMMICチップ11が実装さ
れるチップ実装領域26があり、第2のコプレーナ線路
25におけるチップ実装領域26にはマイクロバンプ3
1と対向する周縁部が残るように開口領域25aが設け
られている。
プ11のパッド12aと対向する位置に2つの信号パッ
ド22が設けられており、該信号パッド22はDC成分
除去用のチップコンデンサ27を介してそれぞれ第2の
信号線路24と接続されている。また、基板21の主面
上における信号パッド22とチップコンデンサ27との
間には、それぞれバイアス用線路28が接続され、該バ
イアス用線路28は、基板21の周縁部に設けられたバ
イアスパッド29とそれぞれ接続されている。
線路23とが互いに隣接する側部同士の間隔は、所望の
インピーダンスによって異なるが、50μm〜300μ
m程度である。また、第2の信号線路24及び第2の接
地線路対23の膜厚は共に5μm〜50μmである。
Cチップ11と基板21との各パッド間にマイクロバン
プ31を介し、且つ、MMICチップ11と基板21と
の間に光硬化型樹脂32を充填することにより固着され
ているため、光硬化型樹脂32の収縮力によりマイクロ
バンプ31の接続状態が強固となると共に、マイクロバ
ンプ31の厚さを数μm程度に抑えられるため、マイク
ロバンプ31の寄生インダクタンス成分を極めて小さく
できるので、高周波特性に優れる半導体装置を確実に得
られるようになる。
チップ11及び基板21の導波線路に共にコプレーナ線
路14,25を用いているため、MMICチップ11を
基板21にフリップチップ実装する際に、第1の接地線
路対13及び第2の接地線路対23同士をマイクロバン
プ31を介して直接接続することができる。これによ
り、線路が導体で取り囲まれてなる疑似的な閉空間が形
成されなくなるため、空洞共振が生じるおそれがなくな
り、安定なMMICのフリップチップ実装を実現でき
る。また、MMICチップ11において、コプレーナ線
路を用いているため、素子形成面と反対側の面に接地プ
レーンが不要となるので、MMICチップ11に接地プ
レーンと信号配線とを接続するためのビアホールを設け
る必要がなくなり、製造コストも低減できる。このこと
は、基板21の場合も同様である。
基板21上の第2の接地線路対23が該第2の接地線路
対23における第1の信号線路12と対向する領域であ
るチップ実装領域26に開口領域25aを有している。
このため、MMICチップ11の素子形成面における第
1の信号線路12の対向面に第2の接地線路対23等の
導体が存在しなくなるので、第1の信号線路12の電界
が該導体から影響を受けなくなり、導波線路の高周波特
性が安定する。
に、MMICチップ11の第1の接地線路対13と同一
のパターンを有する第2の接地線路対23を設けてもよ
い。この場合には、MMICチップ11の第1の接地線
路対13と基板21の第2の接地線路対23とが互いに
対向する領域に直接バンプを設けることができるため、
MMICチップ11の周縁部でのみ接地されている第1
の接地線路対13は第1の信号線路12の近傍で接地で
きるので、MMICチップ11の接地電位をより安定さ
せることができる。
成される導波線路をコプレーナ線路としたが、これに限
らず、2つの導体膜が互いに所定間隔をおいてなるスリ
ット部を有し、該スリット部に高周波信号を伝搬させる
スロット線路であってもよい。
態はコプレーナ線路が形成され且つフリップチップ実装
されたMMICを有する半導体装置において、MMIC
が実装基板の影響を受けない半導体装置に関する。
面を参照しながら説明する。
断面構成を示し、図2において、図1(a)に示す構成
部材と同一の構成部材には同一の符号を付すことにより
説明を省略する。本実施形態に係る半導体装置は、基板
21の主面におけるMMICチップ11と対向する領域
に凹部からなる空間部21aを有している。
主面と反対側の面である裏面に設けられた接地プレーン
からなるマイクロストリップ線路を用いる場合には、信
号線路から生じる電界が裏面側に集中するのに対し、コ
プレーナ線路を用いる場合には、接地線路対が信号線路
と同一面上に形成されるため、信号線路の電界が線路形
成面の垂直方向にも広がりやすい。
チップ実装する際に、該MMICチップの素子形成面に
形成されたコプレーナ線路が、該素子形成面と対向する
基板側の導体面の影響を受けやすくなり、MMICチッ
プを実装する前後で該コプレーナ線路の特性が異なる可
能性があることを意味している。とりわけ、第1の実施
形態のように厚さが数μm以下のマイクロバンプ31を
用いる場合には、第1のコプレーナ線路14と数μmの
間隔で基板21の主面が位置することとなる。
設けられている場合には、MMICチップ11の第1の
信号線路12とわずか数μmの間隔で導体膜が存在する
ことになるが、これは、通常のMMICのコプレーナ線
路における信号線路と接地線路対との側部間の距離と同
程度の距離であり、MMICチップ11上の第1の信号
線路12を通過する高周波信号が、対向する基板21側
の導体膜の影響を強く受けることが予想される。そこ
で、第1の実施形態においては、基板21側の主面上に
おけるMMICチップ11とに対向する領域に導体膜を
形成しないようにしている。
該線路が形成される基板(=MMICチップ11)と反
対側の領域には比誘電率が1の空気が存在しているとし
て設計されており、MMICチップ11が実装される基
板21が例えばアルミナセラミックからなるとすると、
その比誘電率は10近くになり、たとえ基板21上に導
体膜が設けられてなくても、該基板21を構成する誘電
体が存在するだけでMMICチップ11の第1のコプレ
ーナ線路14の電界に影響を与えるおそれがある。
チップ11上の第1のコプレーナ線路14に対する基板
21上の導体部材に限らず基板21本体による影響をも
低減させている。すなわち、基板21の主面上における
MMICチップ11と対向する領域には凹部からなる空
間部21aを設けることにより、誘電体からなる基板2
1とMMICチップ11との距離を拡大し、MMICチ
ップ11上の第1のコプレーナ線路14に与える影響を
無視できる程度に小さくすることができる。
は、この空間部21aに光硬化型樹脂31が充填される
が、該光硬化型樹脂材31の比誘電率は2〜3と小さい
のでセラミックと比べてMMICチップ11の第1のコ
プレーナ線路14に及ぼす影響は極めて小さい。
1を用いない実装法、例えば半田バンプ等を用いて実装
すれば、第1のコプレーナ線路14に及ぼす影響をさら
に小さくできる。その場合は、凹部からなる空間部21
aの代わりに基板21を貫通する孔部からなる空間部を
設けてもよい。
態はコプレーナ線路及びブリッジ用線路が形成され且つ
フリップチップ実装されたMMICを有する半導体装置
に関する。
面を参照しながら説明する。
る半導体装置であって、(a)は断面構成を示し、
(b)はMMICチップの素子形成面の平面構成を示
し、(c)は基板の主面の平面構成を示している。ここ
で、図3(a)は図3(b)及び(c)のII−II線にお
ける断面図であり、図3(a)〜(c)において、図1
(a)〜(c)にそれぞれ示す構成部材と同一の構成部
材には同一の符号を付すことにより説明を省略する。
形態に係る半導体装置は、基板21の主面上のチップ実
装領域26における入力用及び出力用の各整合回路と対
向する領域に、Cr,Cu及びAuが積層されてなる第
1のブリッジ接続用配線41A及び第2のブリッジ接続
用配線41Bが形成されている。
チップ11の素子形成面上の第1の接地線路対13にお
ける第1の信号線路12の一方の分岐部近傍の第1のブ
リッジ領域16Aには4つのマイクロバンプ31が第1
の信号線路12を挟んで設けられており、他方の分岐部
近傍の第2のブリッジ領域16Bにも4つのマイクロバ
ンプ31が第1の信号線路12を挟んで設けられてい
る。ここで、前述の第1のブリッジ接続用配線41Aは
第1のブリッジ領域16Aの4つのマイクロバンプ31
と対応する位置に設けられ、第2のブリッジ接続用配線
41Bは第2のブリッジ領域16Bの4つのマイクロバ
ンプ31と対応する位置に設けられている。
が基板21の主面と対向した状態で初めて、基板21の
第1のブリッジ接続用配線41Aは、第1の信号線路1
2における第1のブリッジ領域16Aを跨ぐと共に、第
1の接地線路対13における第1のブリッジ領域16A
とマイクロバンプ31を介して接続され、同様に、第2
のブリッジ接続用配線41Bは、第1の信号線路12に
おける第2のブリッジ領域16Bを跨ぐと共に、第1の
接地線路対13における第2のブリッジ領域16Bとマ
イクロバンプ31を介して接続される。
路においては、線路の分岐部や屈曲部で生じやすい接地
電位の不安定状態を回避するために、接地線路対の分岐
部等の各電気長が異ならないように、エアブリッジ配線
法を用いて互いに対向する接地線路対同士を信号線路の
分岐部等を跨ぐようにブリッジ接続させる手法が採られ
る。
ICの製造工程の増加によりコストが上昇するのみなら
ず、MBB法のようなフリップチップ実装法の場合には
実装工程でMMICのエアブリッジ配線が破壊されるお
それもあり、フリップチップ実装がきわめて困難となる
場合も考えられる。
21の主面上のチップ実装領域26に各ブリッジ接続用
配線41A,41Bを設けておき、フリップチップ実装
法を用いてMMICチップ11上の第1の接地線路対1
3と各ブリッジ接続用配線41A,41Bとをマイクロ
バンプ31を介してそれぞれ接続することにより、第1
の接地線路対13のブリッジ接続を実現している。その
結果、コプレーナ線路を有するMMICチップ11のフ
リップチップ実装を可能にするだけでなく、さらに、M
MICチップ11のエアブリッジ配線をも不要にできる
低コストな高周波半導体装置を実現できる。
について説明する。
11の素子形成面には、高周波トランジスタ15の入力
側及び出力側にそれぞれオープンスタブからなる整合回
路を有しているが、前述のように、コプレーナ線路を有
するMMICチップ11においては、該オープンスタブ
と第1の信号線路12との分岐点で第1の信号線路12
の両側部を挟む第1の接地線路対13を、例えば、各ブ
リッジ領域16A,16Bにおいてエアブリッジ配線法
を用いてブリッジ接続することが多い。
1側には、各ブリッジ領域16A,16Bに複数のマイ
クロバンプ31がそれぞれ設けられているだけで、MM
ICチップ11上にブリッジ配線は形成されない。従っ
て、フリップチップ実装時に、第1の接地線路対13に
おけるブリッジ領域16A,16Bが、マイクロバンプ
31を介して図3(c)に示す基板21上のブリッジ接
続用配線41A,41Bとそれぞれ接続されることによ
りブリッジ接続されることになる。この様子を、図3
(a)に示すマイクロバンプ31を介した第1の接地線
路対13とブリッジ接続用配線41Aとの断面構成に示
している。
と称してもよく、MMICチップ11の実装時に信号線
路と同時に接地線路対の各ブリッジ接続をも実現できる
ため、MMICチップ11上のエアブリッジ配線工程を
わざわざ行なう必要がなくなるので、高周波特性に優れ
た高周波半導体装置を容易に且つ確実に、より低コスト
で実現できる。
にするために、オープンスタブの接続部のみでブリッジ
配線を行なったが、これに限らずブリッジ接続が必要な
領域であれば同様にブリッジ接続が可能である。
ける各ブリッジ接続用配線41A,41Bを除く領域に
凹部や開口部からなる空間部を設けることにより、第1
のコプレーナ線路14に対する基板21の影響を低減さ
せることも可能である。
態はコプレーナ線路が形成され且つフリップチップ実装
されたMMICを有する半導体装置において、MMIC
が実装基板の影響を受けにくい半導体装置に関する。
面を参照しながら説明する。
断面構成を示し、図4において、図1(a)に示す構成
部材と同一の構成部材には同一の符号を付すことにより
説明を省略する。図4に示すように、本実施形態に係る
半導体装置は、MMICチップ11の素子形成面上に、
第1のコプレーナ線路14における第1の信号線路12
及び第1の接地線路対13をそれぞれ覆うように、比誘
電率が100程度のチタン酸ストロンチウム(SrTi
O3 )等であって、下部高誘電体膜51a及び上部高誘
電体膜51bからなる高誘電体膜51が形成されてい
る。上部高誘電体膜51bはマイクロバンプ31が設け
られる領域に開口部を有し、基板21上のパッド22と
の電気的な接続が確保されている。因みに、GaAsの
比誘電率は13程度である。
ロストリップ線路と比べて線路からの電界が線路形成面
の垂直方向にも広がりやすいため、コプレーナ線路が形
成されたMMICチップ11をフリップチップ実装する
と、MMICチップ11の第1のコプレーナ線路14か
らの電界が基板21側の影響を受けやすくなる。
MICチップ11の第1のコプレーナ線路14の第1の
信号線路12及び第1の接地線路対13のそれぞれが高
誘電体膜51により覆われているため、MMICチップ
11の第1のコプレーナ線路14からの電界を高誘電体
膜51中に集中させ、該電界に対する周囲の影響を受け
にくくしている。
体膜51で覆うと、該第1のコプレーナ線路14の実効
誘電率が大きくなるため、線路を伝搬する信号の波長が
通常のコプレーナ線路と比べて短くなる。その結果、M
MICチップ11上の高周波回路をより短い線路を用い
て接続できるため、MMICチップ11の素子形成面の
大部分を占有する線路長を短縮できる。これにより、M
MICチップ11のサイズを縮小できるので、装置の高
集積化及び小型化を図ることができる。
51は第1のコプレーナ線路14の周囲を全面的に覆っ
ているが、下部高誘電体膜51a及び上部高誘電体膜5
1bのうちのいずれか一方であってもよく、さらには、
第1のコプレーナ線路14における、少なくとも第1の
信号線路12と第1の接地線路対13との間の領域を覆
うように設けてもよい。
態はコプレーナ線路が形成され且つフリップチップ実装
されたMMICを有する半導体装置において、MMIC
が実装基板の影響を受けにくい半導体装置に関する。
面を参照しながら説明する。
断面構成を示し、図5において、図1(a)に示す構成
部材と同一の構成部材には同一の符号を付すことにより
説明を省略する。図5に示すように、本実施形態に係る
半導体装置の基板21の主面上には、例えば、Cr,C
u及びAuが積層されてなる接地用導体膜55と、ベン
ゾシクロブテン(BCB)からなる誘電体膜56とが順
次形成されている。誘電体膜56上には、例えば、C
r,Cu及びAuが積層されてなる第2の信号線路57
及び該第2の信号線路57の両側部と所定間隔をおいた
第2の接地線路対58が形成され、誘電体膜56を誘電
体領域とする第2のコプレーナ線路59が構成されてい
る。誘電体膜56には選択的にビアホール56aが形成
されており、第2の接地線路対58と接地導体膜55と
が電気的に接続されている。
1の主面上に補助的な接地導体膜55及び特性が優れ且
つ形成が容易なBCBからなる誘電体膜56が設けら
れ、第2のコプレーナ線路59の第2の接地線路対58
がビアホールを介して接地導体膜56と接続されている
ため、基板21の第2の接地線路対58の接地電位がよ
り安定する。従って、基板21上の第2の接地線路対5
8の面積を電気的特性を犠牲にすることなく縮小するこ
ともできるため、MMICチップ11の第1のコプレー
ナ線路14から生じる電界が、素子形成面と対向する基
板21側の導体部材から受ける影響を低減できる。
2のコプレーナ線路59は共に擬似的な閉空間が形成さ
れることもない。
リコン(Si)であってもよい。
側の誘電体膜56におけるMMICチップ11が対向す
る領域に凹部又は孔部からなる空間部を形成して、MM
ICチップ11の第1のコプレーナ線路14の電界に対
する誘電体膜56等の影響をさらに回避することも可能
である。
接続用配線を基板21側に形成しておき、バンプ接続を
用いてMMICチップ11側の第1の接地線路対13の
接地電位の安定化を図ることができる。
チップ11の少なくとも第1の信号線路12と第1の接
地線路対13との間の領域を覆うように高誘電体膜を設
けることにより、第1のコプレーナ線路14の電界に対
する誘電体膜56等の影響を回避することも可能であ
る。
実施形態と同様に、基板21の主面上に補助的な接地導
体膜55及び誘電体膜56を順次形成しておき、該誘電
体膜56の上に第2のコプレーナ線路25を形成しても
よい。この場合に、第2の実施形態においては、誘電体
膜56の一部を除去した凹部を形成すればよい。
導体チップ11の素子形成面上にBCB等からなる誘電
体膜56を形成し、該誘電体膜上に第1のコプレーナ線
路14を形成してもよい。
ップに形成された第1のコプレーナ線路と基板に形成さ
れた第2のコプレーナ線路とが、導体に取り囲まれてな
る擬似的な閉空間が形成されないため、空洞共振を防止
することができるので動作が安定すると共に、半導体チ
ップがフリップ実装されているため、強固で安定な実装
形態を実現できる。
レーナ線路が第1の信号線路及び該第1の信号線路の両
側部と所定の間隔をおいた第1の接地線路対からなり、
第2のコプレーナ線路が第2の信号線路及び該第2の信
号線路の両側部と所定の間隔をおいた第2の接地線路対
からなり、第2の接地線路対が、該第2の接地線路対に
おける第1の信号線路と対向する領域に開口領域を有し
ていると、半導体チップの第1の信号線路と対向する領
域に近接する導体膜が存在しないので、第1のコプレー
ナ線路を有する半導体チップを第2のコプレーナ線路を
有する基板上にフリップチップ実装しても第1のコプレ
ーナ線路からの電界に対する基板の影響を低減できる。
レーナ線路が第1の信号線路及び該第1の信号線路の両
側部と所定の間隔をおいた第1の接地線路対からなり、
第2のコプレーナ線路が第2の信号線路及び該第2の信
号線路の両側部と所定の間隔をおいた第2の接地線路対
からなり、第2の接地線路対が、該第2の接地線路対に
おける第1の接地線路対と対向する領域に第1の接地線
路対と同一のパターンを有していると、半導体チップの
第1の接地線路対と基板の第2の接地線路対とが互いに
対向する領域に直接バンプを設けることができるので、
半導体チップの接地電位をより安定させることができ
る。
板における半導体チップの素子形成面と対向する領域に
凹部又は孔部からなる空間部をさらに有していると、半
導体チップの第1のコプレーナ線路からの電界が該第1
のコプレーナ線路と対向する基板の影響さえもほとんど
受けなくなり、電気的特性を一層安定させることができ
る。
レーナ線路が信号線路及び該信号線路の両側部と所定の
間隔をおいた接地線路対からなり、基板が該基板の主面
における第1のコプレーナ線路と対向する領域に導体膜
からなるブリッジ用接続配線を有し、ブリッジ接続用配
線が、半導体チップの素子形成面が基板の主面と対向し
た状態で第1のコプレーナ線路の信号線路を跨ぎ且つ接
地線路対同士と電気的に接続されていると、通常のエア
ブリッジ配線技術を用いることなく、半導体チップ側の
接地電位を容易に且つ確実に安定させることができる。
レーナ線路が信号線路及び該信号線路の両側部と所定の
間隔をおいた接地線路対からなり、半導体チップの素子
形成面が少なくとも信号線路と接地線路対との間の領域
が高誘電体膜に覆われていると、第1のコプレーナ線路
からの電界が該高誘電体膜に集中するため、該電界が周
囲の影響を受けにくくなると共に、高誘電体膜中を伝搬
する信号の波長が通常のコプレーナ線路を伝搬する信号
の波長よりも短くなる。このため、動作の安定化と、装
置の高集積化及び小型化とを同時に図ることができる。
プが、少なくとも1つの高周波トランジスタと、少なく
とも1つの受動素子とを有するMMICであると、高度
で且つ多機能を有するMMICのフリップチップ実装が
所定の特性を犠牲にすることなく実現できる。
ンジスタの動作周波数が10GHz以上であると、準ミ
リ波帯域からミリ波帯域までの高周波トランジスタを有
するの半導体チップのフリップチップ実装を実現でき
る。
レーナ線路と第2のコプレーナ線路とがバンプを介して
接続されていると、互いの線路同士が確実に接続され
る。さらに、バンプの厚さが5μm以下であると、バン
プ本体のインダクタンス成分を無視できる。
体チップとが光硬化型樹脂材により互いに固着されてい
ると、基板と半導体チップとの接続部に圧縮応力が加わ
るので、基板と半導体チップとの間の電気的接続及び機
械的な接続がより確実となる。
面と第2のコプレーナ線路との間に主面側から順次形成
された接地用導体膜と誘電体膜とをさらに有しており、
第2のコプレーナ線路が信号線路及び該信号線路の両側
部と所定の間隔をおいた接地線路対からなり、接地線路
対と接地導体膜とが誘電体膜に設けられたビアホールを
介して電気的に接続されていると、基板上の第2のコプ
レーナ線路の接地線路対が接地導体膜と接続されている
ため、接地線路対の電位が安定すると共に、該接地線路
対の基板上の面積を低減できるため、半導体チップの第
1のコプレーナ線路からの電界に対する誘電体膜等の影
響を低減できる。
る半導体装置であって、(a)は(b)及び(c)のI
−I線における構成断面図であり、(b)はMMICチ
ップの素子形成面を示す平面図であり、(c)は基板の
主面を示す平面図である。
成断面図である。
る半導体装置であって、(a)は(b)及び(c)のII
−II線における構成断面図であり、(b)はMMICチ
ップの素子形成面を示す平面図であり、(c)は基板の
主面を示す平面図である。
成断面図である。
成断面図である。
る半導体装置を示す構成断面図である。
Claims (12)
- 【請求項1】 素子形成面に、高周波トランジスタ及び
該高周波トランジスタと接続された導体膜からなる第1
のコプレーナ線路を有する半導体チップと、 主面に導体膜からなる第2のコプレーナ線路を有する基
板とを備え、 前記半導体チップの素子形成面が前記基板の主面と対向
した状態で、前記第1のコプレーナ線路と前記第2のコ
プレーナ線路とが互いに接続されていることを特徴とす
る半導体装置。 - 【請求項2】 前記第1のコプレーナ線路は、第1の信
号線路及び該第1の信号線路の両側部と所定の間隔をお
いた第1の接地線路対からなり、 前記第2のコプレーナ線路は、第2の信号線路及び該第
2の信号線路の両側部と所定の間隔をおいた第2の接地
線路対からなり、 前記第2の接地線路対は、該第2の接地線路対における
前記第1の信号線路と対向する領域に開口領域を有して
いることを特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記第1のコプレーナ線路は、第1の信
号線路及び該第1の信号線路の両側部と所定の間隔をお
いた第1の接地線路対からなり、 前記第2のコプレーナ線路は、第2の信号線路及び該第
2の信号線路の両側部と所定の間隔をおいた第2の接地
線路対からなり、 前記第2の接地線路対は、該第2の接地線路対における
前記第1の接地線路対と対向する領域に前記第1の接地
線路対と同一のパターンを有していることを特徴とする
請求項1に記載の半導体装置。 - 【請求項4】 前記基板は該基板における前記半導体チ
ップの素子形成面と対向する領域に凹部又は孔部からな
る空間部をさらに有していることを特徴とする請求項1
に記載の半導体装置。 - 【請求項5】 前記第1のコプレーナ線路は、信号線路
及び該信号線路の両側部と所定の間隔をおいた接地線路
対からなり、 前記基板は該基板の主面における前記第1のコプレーナ
線路と対向する領域に導体膜からなるブリッジ用接続配
線を有し、 前記ブリッジ接続用配線は、前記半導体チップの素子形
成面が前記基板の主面と対向した状態で前記第1のコプ
レーナ線路の前記信号線路を跨ぎ且つ前記接地線路対同
士と電気的に接続されていることを特徴とする請求項1
に記載の半導体装置。 - 【請求項6】 前記第1のコプレーナ線路は、信号線路
及び該信号線路の両側部と所定の間隔をおいた接地線路
対からなり、 前記半導体チップの素子形成面は少なくとも前記信号線
路と前記接地線路対との間の領域が高誘電体膜に覆われ
ていることを特徴とする請求項1に記載の半導体装置。 - 【請求項7】 前記半導体チップは、少なくとも1つの
高周波トランジスタと、少なくとも1つの受動素子とを
有するMMICであることを特徴とする請求項1に記載
の半導体装置。 - 【請求項8】 前記高周波トランジスタの動作周波数は
10GHz以上であることを特徴とする請求項1に記載
の半導体装置。 - 【請求項9】 前記第1のコプレーナ線路と前記第2の
コプレーナ線路とはバンプを介して接続されていること
を特徴とする請求項1に記載の半導体装置。 - 【請求項10】 前記バンプの厚さは5μm以下である
ことを特徴とする請求項9に記載の半導体装置。 - 【請求項11】 前記基板と前記半導体チップとは光硬
化型樹脂材により互いに固着されていることを特徴とす
る請求項1に記載の半導体装置。 - 【請求項12】 前記基板は、主面と前記第2のコプ
レーナ線路との間に前記主面側から順次形成された接地
用導体膜と誘電体膜とをさらに有しており、 前記第2のコプレーナ線路は信号線路及び該信号線路の
両側部と所定の間隔をおいた接地線路対からなり、 前記接地線路対と前記接地導体膜とは、前記誘電体膜に
設けられたビアホールを介して電気的に接続されている
ことを特徴とする請求項1に記載の半導体装置。
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JP10105198A JP4015746B2 (ja) | 1997-10-30 | 1998-04-13 | 半導体装置 |
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JP10105198A Expired - Fee Related JP4015746B2 (ja) | 1997-10-30 | 1998-04-13 | 半導体装置 |
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