JPH11195730A

JPH11195730A - 半導体装置

Info

Publication number: JPH11195730A
Application number: JP10105198A
Authority: JP
Inventors: Hiroyuki Sakai; 啓之酒井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-10-30
Filing date: 1998-04-13
Publication date: 1999-07-21
Anticipated expiration: 2018-04-13
Also published as: JP4015746B2

Abstract

(57)【要約】【課題】フリップチップ実装を行なっても共振や不要
発振を起こしにくく且つ寄生効果が小さいＭＭＩＣを実
現できるようにする。【解決手段】ＭＭＩＣチップ１１は基板２１の主面に
フリップフロップ実装されており、ＭＭＩＣチップ１１
の素子形成面には高周波トランジスタと、該高周波トラ
ンジスタと接続された第１の信号線路１２及び該第１の
信号線路１２の両側部と所定間隔をおいた第１の接地線
路対１３からなる第１のコプレーナ線路１４が形成され
ている。基板２１の主面上には、第２の信号線路２４及
び第２の接地線路対２３からなる第２のコプレーナ線路
２５が形成されている。第２の接地線路対２３における
チップ実装領域２６はその周縁部を残すように開口領域
２５ａが形成されており、該周縁部とＭＭＩＣチップ１
１の第１のコプレーナ線路１４とはマイクロバンプ３１
を介して電気的に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、準ミリ波帯域から
ミリ波帯域において使用され、フリップチップ実装を可
能とする高周波用半導体装置に関する。

【０００２】

【従来の技術】近年、情報通信分野における技術の進展
は著しく、通信機器が扱う周波数帯域もマイクロ波帯域
からミリ波帯域へとより高い周波数帯域への展開が図ら
れている。これに伴い、通信機器に用いられるトランジ
スタ素子の高速化も著しく、最近では、III −Ｖ族から
なる化合物半導体を用いたヘテロ接合トランジスタ素子
等において１００ＧＨｚを越えるカットオフ周波数を持
つデバイスが実現されている。ところが、このようなマ
イクロ波帯域からミリ波帯域までの高周波帯域を扱う通
信機器においては、トランジスタの素子特性と同様に回
路を構成する半導体チップの実装方法が問題となる。例
えば、実装工程を経た後に新たな寄生容量や寄生インダ
クタンス（＝寄生リアクタンス）が回路中に生じること
が多く、この寄生リアクタンスが通信機器に与える影響
は、その通信機器が扱う周波数に比例して大きくなるた
め、該周波数が上昇するほど寄生リアクタンス成分を抑
える必要がある。また、前述のマイクロ波帯域からミリ
波帯域までの周波数帯域を扱う通信機器においては、回
路を構成する素子同士又は回路同士を接続する接続部品
等の寸法が信号の波長と近づくため、回路設計を行なう
際には該接続部品の寸法を十分に考慮する必要がある。

【０００３】このような問題を解決する手段に、半導体
プロセスを用いて一の半導体基板上にトランジスタ素子
と受動回路とを作製するＭＭＩＣ（＝Ｍｏｎｏｌｉｔｈ
ｉｃＭｉｃｒｏｗａｖｅＩＣ）がある。このＭＭＩＣ
は、一の半導体チップにトランジスタと周辺回路とが一
体化されてなり、一体化されることにより接続部品の数
が減るため寄生リアクタンス成分が減少する。また、微
細加工に優れた半導体プロセスを用いているため高精度
な加工を実現できると共に、半導体プロセスの量産効果
によって製造コストの低減も期待できる。

【０００４】ところで、従来のＭＭＩＣは、現状では通
信機器のすべての回路を１チップの半導体ＩＣに集積化
することは極めて困難であり、実際には通信機器のすべ
ての回路を互いに異なる機能ごとに複数のＭＭＩＣに分
割し、分割された各ＭＭＩＣを適当に組み合わせて所定
の回路を構成する必要がある。

【０００５】そこで、ＭＭＩＣの実装方法としてフリッ
プチップ実装が試みられているが、ＭＭＩＣのフリップ
チップ実装には、例えば、文献「電子情報通信学会１９
９７年総合大会講演論文集エレクトロニクス１分冊
第６８ページ（講演番号Ｃ−２−１３）」に述べられて
いるような問題が存在する。この問題を図面に基づいて
説明する。

【０００６】図６は従来のＭＭＩＣがフリップチップ実
装されてなる半導体装置の断面構成を示している。図６
に示すように、絶縁性基板１１１の主面には第１の配線
パターン１１２が形成され、主面と反対側の面には第１
のＧＮＤプレーン１１３が形成され、第１の配線パター
ン１１２と第１のＧＮＤプレーン１１３とにより第１の
マイクロストリップ線路が構成され、第１の配線パター
ン１１２は絶縁性基板１１１に適当に設けられた第１の
ビアホール１１４を通して接地されている。

【０００７】絶縁性基板１１１の主面には、素子形成面
を該主面と対向させたＭＭＩＣチップ１１５がバンプ１
１６を介在させて実装されている。ＭＭＩＣチップ１１
５の素子形成面には高周波トランジスタ（図示せず）及
び第２の配線パターン１１７が形成され、素子形成面と
反対側の面には第２の配線パターン１１７と第２のマイ
クロストリップ線路を構成する第２のＧＮＤプレーン１
１８が形成され、第２の配線パターン１１７は基板に適
当に設けられた第２のビアホール１１９を通して接地さ
れている。

【０００８】

【発明が解決しようとする課題】しかしながら、前記従
来のフリップチップ実装されたＭＭＩＣ１１５は、絶縁
性基板１１１及びＭＭＩＣチップ１１５のそれぞれがＧ
ＮＤプレーン１１３，１１８を有しており、これらが空
間的に分離しているため、接地電位が安定せず、共振や
不要発振といった予期せぬトラブルを生じる危険性があ
る。また、図６に示すように、第１のＧＮＤプレーン１
１３，第１のビアホール１１４，第１の配線１１２，バ
ンプ１１６，第２のビアホール１１９及び第２のＧＮＤ
プレーン１１８からなる擬似的な閉空間が構成され、こ
の閉空間はマイクロストリップ線路中を伝搬する信号に
よって容易に励起されて空洞共振を起こす。その結果、
絶縁性基板１１１及びＭＭＩＣチップ１１５の材料や寸
法によって空洞共振の共振周波数が使用周波数に近づく
ような場合には回路動作に予期せぬ大きな影響を与えて
しまうという問題を有している。

【０００９】本発明は、前記従来の問題を解決し、フリ
ップチップ実装を行なっても共振や不要発振を起こしに
くく且つ寄生効果が小さいＭＭＩＣを実現できるように
することを目的とする。

【００１０】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、フリップチップ実装用の半導体チップに
設けられる線路及び該半導体チップと対向する基板に設
けられる線路を共にコプレーナ線路とする。

【００１１】具体的に、本発明に係る半導体装置は、素
子形成面に高周波トランジスタ及び該高周波トランジス
タと接続された導体膜からなる第１のコプレーナ線路を
有する半導体チップと、主面に導体膜からなる第２のコ
プレーナ線路を有する基板とを備え、半導体チップの素
子形成面が基板の主面と対向した状態で、第１のコプレ
ーナ線路と第２のコプレーナ線路とが互いに接続されて
いる。

【００１２】本発明の半導体装置によると、信号線路及
び該信号線路の両側部と所定間隔をおいた接地線路対か
らなるコプレーナ線路は、一の基板面、すなわち、主面
に形成されるため、マイクロストリップ線路のように該
主面と反対側の面に接地パターンを設ける必要がない。
従って、半導体チップの第１のコプレーナ線路と基板の
第２のコプレーナ線路とを導体が取り囲む擬似的な閉空
間が形成されない。

【００１３】本発明の半導体装置において、第１のコプ
レーナ線路が第１の信号線路及び該第１の信号線路の両
側部と所定の間隔をおいた第１の接地線路対からなり、
第２のコプレーナ線路が第２の信号線路及び該第２の信
号線路の両側部と所定の間隔をおいた第２の接地線路対
からなり、第２の接地線路対が、該第２の接地線路対に
おける第１の信号線路と対向する領域に開口領域を有し
ていることが好ましい。このようにすると、マイクロス
トリップ線路と比べて各信号線路からの電界が主面の垂
直方向にも広がりやすいコプレーナ線路は、該主面の垂
直方向に導体のみならず誘電体からなる部材が存在して
も該部材から電気的な影響を受けやすいが、第２の接地
線路対が該第２の接地線路対における第１の信号線路と
対向する領域に開口領域を有しているため、半導体チッ
プの第１の信号線路と対向する領域に近接する導体膜が
存在しないので、第１のコプレーナ線路が形成された半
導体チップを第２のコプレーナ線路が形成された基板上
にフリップチップ実装しても該第１のコプレーナ線路か
ら生じる電界に対する基板の影響を低減できる。

【００１４】本発明の半導体装置において、第１のコプ
レーナ線路が第１の信号線路及び該第１の信号線路の両
側部と所定の間隔をおいた第１の接地線路対からなり、
第２のコプレーナ線路が第２の信号線路及び該第２の信
号線路の両側部と所定の間隔をおいた第２の接地線路対
からなり、第２の接地線路対が、該第２の接地線路対に
おける第１の接地線路対と対向する領域に第１の接地線
路対と同一のパターンを有していることが好ましい。こ
のようにすると、半導体チップがフリップチップ実装さ
れているため、半導体チップの第１の接地線路対と基板
の第２の接地線路対とを互いに接続するバンプの位置
を、第１の接地線路対及び第２の接地線路対が互いに対
向する領域に直接設けることができるので、半導体チッ
プの接地電位をより安定させることができる。

【００１５】本発明の半導体装置において、基板が該基
板における半導体チップの素子形成面と対向する領域に
凹部又は孔部からなる空間部をさらに有していることが
好ましい。このようにすると、基板における半導体チッ
プの素子形成面と対向する領域に空間部が設けられてい
るため、半導体チップの第１のコプレーナ線路からの電
界が該第１のコプレーナ線路と対向する基板の影響さえ
もほとんど受けなくなる。

【００１６】本発明の半導体装置において、第１のコプ
レーナ線路が信号線路及び該信号線路の両側部と所定の
間隔をおいた接地線路対からなり、基板が該基板の主面
における第１のコプレーナ線路と対向する領域に導体膜
からなるブリッジ用接続配線を有し、ブリッジ接続用配
線が、半導体チップの素子形成面が基板の主面と対向し
た状態で第１のコプレーナ線路の信号線路を跨ぎ且つ接
地線路対同士と電気的に接続されていることが好まし
い。このようにすると、従来のＭＭＩＣにおいては、該
ＭＭＩＣに設けられたコプレーナ線路の分岐部や屈曲部
において、該分岐部等における線路の高周波特性を調整
するために接地線路対同士を接続するエアブリッジ配線
を設けるが、本発明の半導体装置においては、半導体チ
ップと対向する基板の主面に設けたブリッジ用接続配線
が、半導体チップの素子形成面と対向した状態で初めて
第１のコプレーナ線路の信号線路を跨ぎ且つ接地線路対
同士と電気的に接続されるため、通常のエアブリッジ配
線技術を用いることなく、接地電位の安定化を容易に且
つ確実に図ることができる。

【００１７】本発明の半導体装置において、第１のコプ
レーナ線路が信号線路及び該信号線路の両側部と所定の
間隔をおいた接地線路対からなり、半導体チップの素子
形成面が少なくとも信号線路と接地線路対との間の領域
が高誘電体膜に覆われていることが好ましい。このよう
にすると、第１のコプレーナ線路の信号線路と接地線路
対とによって形成される電界が高誘電体膜中に集中する
ことにより周囲に広がらなくなるため、該電界は周囲の
影響を受けにくくなる。また、高誘電体膜中を伝搬する
信号の波長が通常のコプレーナ線路を伝搬する信号の波
長よりも短くなる。

【００１８】本発明の半導体装置において、半導体チッ
プが、少なくとも１つの高周波トランジスタと、少なく
とも１つの受動素子とを有するＭＭＩＣであることが好
ましい。

【００１９】本発明の半導体装置において、高周波トラ
ンジスタの動作周波数が１０ＧＨｚ以上であることが好
ましい。

【００２０】本発明の半導体装置において、第１のコプ
レーナ線路と第２のコプレーナ線路とがバンプを介して
接続されていることが好ましい。

【００２１】本発明の半導体装置において、バンプの厚
さが５μｍ以下であることが好ましい。

【００２２】本発明の半導体装置において、基板と半導
体チップとが光硬化型樹脂材により互いに固着されてい
ることが好ましい。

【００２３】本発明の半導体装置において、基板が、主
面と第２のコプレーナ線路との間に主面側から順次形成
された接地用導体膜と誘電体膜とをさらに有しており、
第２のコプレーナ線路が信号線路及び該信号線路の両側
部と所定の間隔をおいた接地線路対からなり、接地線路
対と接地導体膜とが誘電体膜に設けられたビアホールを
介して電気的に接続されていることが好ましい。

【００２４】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態はコプレーナ線路が形成され且つフリップチ
ップ実装されたＭＭＩＣを有する半導体装置に関する。

【００２５】以下、本発明の第１の実施形態について図
面を参照しながら説明する。

【００２６】図１（ａ）〜（ｃ）は第１の実施形態に係
る半導体装置であって、（ａ）は断面構成を示し、
（ｂ）はＭＭＩＣチップの素子形成面の平面構成を示
し、（ｃ）は基板の主面の平面構成を示している。ここ
で、図１（ａ）は図１（ｂ）及び（ｃ）のＩ−Ｉ線にお
ける断面図である。図１（ａ）に示すように、半導体チ
ップとしてのＭＭＩＣチップ１１はその素子形成面をセ
ラミック等からなる基板２１の主面と対向させるように
実装されている。

【００２７】ＭＭＩＣチップ１１は、例えば、ガリウム
ヒ素（ＧａＡｓ）からなり、その素子形成面上に、チタ
ン（Ｔｉ）及び金（Ａｕ）が積層されてなる第１の信号
線路１２，該第１の信号線路１２と接続されたパッド１
２ａ及び該第１の信号線路１２の両側部と所定間隔をお
いた第１の接地線路対１３が形成されている。

【００２８】基板２１の主面には、信号パッド２２及
び、例えばクロム（Ｃｒ），銅（Ｃｕ）及び金（Ａｕ）
が積層されてなる第２の接地線路対２３が形成されてい
る。

【００２９】ＭＭＩＣチップ１１は基板２１上に、いわ
ゆるマイクロバンプ実装（ＭＢＢ）法を用いて実装され
ている。すなわち、ＭＭＩＣチップ１１のパッド１２ａ
と基板２１の信号パッド２２とは、例えばＡｕからなる
マイクロバンプ３１を介して接続され、ＭＭＩＣチップ
１１の第１の接地線路対１３と基板２１の第２の接地線
路対２３とはマイクロバンプ３１を介して接続され、Ｍ
ＭＩＣチップ１１と基板２１とが互いに対向する領域に
光硬化型樹脂材３２が充填されて互いに固着されてい
る。

【００３０】図１（ｂ）の平面図に示すように、ＭＭＩ
Ｃチップ１１の素子形成面には、第１の信号線路１２及
び該第１の信号線路１２の両側部と所定間隔をおいた第
１の接地線路対１３が形成され、ＧａＡｓからなる基板
を誘電体領域とする第１のコプレーナ線路１４が構成さ
れている。該素子形成面の中央部には動作周波数が３０
ＧＨｚの高周波トランジスタ１５が形成されており、該
高周波トランジスタ１５の入力側及び出力側は第１の信
号線路１２とそれぞれ接続されると共に、該第１の信号
線路１２には、高周波トランジスタ１５用であって、第
１の信号線路１２に分岐部を有する第１のコプレーナ線
路１４からなる入力用及び出力用の各整合回路が形成さ
れている。

【００３１】第１の信号線路１２の両端部にはパッド１
２ａが形成され、該パッド１２ａ上にはそれぞれマイク
ロバンプ３１が設けられており、第１の接地線路対１３
上におけるＭＭＩＣチップ１１の周縁部にも多数のマイ
クロバンプ３１が設けられている。

【００３２】ここで、第１の信号線路１２と第１の接地
線路１３とが互いに隣接する側部同士の間隔は、所望の
インピーダンスによって異なるが、２μｍ〜５０μｍ程
度である。また、第１の信号線路１２及び第１の接地線
路対１３の膜厚は共に０．５μｍ〜３μｍである。

【００３３】図１（ｃ）の平面図に示すように、基板２
１の主面には、第２の信号線路２４及び該第２の信号線
路２４の両側部と所定間隔をおいた第２の接地線路対２
３が形成され、セラミック等からなる基板２１を誘電体
領域とする第２のコプレーナ線路２５が構成されてい
る。基板２１の主面上にはＭＭＩＣチップ１１が実装さ
れるチップ実装領域２６があり、第２のコプレーナ線路
２５におけるチップ実装領域２６にはマイクロバンプ３
１と対向する周縁部が残るように開口領域２５ａが設け
られている。

【００３４】チップ実装領域２６におけるＭＭＩＣチッ
プ１１のパッド１２ａと対向する位置に２つの信号パッ
ド２２が設けられており、該信号パッド２２はＤＣ成分
除去用のチップコンデンサ２７を介してそれぞれ第２の
信号線路２４と接続されている。また、基板２１の主面
上における信号パッド２２とチップコンデンサ２７との
間には、それぞれバイアス用線路２８が接続され、該バ
イアス用線路２８は、基板２１の周縁部に設けられたバ
イアスパッド２９とそれぞれ接続されている。

【００３５】ここで、第２の信号線路２４と第２の接地
線路２３とが互いに隣接する側部同士の間隔は、所望の
インピーダンスによって異なるが、５０μｍ〜３００μ
ｍ程度である。また、第２の信号線路２４及び第２の接
地線路対２３の膜厚は共に５μｍ〜５０μｍである。

【００３６】このように、本実施形態によると、ＭＭＩ
Ｃチップ１１と基板２１との各パッド間にマイクロバン
プ３１を介し、且つ、ＭＭＩＣチップ１１と基板２１と
の間に光硬化型樹脂３２を充填することにより固着され
ているため、光硬化型樹脂３２の収縮力によりマイクロ
バンプ３１の接続状態が強固となると共に、マイクロバ
ンプ３１の厚さを数μｍ程度に抑えられるため、マイク
ロバンプ３１の寄生インダクタンス成分を極めて小さく
できるので、高周波特性に優れる半導体装置を確実に得
られるようになる。

【００３７】また、本実施形態の特徴として、ＭＭＩＣ
チップ１１及び基板２１の導波線路に共にコプレーナ線
路１４，２５を用いているため、ＭＭＩＣチップ１１を
基板２１にフリップチップ実装する際に、第１の接地線
路対１３及び第２の接地線路対２３同士をマイクロバン
プ３１を介して直接接続することができる。これによ
り、線路が導体で取り囲まれてなる疑似的な閉空間が形
成されなくなるため、空洞共振が生じるおそれがなくな
り、安定なＭＭＩＣのフリップチップ実装を実現でき
る。また、ＭＭＩＣチップ１１において、コプレーナ線
路を用いているため、素子形成面と反対側の面に接地プ
レーンが不要となるので、ＭＭＩＣチップ１１に接地プ
レーンと信号配線とを接続するためのビアホールを設け
る必要がなくなり、製造コストも低減できる。このこと
は、基板２１の場合も同様である。

【００３８】さらに、本実施形態に係る半導体装置は、
基板２１上の第２の接地線路対２３が該第２の接地線路
対２３における第１の信号線路１２と対向する領域であ
るチップ実装領域２６に開口領域２５ａを有している。
このため、ＭＭＩＣチップ１１の素子形成面における第
１の信号線路１２の対向面に第２の接地線路対２３等の
導体が存在しなくなるので、第１の信号線路１２の電界
が該導体から影響を受けなくなり、導波線路の高周波特
性が安定する。

【００３９】また、基板２１上のチップ実装領域２６
に、ＭＭＩＣチップ１１の第１の接地線路対１３と同一
のパターンを有する第２の接地線路対２３を設けてもよ
い。この場合には、ＭＭＩＣチップ１１の第１の接地線
路対１３と基板２１の第２の接地線路対２３とが互いに
対向する領域に直接バンプを設けることができるため、
ＭＭＩＣチップ１１の周縁部でのみ接地されている第１
の接地線路対１３は第１の信号線路１２の近傍で接地で
きるので、ＭＭＩＣチップ１１の接地電位をより安定さ
せることができる。

【００４０】なお、本実施形態においては、一の面に形
成される導波線路をコプレーナ線路としたが、これに限
らず、２つの導体膜が互いに所定間隔をおいてなるスリ
ット部を有し、該スリット部に高周波信号を伝搬させる
スロット線路であってもよい。

【００４１】（第２の実施形態）本発明の第２の実施形
態はコプレーナ線路が形成され且つフリップチップ実装
されたＭＭＩＣを有する半導体装置において、ＭＭＩＣ
が実装基板の影響を受けない半導体装置に関する。

【００４２】以下、本発明の第２の実施形態について図
面を参照しながら説明する。

【００４３】図２は第２の実施形態に係る半導体装置の
断面構成を示し、図２において、図１（ａ）に示す構成
部材と同一の構成部材には同一の符号を付すことにより
説明を省略する。本実施形態に係る半導体装置は、基板
２１の主面におけるＭＭＩＣチップ１１と対向する領域
に凹部からなる空間部２１ａを有している。

【００４４】導波線路に、主面上の信号線路，基板及び
主面と反対側の面である裏面に設けられた接地プレーン
からなるマイクロストリップ線路を用いる場合には、信
号線路から生じる電界が裏面側に集中するのに対し、コ
プレーナ線路を用いる場合には、接地線路対が信号線路
と同一面上に形成されるため、信号線路の電界が線路形
成面の垂直方向にも広がりやすい。

【００４５】これは、ＭＭＩＣチップを基板にフリップ
チップ実装する際に、該ＭＭＩＣチップの素子形成面に
形成されたコプレーナ線路が、該素子形成面と対向する
基板側の導体面の影響を受けやすくなり、ＭＭＩＣチッ
プを実装する前後で該コプレーナ線路の特性が異なる可
能性があることを意味している。とりわけ、第１の実施
形態のように厚さが数μｍ以下のマイクロバンプ３１を
用いる場合には、第１のコプレーナ線路１４と数μｍの
間隔で基板２１の主面が位置することとなる。

【００４６】すなわち、基板２１上に配線等の導体膜が
設けられている場合には、ＭＭＩＣチップ１１の第１の
信号線路１２とわずか数μｍの間隔で導体膜が存在する
ことになるが、これは、通常のＭＭＩＣのコプレーナ線
路における信号線路と接地線路対との側部間の距離と同
程度の距離であり、ＭＭＩＣチップ１１上の第１の信号
線路１２を通過する高周波信号が、対向する基板２１側
の導体膜の影響を強く受けることが予想される。そこ
で、第１の実施形態においては、基板２１側の主面上に
おけるＭＭＩＣチップ１１とに対向する領域に導体膜を
形成しないようにしている。

【００４７】しかしながら、通常のコプレーナ線路は、
該線路が形成される基板（＝ＭＭＩＣチップ１１）と反
対側の領域には比誘電率が１の空気が存在しているとし
て設計されており、ＭＭＩＣチップ１１が実装される基
板２１が例えばアルミナセラミックからなるとすると、
その比誘電率は１０近くになり、たとえ基板２１上に導
体膜が設けられてなくても、該基板２１を構成する誘電
体が存在するだけでＭＭＩＣチップ１１の第１のコプレ
ーナ線路１４の電界に影響を与えるおそれがある。

【００４８】そこで、本実施形態においては、ＭＭＩＣ
チップ１１上の第１のコプレーナ線路１４に対する基板
２１上の導体部材に限らず基板２１本体による影響をも
低減させている。すなわち、基板２１の主面上における
ＭＭＩＣチップ１１と対向する領域には凹部からなる空
間部２１ａを設けることにより、誘電体からなる基板２
１とＭＭＩＣチップ１１との距離を拡大し、ＭＭＩＣチ
ップ１１上の第１のコプレーナ線路１４に与える影響を
無視できる程度に小さくすることができる。

【００４９】なお、ＭＢＢ法を用いて実装する場合に
は、この空間部２１ａに光硬化型樹脂３１が充填される
が、該光硬化型樹脂材３１の比誘電率は２〜３と小さい
のでセラミックと比べてＭＭＩＣチップ１１の第１のコ
プレーナ線路１４に及ぼす影響は極めて小さい。

【００５０】また、ＭＢＢ法のような光硬化型樹脂剤３
１を用いない実装法、例えば半田バンプ等を用いて実装
すれば、第１のコプレーナ線路１４に及ぼす影響をさら
に小さくできる。その場合は、凹部からなる空間部２１
ａの代わりに基板２１を貫通する孔部からなる空間部を
設けてもよい。

【００５１】（第３の実施形態）本発明の第１の実施形
態はコプレーナ線路及びブリッジ用線路が形成され且つ
フリップチップ実装されたＭＭＩＣを有する半導体装置
に関する。

【００５２】以下、本発明の第３の実施形態について図
面を参照しながら説明する。

【００５３】図３（ａ）〜（ｃ）は第３の実施形態に係
る半導体装置であって、（ａ）は断面構成を示し、
（ｂ）はＭＭＩＣチップの素子形成面の平面構成を示
し、（ｃ）は基板の主面の平面構成を示している。ここ
で、図３（ａ）は図３（ｂ）及び（ｃ）のII−II線にお
ける断面図であり、図３（ａ）〜（ｃ）において、図１
（ａ）〜（ｃ）にそれぞれ示す構成部材と同一の構成部
材には同一の符号を付すことにより説明を省略する。

【００５４】図３（ｃ）の平面図に示すように、本実施
形態に係る半導体装置は、基板２１の主面上のチップ実
装領域２６における入力用及び出力用の各整合回路と対
向する領域に、Ｃｒ，Ｃｕ及びＡｕが積層されてなる第
１のブリッジ接続用配線４１Ａ及び第２のブリッジ接続
用配線４１Ｂが形成されている。

【００５５】また、図３（ｂ）に示すように、ＭＭＩＣ
チップ１１の素子形成面上の第１の接地線路対１３にお
ける第１の信号線路１２の一方の分岐部近傍の第１のブ
リッジ領域１６Ａには４つのマイクロバンプ３１が第１
の信号線路１２を挟んで設けられており、他方の分岐部
近傍の第２のブリッジ領域１６Ｂにも４つのマイクロバ
ンプ３１が第１の信号線路１２を挟んで設けられてい
る。ここで、前述の第１のブリッジ接続用配線４１Ａは
第１のブリッジ領域１６Ａの４つのマイクロバンプ３１
と対応する位置に設けられ、第２のブリッジ接続用配線
４１Ｂは第２のブリッジ領域１６Ｂの４つのマイクロバ
ンプ３１と対応する位置に設けられている。

【００５６】従って、ＭＭＩＣチップ１１の素子形成面
が基板２１の主面と対向した状態で初めて、基板２１の
第１のブリッジ接続用配線４１Ａは、第１の信号線路１
２における第１のブリッジ領域１６Ａを跨ぐと共に、第
１の接地線路対１３における第１のブリッジ領域１６Ａ
とマイクロバンプ３１を介して接続され、同様に、第２
のブリッジ接続用配線４１Ｂは、第１の信号線路１２に
おける第２のブリッジ領域１６Ｂを跨ぐと共に、第１の
接地線路対１３における第２のブリッジ領域１６Ｂとマ
イクロバンプ３１を介して接続される。

【００５７】一般に、コプレーナ線路を用いた高周波回
路においては、線路の分岐部や屈曲部で生じやすい接地
電位の不安定状態を回避するために、接地線路対の分岐
部等の各電気長が異ならないように、エアブリッジ配線
法を用いて互いに対向する接地線路対同士を信号線路の
分岐部等を跨ぐようにブリッジ接続させる手法が採られ
る。

【００５８】このエアブリッジ配線法を用いると、ＭＭ
ＩＣの製造工程の増加によりコストが上昇するのみなら
ず、ＭＢＢ法のようなフリップチップ実装法の場合には
実装工程でＭＭＩＣのエアブリッジ配線が破壊されるお
それもあり、フリップチップ実装がきわめて困難となる
場合も考えられる。

【００５９】これに対し、本実施形態においては、基板
２１の主面上のチップ実装領域２６に各ブリッジ接続用
配線４１Ａ，４１Ｂを設けておき、フリップチップ実装
法を用いてＭＭＩＣチップ１１上の第１の接地線路対１
３と各ブリッジ接続用配線４１Ａ，４１Ｂとをマイクロ
バンプ３１を介してそれぞれ接続することにより、第１
の接地線路対１３のブリッジ接続を実現している。その
結果、コプレーナ線路を有するＭＭＩＣチップ１１のフ
リップチップ実装を可能にするだけでなく、さらに、Ｍ
ＭＩＣチップ１１のエアブリッジ配線をも不要にできる
低コストな高周波半導体装置を実現できる。

【００６０】以下、図３（ｂ）に基づいてブリッジ接続
について説明する。

【００６１】図３（ｂ）に示すように、ＭＭＩＣチップ
１１の素子形成面には、高周波トランジスタ１５の入力
側及び出力側にそれぞれオープンスタブからなる整合回
路を有しているが、前述のように、コプレーナ線路を有
するＭＭＩＣチップ１１においては、該オープンスタブ
と第１の信号線路１２との分岐点で第１の信号線路１２
の両側部を挟む第１の接地線路対１３を、例えば、各ブ
リッジ領域１６Ａ，１６Ｂにおいてエアブリッジ配線法
を用いてブリッジ接続することが多い。

【００６２】本実施形態においては、ＭＭＩＣチップ１
１側には、各ブリッジ領域１６Ａ，１６Ｂに複数のマイ
クロバンプ３１がそれぞれ設けられているだけで、ＭＭ
ＩＣチップ１１上にブリッジ配線は形成されない。従っ
て、フリップチップ実装時に、第１の接地線路対１３に
おけるブリッジ領域１６Ａ，１６Ｂが、マイクロバンプ
３１を介して図３（ｃ）に示す基板２１上のブリッジ接
続用配線４１Ａ，４１Ｂとそれぞれ接続されることによ
りブリッジ接続されることになる。この様子を、図３
（ａ）に示すマイクロバンプ３１を介した第１の接地線
路対１３とブリッジ接続用配線４１Ａとの断面構成に示
している。

【００６３】本実施形態は、バンプ介在型ブリッジ配線
と称してもよく、ＭＭＩＣチップ１１の実装時に信号線
路と同時に接地線路対の各ブリッジ接続をも実現できる
ため、ＭＭＩＣチップ１１上のエアブリッジ配線工程を
わざわざ行なう必要がなくなるので、高周波特性に優れ
た高周波半導体装置を容易に且つ確実に、より低コスト
で実現できる。

【００６４】なお、本実施形態においては、説明を容易
にするために、オープンスタブの接続部のみでブリッジ
配線を行なったが、これに限らずブリッジ接続が必要な
領域であれば同様にブリッジ接続が可能である。

【００６５】また、基板２１のチップ実装領域２６にお
ける各ブリッジ接続用配線４１Ａ，４１Ｂを除く領域に
凹部や開口部からなる空間部を設けることにより、第１
のコプレーナ線路１４に対する基板２１の影響を低減さ
せることも可能である。

【００６６】（第４の実施形態）本発明の第４の実施形
態はコプレーナ線路が形成され且つフリップチップ実装
されたＭＭＩＣを有する半導体装置において、ＭＭＩＣ
が実装基板の影響を受けにくい半導体装置に関する。

【００６７】以下、本発明の第４の実施形態について図
面を参照しながら説明する。

【００６８】図４は第４の実施形態に係る半導体装置の
断面構成を示し、図４において、図１（ａ）に示す構成
部材と同一の構成部材には同一の符号を付すことにより
説明を省略する。図４に示すように、本実施形態に係る
半導体装置は、ＭＭＩＣチップ１１の素子形成面上に、
第１のコプレーナ線路１４における第１の信号線路１２
及び第１の接地線路対１３をそれぞれ覆うように、比誘
電率が１００程度のチタン酸ストロンチウム（ＳｒＴｉ
Ｏ₃ ）等であって、下部高誘電体膜５１ａ及び上部高誘
電体膜５１ｂからなる高誘電体膜５１が形成されてい
る。上部高誘電体膜５１ｂはマイクロバンプ３１が設け
られる領域に開口部を有し、基板２１上のパッド２２と
の電気的な接続が確保されている。因みに、ＧａＡｓの
比誘電率は１３程度である。

【００６９】前述したように、コプレーナ線路はマイク
ロストリップ線路と比べて線路からの電界が線路形成面
の垂直方向にも広がりやすいため、コプレーナ線路が形
成されたＭＭＩＣチップ１１をフリップチップ実装する
と、ＭＭＩＣチップ１１の第１のコプレーナ線路１４か
らの電界が基板２１側の影響を受けやすくなる。

【００７０】しかしながら、本実施形態においては、Ｍ
ＭＩＣチップ１１の第１のコプレーナ線路１４の第１の
信号線路１２及び第１の接地線路対１３のそれぞれが高
誘電体膜５１により覆われているため、ＭＭＩＣチップ
１１の第１のコプレーナ線路１４からの電界を高誘電体
膜５１中に集中させ、該電界に対する周囲の影響を受け
にくくしている。

【００７１】また、第１のコプレーナ線路１４を高誘電
体膜５１で覆うと、該第１のコプレーナ線路１４の実効
誘電率が大きくなるため、線路を伝搬する信号の波長が
通常のコプレーナ線路と比べて短くなる。その結果、Ｍ
ＭＩＣチップ１１上の高周波回路をより短い線路を用い
て接続できるため、ＭＭＩＣチップ１１の素子形成面の
大部分を占有する線路長を短縮できる。これにより、Ｍ
ＭＩＣチップ１１のサイズを縮小できるので、装置の高
集積化及び小型化を図ることができる。

【００７２】なお、本実施形態においては、高誘電体膜
５１は第１のコプレーナ線路１４の周囲を全面的に覆っ
ているが、下部高誘電体膜５１ａ及び上部高誘電体膜５
１ｂのうちのいずれか一方であってもよく、さらには、
第１のコプレーナ線路１４における、少なくとも第１の
信号線路１２と第１の接地線路対１３との間の領域を覆
うように設けてもよい。

【００７３】（第５の実施形態）本発明の第５の実施形
態はコプレーナ線路が形成され且つフリップチップ実装
されたＭＭＩＣを有する半導体装置において、ＭＭＩＣ
が実装基板の影響を受けにくい半導体装置に関する。

【００７４】以下、本発明の第５の実施形態について図
面を参照しながら説明する。

【００７５】図５は第５の実施形態に係る半導体装置の
断面構成を示し、図５において、図１（ａ）に示す構成
部材と同一の構成部材には同一の符号を付すことにより
説明を省略する。図５に示すように、本実施形態に係る
半導体装置の基板２１の主面上には、例えば、Ｃｒ，Ｃ
ｕ及びＡｕが積層されてなる接地用導体膜５５と、ベン
ゾシクロブテン（ＢＣＢ）からなる誘電体膜５６とが順
次形成されている。誘電体膜５６上には、例えば、Ｃ
ｒ，Ｃｕ及びＡｕが積層されてなる第２の信号線路５７
及び該第２の信号線路５７の両側部と所定間隔をおいた
第２の接地線路対５８が形成され、誘電体膜５６を誘電
体領域とする第２のコプレーナ線路５９が構成されてい
る。誘電体膜５６には選択的にビアホール５６ａが形成
されており、第２の接地線路対５８と接地導体膜５５と
が電気的に接続されている。

【００７６】このように、本実施形態によると、基板２
１の主面上に補助的な接地導体膜５５及び特性が優れ且
つ形成が容易なＢＣＢからなる誘電体膜５６が設けら
れ、第２のコプレーナ線路５９の第２の接地線路対５８
がビアホールを介して接地導体膜５６と接続されている
ため、基板２１の第２の接地線路対５８の接地電位がよ
り安定する。従って、基板２１上の第２の接地線路対５
８の面積を電気的特性を犠牲にすることなく縮小するこ
ともできるため、ＭＭＩＣチップ１１の第１のコプレー
ナ線路１４から生じる電界が、素子形成面と対向する基
板２１側の導体部材から受ける影響を低減できる。

【００７７】さらに、第１のコプレーナ線路１４及び第
２のコプレーナ線路５９は共に擬似的な閉空間が形成さ
れることもない。

【００７８】なお、基板２１にセラミックを用いたがシ
リコン（Ｓｉ）であってもよい。

【００７９】また、第２の実施形態と同様に、基板２１
側の誘電体膜５６におけるＭＭＩＣチップ１１が対向す
る領域に凹部又は孔部からなる空間部を形成して、ＭＭ
ＩＣチップ１１の第１のコプレーナ線路１４の電界に対
する誘電体膜５６等の影響をさらに回避することも可能
である。

【００８０】また、第３の実施形態と同様に、ブリッジ
接続用配線を基板２１側に形成しておき、バンプ接続を
用いてＭＭＩＣチップ１１側の第１の接地線路対１３の
接地電位の安定化を図ることができる。

【００８１】また、第４の実施形態と同様に、ＭＭＩＣ
チップ１１の少なくとも第１の信号線路１２と第１の接
地線路対１３との間の領域を覆うように高誘電体膜を設
けることにより、第１のコプレーナ線路１４の電界に対
する誘電体膜５６等の影響を回避することも可能であ
る。

【００８２】また、第１〜第４の実施形態において、本
実施形態と同様に、基板２１の主面上に補助的な接地導
体膜５５及び誘電体膜５６を順次形成しておき、該誘電
体膜５６の上に第２のコプレーナ線路２５を形成しても
よい。この場合に、第２の実施形態においては、誘電体
膜５６の一部を除去した凹部を形成すればよい。

【００８３】また、第１〜第５の実施形態において、半
導体チップ１１の素子形成面上にＢＣＢ等からなる誘電
体膜５６を形成し、該誘電体膜上に第１のコプレーナ線
路１４を形成してもよい。

【００８４】

【発明の効果】本発明の半導体装置によると、半導体チ
ップに形成された第１のコプレーナ線路と基板に形成さ
れた第２のコプレーナ線路とが、導体に取り囲まれてな
る擬似的な閉空間が形成されないため、空洞共振を防止
することができるので動作が安定すると共に、半導体チ
ップがフリップ実装されているため、強固で安定な実装
形態を実現できる。

【００８５】本発明の半導体装置において、第１のコプ
レーナ線路が第１の信号線路及び該第１の信号線路の両
側部と所定の間隔をおいた第１の接地線路対からなり、
第２のコプレーナ線路が第２の信号線路及び該第２の信
号線路の両側部と所定の間隔をおいた第２の接地線路対
からなり、第２の接地線路対が、該第２の接地線路対に
おける第１の信号線路と対向する領域に開口領域を有し
ていると、半導体チップの第１の信号線路と対向する領
域に近接する導体膜が存在しないので、第１のコプレー
ナ線路を有する半導体チップを第２のコプレーナ線路を
有する基板上にフリップチップ実装しても第１のコプレ
ーナ線路からの電界に対する基板の影響を低減できる。

【００８６】本発明の半導体装置において、第１のコプ
レーナ線路が第１の信号線路及び該第１の信号線路の両
側部と所定の間隔をおいた第１の接地線路対からなり、
第２のコプレーナ線路が第２の信号線路及び該第２の信
号線路の両側部と所定の間隔をおいた第２の接地線路対
からなり、第２の接地線路対が、該第２の接地線路対に
おける第１の接地線路対と対向する領域に第１の接地線
路対と同一のパターンを有していると、半導体チップの
第１の接地線路対と基板の第２の接地線路対とが互いに
対向する領域に直接バンプを設けることができるので、
半導体チップの接地電位をより安定させることができ
る。

【００８７】本発明の半導体装置において、基板が該基
板における半導体チップの素子形成面と対向する領域に
凹部又は孔部からなる空間部をさらに有していると、半
導体チップの第１のコプレーナ線路からの電界が該第１
のコプレーナ線路と対向する基板の影響さえもほとんど
受けなくなり、電気的特性を一層安定させることができ
る。

【００８８】本発明の半導体装置において、第１のコプ
レーナ線路が信号線路及び該信号線路の両側部と所定の
間隔をおいた接地線路対からなり、基板が該基板の主面
における第１のコプレーナ線路と対向する領域に導体膜
からなるブリッジ用接続配線を有し、ブリッジ接続用配
線が、半導体チップの素子形成面が基板の主面と対向し
た状態で第１のコプレーナ線路の信号線路を跨ぎ且つ接
地線路対同士と電気的に接続されていると、通常のエア
ブリッジ配線技術を用いることなく、半導体チップ側の
接地電位を容易に且つ確実に安定させることができる。

【００８９】本発明の半導体装置において、第１のコプ
レーナ線路が信号線路及び該信号線路の両側部と所定の
間隔をおいた接地線路対からなり、半導体チップの素子
形成面が少なくとも信号線路と接地線路対との間の領域
が高誘電体膜に覆われていると、第１のコプレーナ線路
からの電界が該高誘電体膜に集中するため、該電界が周
囲の影響を受けにくくなると共に、高誘電体膜中を伝搬
する信号の波長が通常のコプレーナ線路を伝搬する信号
の波長よりも短くなる。このため、動作の安定化と、装
置の高集積化及び小型化とを同時に図ることができる。

【００９０】本発明の半導体装置において、半導体チッ
プが、少なくとも１つの高周波トランジスタと、少なく
とも１つの受動素子とを有するＭＭＩＣであると、高度
で且つ多機能を有するＭＭＩＣのフリップチップ実装が
所定の特性を犠牲にすることなく実現できる。

【００９１】本発明の半導体装置において、高周波トラ
ンジスタの動作周波数が１０ＧＨｚ以上であると、準ミ
リ波帯域からミリ波帯域までの高周波トランジスタを有
するの半導体チップのフリップチップ実装を実現でき
る。

【００９２】本発明の半導体装置において、第１のコプ
レーナ線路と第２のコプレーナ線路とがバンプを介して
接続されていると、互いの線路同士が確実に接続され
る。さらに、バンプの厚さが５μｍ以下であると、バン
プ本体のインダクタンス成分を無視できる。

【００９３】本発明の半導体装置において、基板と半導
体チップとが光硬化型樹脂材により互いに固着されてい
ると、基板と半導体チップとの接続部に圧縮応力が加わ
るので、基板と半導体チップとの間の電気的接続及び機
械的な接続がより確実となる。

【００９４】本発明の半導体装置において、基板が、主
面と第２のコプレーナ線路との間に主面側から順次形成
された接地用導体膜と誘電体膜とをさらに有しており、
第２のコプレーナ線路が信号線路及び該信号線路の両側
部と所定の間隔をおいた接地線路対からなり、接地線路
対と接地導体膜とが誘電体膜に設けられたビアホールを
介して電気的に接続されていると、基板上の第２のコプ
レーナ線路の接地線路対が接地導体膜と接続されている
ため、接地線路対の電位が安定すると共に、該接地線路
対の基板上の面積を低減できるため、半導体チップの第
１のコプレーナ線路からの電界に対する誘電体膜等の影
響を低減できる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置であって、（ａ）は（ｂ）及び（ｃ）のＩ
−Ｉ線における構成断面図であり、（ｂ）はＭＭＩＣチ
ップの素子形成面を示す平面図であり、（ｃ）は基板の
主面を示す平面図である。

【図２】本発明の第２の実施形態に係る半導体装置の構
成断面図である。

【図３】（ａ）〜（ｃ）は本発明の第３の実施形態に係
る半導体装置であって、（ａ）は（ｂ）及び（ｃ）のII
−II線における構成断面図であり、（ｂ）はＭＭＩＣチ
ップの素子形成面を示す平面図であり、（ｃ）は基板の
主面を示す平面図である。

【図４】本発明の第４の実施形態に係る半導体装置の構
成断面図である。

【図５】本発明の第５の実施形態に係る半導体装置の構
成断面図である。

【図６】従来のＭＭＩＣがフリップチップ実装されてな
る半導体装置を示す構成断面図である。

【符号の説明】

１１ＭＭＩＣチップ（半導体チップ）１２第１の信号線路１２ａパッド１３第１の接地線路対１４第１のコプレーナ線路１５高周波トランジスタ１６Ａ第１のブリッジ領域１６Ｂ第２のブリッジ領域２１基板２１空間部（凹部）２２信号パッド２３第２の接地線路対２４第２の信号線路２５第２のコプレーナ線路２５ａ開口領域２６チップ実装領域２７チップコンデンサ２８バイアス用線路２９バイアスパッド３１マイクロバンプ３２光硬化型樹脂材４１Ａ第１のブリッジ接続用配線４１Ｂ第２のブリッジ接続用配線５１高誘電体膜５１ａ下部高誘電体膜５１ｂ上部高誘電体膜５６接地用導体膜５６ａビアホール５７第２の信号線路５８第２の接地線路対５９第２のコプレーナ線路

Claims

【特許請求の範囲】

【請求項１】素子形成面に、高周波トランジスタ及び
該高周波トランジスタと接続された導体膜からなる第１
のコプレーナ線路を有する半導体チップと、主面に導体膜からなる第２のコプレーナ線路を有する基
板とを備え、前記半導体チップの素子形成面が前記基板の主面と対向
した状態で、前記第１のコプレーナ線路と前記第２のコ
プレーナ線路とが互いに接続されていることを特徴とす
る半導体装置。
【請求項２】前記第１のコプレーナ線路は、第１の信
号線路及び該第１の信号線路の両側部と所定の間隔をお
いた第１の接地線路対からなり、前記第２のコプレーナ線路は、第２の信号線路及び該第
２の信号線路の両側部と所定の間隔をおいた第２の接地
線路対からなり、前記第２の接地線路対は、該第２の接地線路対における
前記第１の信号線路と対向する領域に開口領域を有して
いることを特徴とする請求項１に記載の半導体装置。
【請求項３】前記第１のコプレーナ線路は、第１の信
号線路及び該第１の信号線路の両側部と所定の間隔をお
いた第１の接地線路対からなり、前記第２のコプレーナ線路は、第２の信号線路及び該第
２の信号線路の両側部と所定の間隔をおいた第２の接地
線路対からなり、前記第２の接地線路対は、該第２の接地線路対における
前記第１の接地線路対と対向する領域に前記第１の接地
線路対と同一のパターンを有していることを特徴とする
請求項１に記載の半導体装置。
【請求項４】前記基板は該基板における前記半導体チ
ップの素子形成面と対向する領域に凹部又は孔部からな
る空間部をさらに有していることを特徴とする請求項１
に記載の半導体装置。
【請求項５】前記第１のコプレーナ線路は、信号線路
及び該信号線路の両側部と所定の間隔をおいた接地線路
対からなり、前記基板は該基板の主面における前記第１のコプレーナ
線路と対向する領域に導体膜からなるブリッジ用接続配
線を有し、前記ブリッジ接続用配線は、前記半導体チップの素子形
成面が前記基板の主面と対向した状態で前記第１のコプ
レーナ線路の前記信号線路を跨ぎ且つ前記接地線路対同
士と電気的に接続されていることを特徴とする請求項１
に記載の半導体装置。
【請求項６】前記第１のコプレーナ線路は、信号線路
及び該信号線路の両側部と所定の間隔をおいた接地線路
対からなり、前記半導体チップの素子形成面は少なくとも前記信号線
路と前記接地線路対との間の領域が高誘電体膜に覆われ
ていることを特徴とする請求項１に記載の半導体装置。
【請求項７】前記半導体チップは、少なくとも１つの
高周波トランジスタと、少なくとも１つの受動素子とを
有するＭＭＩＣであることを特徴とする請求項１に記載
の半導体装置。
【請求項８】前記高周波トランジスタの動作周波数は
１０ＧＨｚ以上であることを特徴とする請求項１に記載
の半導体装置。
【請求項９】前記第１のコプレーナ線路と前記第２の
コプレーナ線路とはバンプを介して接続されていること
を特徴とする請求項１に記載の半導体装置。
【請求項１０】前記バンプの厚さは５μｍ以下である
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】前記基板と前記半導体チップとは光硬
化型樹脂材により互いに固着されていることを特徴とす
る請求項１に記載の半導体装置。
【請求項１２】前記基板は、主面と前記第２のコプ
レーナ線路との間に前記主面側から順次形成された接地
用導体膜と誘電体膜とをさらに有しており、前記第２のコプレーナ線路は信号線路及び該信号線路の
両側部と所定の間隔をおいた接地線路対からなり、前記接地線路対と前記接地導体膜とは、前記誘電体膜に
設けられたビアホールを介して電気的に接続されている
ことを特徴とする請求項１に記載の半導体装置。