JP4015746B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、準ミリ波帯域からミリ波帯域において使用され、フリップチップ実装を可能とする高周波用半導体装置に関する。
【０００２】
【従来の技術】
近年、情報通信分野における技術の進展は著しく、通信機器が扱う周波数帯域もマイクロ波帯域からミリ波帯域へとより高い周波数帯域への展開が図られている。これに伴い、通信機器に用いられるトランジスタ素子の高速化も著しく、最近では、III −Ｖ族からなる化合物半導体を用いたヘテロ接合トランジスタ素子等において１００ＧＨｚを越えるカットオフ周波数を持つデバイスが実現されている。ところが、このようなマイクロ波帯域からミリ波帯域までの高周波帯域を扱う通信機器においては、トランジスタの素子特性と同様に回路を構成する半導体チップの実装方法が問題となる。例えば、実装工程を経た後に新たな寄生容量や寄生インダクタンス（＝寄生リアクタンス）が回路中に生じることが多く、この寄生リアクタンスが通信機器に与える影響は、その通信機器が扱う周波数に比例して大きくなるため、該周波数が上昇するほど寄生リアクタンス成分を抑える必要がある。また、前述のマイクロ波帯域からミリ波帯域までの周波数帯域を扱う通信機器においては、回路を構成する素子同士又は回路同士を接続する接続部品等の寸法が信号の波長と近づくため、回路設計を行なう際には該接続部品の寸法を十分に考慮する必要がある。
【０００３】
このような問題を解決する手段に、半導体プロセスを用いて一の半導体基板上にトランジスタ素子と受動回路とを作製するＭＭＩＣ（＝ＭｏｎｏｌｉｔｈｉｃＭｉｃｒｏｗａｖｅ ＩＣ）がある。このＭＭＩＣは、一の半導体チップにトランジスタと周辺回路とが一体化されてなり、一体化されることにより接続部品の数が減るため寄生リアクタンス成分が減少する。また、微細加工に優れた半導体プロセスを用いているため高精度な加工を実現できると共に、半導体プロセスの量産効果によって製造コストの低減も期待できる。
【０００４】
ところで、従来のＭＭＩＣは、現状では通信機器のすべての回路を１チップの半導体ＩＣに集積化することは極めて困難であり、実際には通信機器のすべての回路を互いに異なる機能ごとに複数のＭＭＩＣに分割し、分割された各ＭＭＩＣを適当に組み合わせて所定の回路を構成する必要がある。
【０００５】
そこで、ＭＭＩＣの実装方法としてフリップチップ実装が試みられているが、ＭＭＩＣのフリップチップ実装には、例えば、文献「電子情報通信学会１９９７年総合大会講演論文集 エレクトロニクス１分冊 第６８ページ（講演番号Ｃ−２−１３）」に述べられているような問題が存在する。この問題を図面に基づいて説明する。
【０００６】
図６は従来のＭＭＩＣがフリップチップ実装されてなる半導体装置の断面構成を示している。図６に示すように、絶縁性基板１１１の主面には第１の配線パターン１１２が形成され、主面と反対側の面には第１のＧＮＤプレーン１１３が形成され、第１の配線パターン１１２と第１のＧＮＤプレーン１１３とにより第１のマイクロストリップ線路が構成され、第１の配線パターン１１２は絶縁性基板１１１に適当に設けられた第１のビアホール１１４を通して接地されている。
【０００７】
絶縁性基板１１１の主面には、素子形成面を該主面と対向させたＭＭＩＣチップ１１５がバンプ１１６を介在させて実装されている。ＭＭＩＣチップ１１５の素子形成面には高周波トランジスタ（図示せず）及び第２の配線パターン１１７が形成され、素子形成面と反対側の面には第２の配線パターン１１７と第２のマイクロストリップ線路を構成する第２のＧＮＤプレーン１１８が形成され、第２の配線パターン１１７は基板に適当に設けられた第２のビアホール１１９を通して接地されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、前記従来のフリップチップ実装されたＭＭＩＣ１１５は、絶縁性基板１１１及びＭＭＩＣチップ１１５のそれぞれがＧＮＤプレーン１１３，１１８を有しており、これらが空間的に分離しているため、接地電位が安定せず、共振や不要発振といった予期せぬトラブルを生じる危険性がある。また、図６に示すように、第１のＧＮＤプレーン１１３，第１のビアホール１１４，第１の配線１１２，バンプ１１６，第２のビアホール１１９及び第２のＧＮＤプレーン１１８からなる擬似的な閉空間が構成され、この閉空間はマイクロストリップ線路中を伝搬する信号によって容易に励起されて空洞共振を起こす。その結果、絶縁性基板１１１及びＭＭＩＣチップ１１５の材料や寸法によって空洞共振の共振周波数が使用周波数に近づくような場合には回路動作に予期せぬ大きな影響を与えてしまうという問題を有している。
【０００９】
本発明は、前記従来の問題を解決し、フリップチップ実装を行なっても共振や不要発振を起こしにくく且つ寄生効果が小さいＭＭＩＣを実現できるようにすることを目的とする。
【００１０】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、フリップチップ実装用の半導体チップに設けられる線路及び該半導体チップと対向する基板に設けられる線路を共にコプレーナ線路とする。
【００１１】
具体的に、本発明に係る半導体装置は、素子形成面に高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第１のコプレーナ線路を有する半導体チップと、主面に導体膜からなる第２のコプレーナ線路を有する基板とを備え、半導体チップの素子形成面が基板の主面と対向した状態で、第１のコプレーナ線路と第２のコプレーナ線路とが互いに接続されている。
【００１２】
本発明の半導体装置によると、信号線路及び該信号線路の両側部と所定間隔をおいた接地線路対からなるコプレーナ線路は、一の基板面、すなわち、主面に形成されるため、マイクロストリップ線路のように該主面と反対側の面に接地パターンを設ける必要がない。従って、半導体チップの第１のコプレーナ線路と基板の第２のコプレーナ線路とを導体が取り囲む擬似的な閉空間が形成されない。
【００１３】
本発明の半導体装置において、第１のコプレーナ線路が第１の信号線路及び該第１の信号線路の両側部と所定の間隔をおいた第１の接地線路対からなり、第２のコプレーナ線路が第２の信号線路及び該第２の信号線路の両側部と所定の間隔をおいた第２の接地線路対からなり、第２の接地線路対が、該第２の接地線路対における第１の信号線路と対向する領域に開口領域を有していることが好ましい。このようにすると、マイクロストリップ線路と比べて各信号線路からの電界が主面の垂直方向にも広がりやすいコプレーナ線路は、該主面の垂直方向に導体のみならず誘電体からなる部材が存在しても該部材から電気的な影響を受けやすいが、第２の接地線路対が該第２の接地線路対における第１の信号線路と対向する領域に開口領域を有しているため、半導体チップの第１の信号線路と対向する領域に近接する導体膜が存在しないので、第１のコプレーナ線路が形成された半導体チップを第２のコプレーナ線路が形成された基板上にフリップチップ実装しても該第１のコプレーナ線路から生じる電界に対する基板の影響を低減できる。
【００１４】
本発明の半導体装置において、第１のコプレーナ線路が第１の信号線路及び該第１の信号線路の両側部と所定の間隔をおいた第１の接地線路対からなり、第２のコプレーナ線路が第２の信号線路及び該第２の信号線路の両側部と所定の間隔をおいた第２の接地線路対からなり、第２の接地線路対が、該第２の接地線路対における第１の接地線路対と対向する領域に第１の接地線路対と同一のパターンを有していることが好ましい。このようにすると、半導体チップがフリップチップ実装されているため、半導体チップの第１の接地線路対と基板の第２の接地線路対とを互いに接続するバンプの位置を、第１の接地線路対及び第２の接地線路対が互いに対向する領域に直接設けることができるので、半導体チップの接地電位をより安定させることができる。
【００１５】
本発明の半導体装置において、基板が該基板における半導体チップの素子形成面と対向する領域に凹部又は孔部からなる空間部をさらに有していることが好ましい。このようにすると、基板における半導体チップの素子形成面と対向する領域に空間部が設けられているため、半導体チップの第１のコプレーナ線路からの電界が該第１のコプレーナ線路と対向する基板の影響さえもほとんど受けなくなる。
【００１６】
本発明の半導体装置において、第１のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、基板が該基板の主面における第１のコプレーナ線路と対向する領域に導体膜からなるブリッジ用接続配線を有し、ブリッジ接続用配線が、半導体チップの素子形成面が基板の主面と対向した状態で第１のコプレーナ線路の信号線路を跨ぎ且つ接地線路対同士と電気的に接続されていることが好ましい。このようにすると、従来のＭＭＩＣにおいては、該ＭＭＩＣに設けられたコプレーナ線路の分岐部や屈曲部において、該分岐部等における線路の高周波特性を調整するために接地線路対同士を接続するエアブリッジ配線を設けるが、本発明の半導体装置においては、半導体チップと対向する基板の主面に設けたブリッジ用接続配線が、半導体チップの素子形成面と対向した状態で初めて第１のコプレーナ線路の信号線路を跨ぎ且つ接地線路対同士と電気的に接続されるため、通常のエアブリッジ配線技術を用いることなく、接地電位の安定化を容易に且つ確実に図ることができる。
【００１７】
本発明の半導体装置において、第１のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、半導体チップの素子形成面が少なくとも信号線路と接地線路対との間の領域が高誘電体膜に覆われていることが好ましい。このようにすると、第１のコプレーナ線路の信号線路と接地線路対とによって形成される電界が高誘電体膜中に集中することにより周囲に広がらなくなるため、該電界は周囲の影響を受けにくくなる。また、高誘電体膜中を伝搬する信号の波長が通常のコプレーナ線路を伝搬する信号の波長よりも短くなる。
【００１８】
本発明の半導体装置において、半導体チップが、少なくとも１つの高周波トランジスタと、少なくとも１つの受動素子とを有するＭＭＩＣであることが好ましい。
【００１９】
本発明の半導体装置において、高周波トランジスタの動作周波数が１０ＧＨｚ以上であることが好ましい。
【００２０】
本発明の半導体装置において、第１のコプレーナ線路と第２のコプレーナ線路とがバンプを介して接続されていることが好ましい。
【００２１】
本発明の半導体装置において、バンプの厚さが５μｍ以下であることが好ましい。
【００２２】
本発明の半導体装置において、基板と半導体チップとが光硬化型樹脂材により互いに固着されていることが好ましい。
【００２３】
本発明の半導体装置において、基板が、主面と第２のコプレーナ線路との間に主面側から順次形成された接地用導体膜と誘電体膜とをさらに有しており、第２のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、接地線路対と接地導体膜とが誘電体膜に設けられたビアホールを介して電気的に接続されていることが好ましい。
【００２４】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態はコプレーナ線路が形成され且つフリップチップ実装されたＭＭＩＣを有する半導体装置に関する。
【００２５】
以下、本発明の第１の実施形態について図面を参照しながら説明する。
【００２６】
図１（ａ）〜（ｃ）は第１の実施形態に係る半導体装置であって、（ａ）は断面構成を示し、（ｂ）はＭＭＩＣチップの素子形成面の平面構成を示し、（ｃ）は基板の主面の平面構成を示している。ここで、図１（ａ）は図１（ｂ）及び（ｃ）のＩ−Ｉ線における断面図である。図１（ａ）に示すように、半導体チップとしてのＭＭＩＣチップ１１はその素子形成面をセラミック等からなる基板２１の主面と対向させるように実装されている。
【００２７】
ＭＭＩＣチップ１１は、例えば、ガリウムヒ素（ＧａＡｓ）からなり、その素子形成面上に、チタン（Ｔｉ）及び金（Ａｕ）が積層されてなる第１の信号線路１２，該第１の信号線路１２と接続されたパッド１２ａ及び該第１の信号線路１２の両側部と所定間隔をおいた第１の接地線路対１３が形成されている。
【００２８】
基板２１の主面には、信号パッド２２及び、例えばクロム（Ｃｒ），銅（Ｃｕ）及び金（Ａｕ）が積層されてなる第２の接地線路対２３が形成されている。
【００２９】
ＭＭＩＣチップ１１は基板２１上に、いわゆるマイクロバンプ実装（ＭＢＢ）法を用いて実装されている。すなわち、ＭＭＩＣチップ１１のパッド１２ａと基板２１の信号パッド２２とは、例えばＡｕからなるマイクロバンプ３１を介して接続され、ＭＭＩＣチップ１１の第１の接地線路対１３と基板２１の第２の接地線路対２３とはマイクロバンプ３１を介して接続され、ＭＭＩＣチップ１１と基板２１とが互いに対向する領域に光硬化型樹脂材３２が充填されて互いに固着されている。
【００３０】
図１（ｂ）の平面図に示すように、ＭＭＩＣチップ１１の素子形成面には、第１の信号線路１２及び該第１の信号線路１２の両側部と所定間隔をおいた第１の接地線路対１３が形成され、ＧａＡｓからなる基板を誘電体領域とする第１のコプレーナ線路１４が構成されている。該素子形成面の中央部には動作周波数が３０ＧＨｚの高周波トランジスタ１５が形成されており、該高周波トランジスタ１５の入力側及び出力側は第１の信号線路１２とそれぞれ接続されると共に、該第１の信号線路１２には、高周波トランジスタ１５用であって、第１の信号線路１２に分岐部を有する第１のコプレーナ線路１４からなる入力用及び出力用の各整合回路が形成されている。
【００３１】
第１の信号線路１２の両端部にはパッド１２ａが形成され、該パッド１２ａ上にはそれぞれマイクロバンプ３１が設けられており、第１の接地線路対１３上におけるＭＭＩＣチップ１１の周縁部にも多数のマイクロバンプ３１が設けられている。
【００３２】
ここで、第１の信号線路１２と第１の接地線路１３とが互いに隣接する側部同士の間隔は、所望のインピーダンスによって異なるが、２μｍ〜５０μｍ程度である。また、第１の信号線路１２及び第１の接地線路対１３の膜厚は共に０．５μｍ〜３μｍである。
【００３３】
図１（ｃ）の平面図に示すように、基板２１の主面には、第２の信号線路２４及び該第２の信号線路２４の両側部と所定間隔をおいた第２の接地線路対２３が形成され、セラミック等からなる基板２１を誘電体領域とする第２のコプレーナ線路２５が構成されている。基板２１の主面上にはＭＭＩＣチップ１１が実装されるチップ実装領域２６があり、第２のコプレーナ線路２５におけるチップ実装領域２６にはマイクロバンプ３１と対向する周縁部が残るように開口領域２５ａが設けられている。
【００３４】
チップ実装領域２６におけるＭＭＩＣチップ１１のパッド１２ａと対向する位置に２つの信号パッド２２が設けられており、該信号パッド２２はＤＣ成分除去用のチップコンデンサ２７を介してそれぞれ第２の信号線路２４と接続されている。また、基板２１の主面上における信号パッド２２とチップコンデンサ２７との間には、それぞれバイアス用線路２８が接続され、該バイアス用線路２８は、基板２１の周縁部に設けられたバイアスパッド２９とそれぞれ接続されている。
【００３５】
ここで、第２の信号線路２４と第２の接地線路２３とが互いに隣接する側部同士の間隔は、所望のインピーダンスによって異なるが、５０μｍ〜３００μｍ程度である。また、第２の信号線路２４及び第２の接地線路対２３の膜厚は共に５μｍ〜５０μｍである。
【００３６】
このように、本実施形態によると、ＭＭＩＣチップ１１と基板２１との各パッド間にマイクロバンプ３１を介し、且つ、ＭＭＩＣチップ１１と基板２１との間に光硬化型樹脂３２を充填することにより固着されているため、光硬化型樹脂３２の収縮力によりマイクロバンプ３１の接続状態が強固となると共に、マイクロバンプ３１の厚さを数μｍ程度に抑えられるため、マイクロバンプ３１の寄生インダクタンス成分を極めて小さくできるので、高周波特性に優れる半導体装置を確実に得られるようになる。
【００３７】
また、本実施形態の特徴として、ＭＭＩＣチップ１１及び基板２１の導波線路に共にコプレーナ線路１４，２５を用いているため、ＭＭＩＣチップ１１を基板２１にフリップチップ実装する際に、第１の接地線路対１３及び第２の接地線路対２３同士をマイクロバンプ３１を介して直接接続することができる。これにより、線路が導体で取り囲まれてなる疑似的な閉空間が形成されなくなるため、空洞共振が生じるおそれがなくなり、安定なＭＭＩＣのフリップチップ実装を実現できる。また、ＭＭＩＣチップ１１において、コプレーナ線路を用いているため、素子形成面と反対側の面に接地プレーンが不要となるので、ＭＭＩＣチップ１１に接地プレーンと信号配線とを接続するためのビアホールを設ける必要がなくなり、製造コストも低減できる。このことは、基板２１の場合も同様である。
【００３８】
さらに、本実施形態に係る半導体装置は、基板２１上の第２の接地線路対２３が該第２の接地線路対２３における第１の信号線路１２と対向する領域であるチップ実装領域２６に開口領域２５ａを有している。このため、ＭＭＩＣチップ１１の素子形成面における第１の信号線路１２の対向面に第２の接地線路対２３等の導体が存在しなくなるので、第１の信号線路１２の電界が該導体から影響を受けなくなり、導波線路の高周波特性が安定する。
【００３９】
また、基板２１上のチップ実装領域２６に、ＭＭＩＣチップ１１の第１の接地線路対１３と同一のパターンを有する第２の接地線路対２３を設けてもよい。この場合には、ＭＭＩＣチップ１１の第１の接地線路対１３と基板２１の第２の接地線路対２３とが互いに対向する領域に直接バンプを設けることができるため、ＭＭＩＣチップ１１の周縁部でのみ接地されている第１の接地線路対１３は第１の信号線路１２の近傍で接地できるので、ＭＭＩＣチップ１１の接地電位をより安定させることができる。
【００４０】
なお、本実施形態においては、一の面に形成される導波線路をコプレーナ線路としたが、これに限らず、２つの導体膜が互いに所定間隔をおいてなるスリット部を有し、該スリット部に高周波信号を伝搬させるスロット線路であってもよい。
【００４１】
（第２の実施形態）
本発明の第２の実施形態はコプレーナ線路が形成され且つフリップチップ実装されたＭＭＩＣを有する半導体装置において、ＭＭＩＣが実装基板の影響を受けない半導体装置に関する。
【００４２】
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００４３】
図２は第２の実施形態に係る半導体装置の断面構成を示し、図２において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。本実施形態に係る半導体装置は、基板２１の主面におけるＭＭＩＣチップ１１と対向する領域に凹部からなる空間部２１ａを有している。
【００４４】
導波線路に、主面上の信号線路，基板及び主面と反対側の面である裏面に設けられた接地プレーンからなるマイクロストリップ線路を用いる場合には、信号線路から生じる電界が裏面側に集中するのに対し、コプレーナ線路を用いる場合には、接地線路対が信号線路と同一面上に形成されるため、信号線路の電界が線路形成面の垂直方向にも広がりやすい。
【００４５】
これは、ＭＭＩＣチップを基板にフリップチップ実装する際に、該ＭＭＩＣチップの素子形成面に形成されたコプレーナ線路が、該素子形成面と対向する基板側の導体面の影響を受けやすくなり、ＭＭＩＣチップを実装する前後で該コプレーナ線路の特性が異なる可能性があることを意味している。とりわけ、第１の実施形態のように厚さが数μｍ以下のマイクロバンプ３１を用いる場合には、第１のコプレーナ線路１４と数μｍの間隔で基板２１の主面が位置することとなる。
【００４６】
すなわち、基板２１上に配線等の導体膜が設けられている場合には、ＭＭＩＣチップ１１の第１の信号線路１２とわずか数μｍの間隔で導体膜が存在することになるが、これは、通常のＭＭＩＣのコプレーナ線路における信号線路と接地線路対との側部間の距離と同程度の距離であり、ＭＭＩＣチップ１１上の第１の信号線路１２を通過する高周波信号が、対向する基板２１側の導体膜の影響を強く受けることが予想される。そこで、第１の実施形態においては、基板２１側の主面上におけるＭＭＩＣチップ１１とに対向する領域に導体膜を形成しないようにしている。
【００４７】
しかしながら、通常のコプレーナ線路は、該線路が形成される基板（＝ＭＭＩＣチップ１１）と反対側の領域には比誘電率が１の空気が存在しているとして設計されており、ＭＭＩＣチップ１１が実装される基板２１が例えばアルミナセラミックからなるとすると、その比誘電率は１０近くになり、たとえ基板２１上に導体膜が設けられてなくても、該基板２１を構成する誘電体が存在するだけでＭＭＩＣチップ１１の第１のコプレーナ線路１４の電界に影響を与えるおそれがある。
【００４８】
そこで、本実施形態においては、ＭＭＩＣチップ１１上の第１のコプレーナ線路１４に対する基板２１上の導体部材に限らず基板２１本体による影響をも低減させている。すなわち、基板２１の主面上におけるＭＭＩＣチップ１１と対向する領域には凹部からなる空間部２１ａを設けることにより、誘電体からなる基板２１とＭＭＩＣチップ１１との距離を拡大し、ＭＭＩＣチップ１１上の第１のコプレーナ線路１４に与える影響を無視できる程度に小さくすることができる。
【００４９】
なお、ＭＢＢ法を用いて実装する場合には、この空間部２１ａに光硬化型樹脂３１が充填されるが、該光硬化型樹脂材３１の比誘電率は２〜３と小さいのでセラミックと比べてＭＭＩＣチップ１１の第１のコプレーナ線路１４に及ぼす影響は極めて小さい。
【００５０】
また、ＭＢＢ法のような光硬化型樹脂剤３１を用いない実装法、例えば半田バンプ等を用いて実装すれば、第１のコプレーナ線路１４に及ぼす影響をさらに小さくできる。その場合は、凹部からなる空間部２１ａの代わりに基板２１を貫通する孔部からなる空間部を設けてもよい。
【００５１】
（第３の実施形態）
本発明の第１の実施形態はコプレーナ線路及びブリッジ用線路が形成され且つフリップチップ実装されたＭＭＩＣを有する半導体装置に関する。
【００５２】
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００５３】
図３（ａ）〜（ｃ）は第３の実施形態に係る半導体装置であって、（ａ）は断面構成を示し、（ｂ）はＭＭＩＣチップの素子形成面の平面構成を示し、（ｃ）は基板の主面の平面構成を示している。ここで、図３（ａ）は図３（ｂ）及び（ｃ）のII−II線における断面図であり、図３（ａ）〜（ｃ）において、図１（ａ）〜（ｃ）にそれぞれ示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５４】
図３（ｃ）の平面図に示すように、本実施形態に係る半導体装置は、基板２１の主面上のチップ実装領域２６における入力用及び出力用の各整合回路と対向する領域に、Ｃｒ，Ｃｕ及びＡｕが積層されてなる第１のブリッジ接続用配線４１Ａ及び第２のブリッジ接続用配線４１Ｂが形成されている。
【００５５】
また、図３（ｂ）に示すように、ＭＭＩＣチップ１１の素子形成面上の第１の接地線路対１３における第１の信号線路１２の一方の分岐部近傍の第１のブリッジ領域１６Ａには４つのマイクロバンプ３１が第１の信号線路１２を挟んで設けられており、他方の分岐部近傍の第２のブリッジ領域１６Ｂにも４つのマイクロバンプ３１が第１の信号線路１２を挟んで設けられている。ここで、前述の第１のブリッジ接続用配線４１Ａは第１のブリッジ領域１６Ａの４つのマイクロバンプ３１と対応する位置に設けられ、第２のブリッジ接続用配線４１Ｂは第２のブリッジ領域１６Ｂの４つのマイクロバンプ３１と対応する位置に設けられている。
【００５６】
従って、ＭＭＩＣチップ１１の素子形成面が基板２１の主面と対向した状態で初めて、基板２１の第１のブリッジ接続用配線４１Ａは、第１の信号線路１２における第１のブリッジ領域１６Ａを跨ぐと共に、第１の接地線路対１３における第１のブリッジ領域１６Ａとマイクロバンプ３１を介して接続され、同様に、第２のブリッジ接続用配線４１Ｂは、第１の信号線路１２における第２のブリッジ領域１６Ｂを跨ぐと共に、第１の接地線路対１３における第２のブリッジ領域１６Ｂとマイクロバンプ３１を介して接続される。
【００５７】
一般に、コプレーナ線路を用いた高周波回路においては、線路の分岐部や屈曲部で生じやすい接地電位の不安定状態を回避するために、接地線路対の分岐部等の各電気長が異ならないように、エアブリッジ配線法を用いて互いに対向する接地線路対同士を信号線路の分岐部等を跨ぐようにブリッジ接続させる手法が採られる。
【００５８】
このエアブリッジ配線法を用いると、ＭＭＩＣの製造工程の増加によりコストが上昇するのみならず、ＭＢＢ法のようなフリップチップ実装法の場合には実装工程でＭＭＩＣのエアブリッジ配線が破壊されるおそれもあり、フリップチップ実装がきわめて困難となる場合も考えられる。
【００５９】
これに対し、本実施形態においては、基板２１の主面上のチップ実装領域２６に各ブリッジ接続用配線４１Ａ，４１Ｂを設けておき、フリップチップ実装法を用いてＭＭＩＣチップ１１上の第１の接地線路対１３と各ブリッジ接続用配線４１Ａ，４１Ｂとをマイクロバンプ３１を介してそれぞれ接続することにより、第１の接地線路対１３のブリッジ接続を実現している。その結果、コプレーナ線路を有するＭＭＩＣチップ１１のフリップチップ実装を可能にするだけでなく、さらに、ＭＭＩＣチップ１１のエアブリッジ配線をも不要にできる低コストな高周波半導体装置を実現できる。
【００６０】
以下、図３（ｂ）に基づいてブリッジ接続について説明する。
【００６１】
図３（ｂ）に示すように、ＭＭＩＣチップ１１の素子形成面には、高周波トランジスタ１５の入力側及び出力側にそれぞれオープンスタブからなる整合回路を有しているが、前述のように、コプレーナ線路を有するＭＭＩＣチップ１１においては、該オープンスタブと第１の信号線路１２との分岐点で第１の信号線路１２の両側部を挟む第１の接地線路対１３を、例えば、各ブリッジ領域１６Ａ，１６Ｂにおいてエアブリッジ配線法を用いてブリッジ接続することが多い。
【００６２】
本実施形態においては、ＭＭＩＣチップ１１側には、各ブリッジ領域１６Ａ，１６Ｂに複数のマイクロバンプ３１がそれぞれ設けられているだけで、ＭＭＩＣチップ１１上にブリッジ配線は形成されない。従って、フリップチップ実装時に、第１の接地線路対１３におけるブリッジ領域１６Ａ，１６Ｂが、マイクロバンプ３１を介して図３（ｃ）に示す基板２１上のブリッジ接続用配線４１Ａ，４１Ｂとそれぞれ接続されることによりブリッジ接続されることになる。この様子を、図３（ａ）に示すマイクロバンプ３１を介した第１の接地線路対１３とブリッジ接続用配線４１Ａとの断面構成に示している。
【００６３】
本実施形態は、バンプ介在型ブリッジ配線と称してもよく、ＭＭＩＣチップ１１の実装時に信号線路と同時に接地線路対の各ブリッジ接続をも実現できるため、ＭＭＩＣチップ１１上のエアブリッジ配線工程をわざわざ行なう必要がなくなるので、高周波特性に優れた高周波半導体装置を容易に且つ確実に、より低コストで実現できる。
【００６４】
なお、本実施形態においては、説明を容易にするために、オープンスタブの接続部のみでブリッジ配線を行なったが、これに限らずブリッジ接続が必要な領域であれば同様にブリッジ接続が可能である。
【００６５】
また、基板２１のチップ実装領域２６における各ブリッジ接続用配線４１Ａ，４１Ｂを除く領域に凹部や開口部からなる空間部を設けることにより、第１のコプレーナ線路１４に対する基板２１の影響を低減させることも可能である。
【００６６】
（第４の実施形態）
本発明の第４の実施形態はコプレーナ線路が形成され且つフリップチップ実装されたＭＭＩＣを有する半導体装置において、ＭＭＩＣが実装基板の影響を受けにくい半導体装置に関する。
【００６７】
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００６８】
図４は第４の実施形態に係る半導体装置の断面構成を示し、図４において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図４に示すように、本実施形態に係る半導体装置は、ＭＭＩＣチップ１１の素子形成面上に、第１のコプレーナ線路１４における第１の信号線路１２及び第１の接地線路対１３をそれぞれ覆うように、比誘電率が１００程度のチタン酸ストロンチウム（ＳｒＴｉＯ3 ）等であって、下部高誘電体膜５１ａ及び上部高誘電体膜５１ｂからなる高誘電体膜５１が形成されている。上部高誘電体膜５１ｂはマイクロバンプ３１が設けられる領域に開口部を有し、基板２１上のパッド２２との電気的な接続が確保されている。因みに、ＧａＡｓの比誘電率は１３程度である。
【００６９】
前述したように、コプレーナ線路はマイクロストリップ線路と比べて線路からの電界が線路形成面の垂直方向にも広がりやすいため、コプレーナ線路が形成されたＭＭＩＣチップ１１をフリップチップ実装すると、ＭＭＩＣチップ１１の第１のコプレーナ線路１４からの電界が基板２１側の影響を受けやすくなる。
【００７０】
しかしながら、本実施形態においては、ＭＭＩＣチップ１１の第１のコプレーナ線路１４の第１の信号線路１２及び第１の接地線路対１３のそれぞれが高誘電体膜５１により覆われているため、ＭＭＩＣチップ１１の第１のコプレーナ線路１４からの電界を高誘電体膜５１中に集中させ、該電界に対する周囲の影響を受けにくくしている。
【００７１】
また、第１のコプレーナ線路１４を高誘電体膜５１で覆うと、該第１のコプレーナ線路１４の実効誘電率が大きくなるため、線路を伝搬する信号の波長が通常のコプレーナ線路と比べて短くなる。その結果、ＭＭＩＣチップ１１上の高周波回路をより短い線路を用いて接続できるため、ＭＭＩＣチップ１１の素子形成面の大部分を占有する線路長を短縮できる。これにより、ＭＭＩＣチップ１１のサイズを縮小できるので、装置の高集積化及び小型化を図ることができる。
【００７２】
なお、本実施形態においては、高誘電体膜５１は第１のコプレーナ線路１４の周囲を全面的に覆っているが、下部高誘電体膜５１ａ及び上部高誘電体膜５１ｂのうちのいずれか一方であってもよく、さらには、第１のコプレーナ線路１４における、少なくとも第１の信号線路１２と第１の接地線路対１３との間の領域を覆うように設けてもよい。
【００７３】
（第５の実施形態）
本発明の第５の実施形態はコプレーナ線路が形成され且つフリップチップ実装されたＭＭＩＣを有する半導体装置において、ＭＭＩＣが実装基板の影響を受けにくい半導体装置に関する。
【００７４】
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【００７５】
図５は第５の実施形態に係る半導体装置の断面構成を示し、図５において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図５に示すように、本実施形態に係る半導体装置の基板２１の主面上には、例えば、Ｃｒ，Ｃｕ及びＡｕが積層されてなる接地用導体膜５５と、ベンゾシクロブテン（ＢＣＢ）からなる誘電体膜５６とが順次形成されている。誘電体膜５６上には、例えば、Ｃｒ，Ｃｕ及びＡｕが積層されてなる第２の信号線路５７及び該第２の信号線路５７の両側部と所定間隔をおいた第２の接地線路対５８が形成され、誘電体膜５６を誘電体領域とする第２のコプレーナ線路５９が構成されている。誘電体膜５６には選択的にビアホール５６ａが形成されており、第２の接地線路対５８と接地導体膜５５とが電気的に接続されている。
【００７６】
このように、本実施形態によると、基板２１の主面上に補助的な接地導体膜５５及び特性が優れ且つ形成が容易なＢＣＢからなる誘電体膜５６が設けられ、第２のコプレーナ線路５９の第２の接地線路対５８がビアホールを介して接地導体膜５６と接続されているため、基板２１の第２の接地線路対５８の接地電位がより安定する。従って、基板２１上の第２の接地線路対５８の面積を電気的特性を犠牲にすることなく縮小することもできるため、ＭＭＩＣチップ１１の第１のコプレーナ線路１４から生じる電界が、素子形成面と対向する基板２１側の導体部材から受ける影響を低減できる。
【００７７】
さらに、第１のコプレーナ線路１４及び第２のコプレーナ線路５９は共に擬似的な閉空間が形成されることもない。
【００７８】
なお、基板２１にセラミックを用いたがシリコン（Ｓｉ）であってもよい。
【００７９】
また、第２の実施形態と同様に、基板２１側の誘電体膜５６におけるＭＭＩＣチップ１１が対向する領域に凹部又は孔部からなる空間部を形成して、ＭＭＩＣチップ１１の第１のコプレーナ線路１４の電界に対する誘電体膜５６等の影響をさらに回避することも可能である。
【００８０】
また、第３の実施形態と同様に、ブリッジ接続用配線を基板２１側に形成しておき、バンプ接続を用いてＭＭＩＣチップ１１側の第１の接地線路対１３の接地電位の安定化を図ることができる。
【００８１】
また、第４の実施形態と同様に、ＭＭＩＣチップ１１の少なくとも第１の信号線路１２と第１の接地線路対１３との間の領域を覆うように高誘電体膜を設けることにより、第１のコプレーナ線路１４の電界に対する誘電体膜５６等の影響を回避することも可能である。
【００８２】
また、第１〜第４の実施形態において、本実施形態と同様に、基板２１の主面上に補助的な接地導体膜５５及び誘電体膜５６を順次形成しておき、該誘電体膜５６の上に第２のコプレーナ線路２５を形成してもよい。この場合に、第２の実施形態においては、誘電体膜５６の一部を除去した凹部を形成すればよい。
【００８３】
また、第１〜第５の実施形態において、半導体チップ１１の素子形成面上にＢＣＢ等からなる誘電体膜５６を形成し、該誘電体膜上に第１のコプレーナ線路１４を形成してもよい。
【００８４】
【発明の効果】
本発明の半導体装置によると、半導体チップに形成された第１のコプレーナ線路と基板に形成された第２のコプレーナ線路とが、導体に取り囲まれてなる擬似的な閉空間が形成されないため、空洞共振を防止することができるので動作が安定すると共に、半導体チップがフリップ実装されているため、強固で安定な実装形態を実現できる。
【００８５】
本発明の半導体装置において、第１のコプレーナ線路が第１の信号線路及び該第１の信号線路の両側部と所定の間隔をおいた第１の接地線路対からなり、第２のコプレーナ線路が第２の信号線路及び該第２の信号線路の両側部と所定の間隔をおいた第２の接地線路対からなり、第２の接地線路対が、該第２の接地線路対における第１の信号線路と対向する領域に開口領域を有していると、半導体チップの第１の信号線路と対向する領域に近接する導体膜が存在しないので、第１のコプレーナ線路を有する半導体チップを第２のコプレーナ線路を有する基板上にフリップチップ実装しても第１のコプレーナ線路からの電界に対する基板の影響を低減できる。
【００８６】
本発明の半導体装置において、第１のコプレーナ線路が第１の信号線路及び該第１の信号線路の両側部と所定の間隔をおいた第１の接地線路対からなり、第２のコプレーナ線路が第２の信号線路及び該第２の信号線路の両側部と所定の間隔をおいた第２の接地線路対からなり、第２の接地線路対が、該第２の接地線路対における第１の接地線路対と対向する領域に第１の接地線路対と同一のパターンを有していると、半導体チップの第１の接地線路対と基板の第２の接地線路対とが互いに対向する領域に直接バンプを設けることができるので、半導体チップの接地電位をより安定させることができる。
【００８７】
本発明の半導体装置において、基板が該基板における半導体チップの素子形成面と対向する領域に凹部又は孔部からなる空間部をさらに有していると、半導体チップの第１のコプレーナ線路からの電界が該第１のコプレーナ線路と対向する基板の影響さえもほとんど受けなくなり、電気的特性を一層安定させることができる。
【００８８】
本発明の半導体装置において、第１のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、基板が該基板の主面における第１のコプレーナ線路と対向する領域に導体膜からなるブリッジ用接続配線を有し、ブリッジ接続用配線が、半導体チップの素子形成面が基板の主面と対向した状態で第１のコプレーナ線路の信号線路を跨ぎ且つ接地線路対同士と電気的に接続されていると、通常のエアブリッジ配線技術を用いることなく、半導体チップ側の接地電位を容易に且つ確実に安定させることができる。
【００８９】
本発明の半導体装置において、第１のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、半導体チップの素子形成面が少なくとも信号線路と接地線路対との間の領域が高誘電体膜に覆われていると、第１のコプレーナ線路からの電界が該高誘電体膜に集中するため、該電界が周囲の影響を受けにくくなると共に、高誘電体膜中を伝搬する信号の波長が通常のコプレーナ線路を伝搬する信号の波長よりも短くなる。このため、動作の安定化と、装置の高集積化及び小型化とを同時に図ることができる。
【００９０】
本発明の半導体装置において、半導体チップが、少なくとも１つの高周波トランジスタと、少なくとも１つの受動素子とを有するＭＭＩＣであると、高度で且つ多機能を有するＭＭＩＣのフリップチップ実装が所定の特性を犠牲にすることなく実現できる。
【００９１】
本発明の半導体装置において、高周波トランジスタの動作周波数が１０ＧＨｚ以上であると、準ミリ波帯域からミリ波帯域までの高周波トランジスタを有するの半導体チップのフリップチップ実装を実現できる。
【００９２】
本発明の半導体装置において、第１のコプレーナ線路と第２のコプレーナ線路とがバンプを介して接続されていると、互いの線路同士が確実に接続される。さらに、バンプの厚さが５μｍ以下であると、バンプ本体のインダクタンス成分を無視できる。
【００９３】
本発明の半導体装置において、基板と半導体チップとが光硬化型樹脂材により互いに固着されていると、基板と半導体チップとの接続部に圧縮応力が加わるので、基板と半導体チップとの間の電気的接続及び機械的な接続がより確実となる。
【００９４】
本発明の半導体装置において、基板が、主面と第２のコプレーナ線路との間に主面側から順次形成された接地用導体膜と誘電体膜とをさらに有しており、第２のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、接地線路対と接地導体膜とが誘電体膜に設けられたビアホールを介して電気的に接続されていると、基板上の第２のコプレーナ線路の接地線路対が接地導体膜と接続されているため、接地線路対の電位が安定すると共に、該接地線路対の基板上の面積を低減できるため、半導体チップの第１のコプレーナ線路からの電界に対する誘電体膜等の影響を低減できる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置であって、（ａ）は（ｂ）及び（ｃ）のＩ−Ｉ線における構成断面図であり、（ｂ）はＭＭＩＣチップの素子形成面を示す平面図であり、（ｃ）は基板の主面を示す平面図である。
【図２】本発明の第２の実施形態に係る半導体装置の構成断面図である。
【図３】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置であって、（ａ）は（ｂ）及び（ｃ）のII−II線における構成断面図であり、（ｂ）はＭＭＩＣチップの素子形成面を示す平面図であり、（ｃ）は基板の主面を示す平面図である。
【図４】本発明の第４の実施形態に係る半導体装置の構成断面図である。
【図５】本発明の第５の実施形態に係る半導体装置の構成断面図である。
【図６】従来のＭＭＩＣがフリップチップ実装されてなる半導体装置を示す構成断面図である。
【符号の説明】
１１ ＭＭＩＣチップ（半導体チップ）
１２ 第１の信号線路
１２ａ パッド
１３ 第１の接地線路対
１４ 第１のコプレーナ線路
１５ 高周波トランジスタ
１６Ａ 第１のブリッジ領域
１６Ｂ 第２のブリッジ領域
２１ 基板
２１ 空間部（凹部）
２２ 信号パッド
２３ 第２の接地線路対
２４ 第２の信号線路
２５ 第２のコプレーナ線路
２５ａ 開口領域
２６ チップ実装領域
２７ チップコンデンサ
２８ バイアス用線路
２９ バイアスパッド
３１ マイクロバンプ
３２ 光硬化型樹脂材
４１Ａ 第１のブリッジ接続用配線
４１Ｂ 第２のブリッジ接続用配線
５１ 高誘電体膜
５１ａ 下部高誘電体膜
５１ｂ 上部高誘電体膜
５６ 接地用導体膜
５６ａ ビアホール
５７ 第２の信号線路
５８ 第２の接地線路対
５９ 第２のコプレーナ線路
【発明の属する技術分野】
本発明は、準ミリ波帯域からミリ波帯域において使用され、フリップチップ実装を可能とする高周波用半導体装置に関する。
【０００２】
【従来の技術】
近年、情報通信分野における技術の進展は著しく、通信機器が扱う周波数帯域もマイクロ波帯域からミリ波帯域へとより高い周波数帯域への展開が図られている。これに伴い、通信機器に用いられるトランジスタ素子の高速化も著しく、最近では、III −Ｖ族からなる化合物半導体を用いたヘテロ接合トランジスタ素子等において１００ＧＨｚを越えるカットオフ周波数を持つデバイスが実現されている。ところが、このようなマイクロ波帯域からミリ波帯域までの高周波帯域を扱う通信機器においては、トランジスタの素子特性と同様に回路を構成する半導体チップの実装方法が問題となる。例えば、実装工程を経た後に新たな寄生容量や寄生インダクタンス（＝寄生リアクタンス）が回路中に生じることが多く、この寄生リアクタンスが通信機器に与える影響は、その通信機器が扱う周波数に比例して大きくなるため、該周波数が上昇するほど寄生リアクタンス成分を抑える必要がある。また、前述のマイクロ波帯域からミリ波帯域までの周波数帯域を扱う通信機器においては、回路を構成する素子同士又は回路同士を接続する接続部品等の寸法が信号の波長と近づくため、回路設計を行なう際には該接続部品の寸法を十分に考慮する必要がある。
【０００３】
このような問題を解決する手段に、半導体プロセスを用いて一の半導体基板上にトランジスタ素子と受動回路とを作製するＭＭＩＣ（＝ＭｏｎｏｌｉｔｈｉｃＭｉｃｒｏｗａｖｅ ＩＣ）がある。このＭＭＩＣは、一の半導体チップにトランジスタと周辺回路とが一体化されてなり、一体化されることにより接続部品の数が減るため寄生リアクタンス成分が減少する。また、微細加工に優れた半導体プロセスを用いているため高精度な加工を実現できると共に、半導体プロセスの量産効果によって製造コストの低減も期待できる。
【０００４】
ところで、従来のＭＭＩＣは、現状では通信機器のすべての回路を１チップの半導体ＩＣに集積化することは極めて困難であり、実際には通信機器のすべての回路を互いに異なる機能ごとに複数のＭＭＩＣに分割し、分割された各ＭＭＩＣを適当に組み合わせて所定の回路を構成する必要がある。
【０００５】
そこで、ＭＭＩＣの実装方法としてフリップチップ実装が試みられているが、ＭＭＩＣのフリップチップ実装には、例えば、文献「電子情報通信学会１９９７年総合大会講演論文集 エレクトロニクス１分冊 第６８ページ（講演番号Ｃ−２−１３）」に述べられているような問題が存在する。この問題を図面に基づいて説明する。
【０００６】
図６は従来のＭＭＩＣがフリップチップ実装されてなる半導体装置の断面構成を示している。図６に示すように、絶縁性基板１１１の主面には第１の配線パターン１１２が形成され、主面と反対側の面には第１のＧＮＤプレーン１１３が形成され、第１の配線パターン１１２と第１のＧＮＤプレーン１１３とにより第１のマイクロストリップ線路が構成され、第１の配線パターン１１２は絶縁性基板１１１に適当に設けられた第１のビアホール１１４を通して接地されている。
【０００７】
絶縁性基板１１１の主面には、素子形成面を該主面と対向させたＭＭＩＣチップ１１５がバンプ１１６を介在させて実装されている。ＭＭＩＣチップ１１５の素子形成面には高周波トランジスタ（図示せず）及び第２の配線パターン１１７が形成され、素子形成面と反対側の面には第２の配線パターン１１７と第２のマイクロストリップ線路を構成する第２のＧＮＤプレーン１１８が形成され、第２の配線パターン１１７は基板に適当に設けられた第２のビアホール１１９を通して接地されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、前記従来のフリップチップ実装されたＭＭＩＣ１１５は、絶縁性基板１１１及びＭＭＩＣチップ１１５のそれぞれがＧＮＤプレーン１１３，１１８を有しており、これらが空間的に分離しているため、接地電位が安定せず、共振や不要発振といった予期せぬトラブルを生じる危険性がある。また、図６に示すように、第１のＧＮＤプレーン１１３，第１のビアホール１１４，第１の配線１１２，バンプ１１６，第２のビアホール１１９及び第２のＧＮＤプレーン１１８からなる擬似的な閉空間が構成され、この閉空間はマイクロストリップ線路中を伝搬する信号によって容易に励起されて空洞共振を起こす。その結果、絶縁性基板１１１及びＭＭＩＣチップ１１５の材料や寸法によって空洞共振の共振周波数が使用周波数に近づくような場合には回路動作に予期せぬ大きな影響を与えてしまうという問題を有している。
【０００９】
本発明は、前記従来の問題を解決し、フリップチップ実装を行なっても共振や不要発振を起こしにくく且つ寄生効果が小さいＭＭＩＣを実現できるようにすることを目的とする。
【００１０】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、フリップチップ実装用の半導体チップに設けられる線路及び該半導体チップと対向する基板に設けられる線路を共にコプレーナ線路とする。
【００１１】
具体的に、本発明に係る半導体装置は、素子形成面に高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第１のコプレーナ線路を有する半導体チップと、主面に導体膜からなる第２のコプレーナ線路を有する基板とを備え、半導体チップの素子形成面が基板の主面と対向した状態で、第１のコプレーナ線路と第２のコプレーナ線路とが互いに接続されている。
【００１２】
本発明の半導体装置によると、信号線路及び該信号線路の両側部と所定間隔をおいた接地線路対からなるコプレーナ線路は、一の基板面、すなわち、主面に形成されるため、マイクロストリップ線路のように該主面と反対側の面に接地パターンを設ける必要がない。従って、半導体チップの第１のコプレーナ線路と基板の第２のコプレーナ線路とを導体が取り囲む擬似的な閉空間が形成されない。
【００１３】
本発明の半導体装置において、第１のコプレーナ線路が第１の信号線路及び該第１の信号線路の両側部と所定の間隔をおいた第１の接地線路対からなり、第２のコプレーナ線路が第２の信号線路及び該第２の信号線路の両側部と所定の間隔をおいた第２の接地線路対からなり、第２の接地線路対が、該第２の接地線路対における第１の信号線路と対向する領域に開口領域を有していることが好ましい。このようにすると、マイクロストリップ線路と比べて各信号線路からの電界が主面の垂直方向にも広がりやすいコプレーナ線路は、該主面の垂直方向に導体のみならず誘電体からなる部材が存在しても該部材から電気的な影響を受けやすいが、第２の接地線路対が該第２の接地線路対における第１の信号線路と対向する領域に開口領域を有しているため、半導体チップの第１の信号線路と対向する領域に近接する導体膜が存在しないので、第１のコプレーナ線路が形成された半導体チップを第２のコプレーナ線路が形成された基板上にフリップチップ実装しても該第１のコプレーナ線路から生じる電界に対する基板の影響を低減できる。
【００１４】
本発明の半導体装置において、第１のコプレーナ線路が第１の信号線路及び該第１の信号線路の両側部と所定の間隔をおいた第１の接地線路対からなり、第２のコプレーナ線路が第２の信号線路及び該第２の信号線路の両側部と所定の間隔をおいた第２の接地線路対からなり、第２の接地線路対が、該第２の接地線路対における第１の接地線路対と対向する領域に第１の接地線路対と同一のパターンを有していることが好ましい。このようにすると、半導体チップがフリップチップ実装されているため、半導体チップの第１の接地線路対と基板の第２の接地線路対とを互いに接続するバンプの位置を、第１の接地線路対及び第２の接地線路対が互いに対向する領域に直接設けることができるので、半導体チップの接地電位をより安定させることができる。
【００１５】
本発明の半導体装置において、基板が該基板における半導体チップの素子形成面と対向する領域に凹部又は孔部からなる空間部をさらに有していることが好ましい。このようにすると、基板における半導体チップの素子形成面と対向する領域に空間部が設けられているため、半導体チップの第１のコプレーナ線路からの電界が該第１のコプレーナ線路と対向する基板の影響さえもほとんど受けなくなる。
【００１６】
本発明の半導体装置において、第１のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、基板が該基板の主面における第１のコプレーナ線路と対向する領域に導体膜からなるブリッジ用接続配線を有し、ブリッジ接続用配線が、半導体チップの素子形成面が基板の主面と対向した状態で第１のコプレーナ線路の信号線路を跨ぎ且つ接地線路対同士と電気的に接続されていることが好ましい。このようにすると、従来のＭＭＩＣにおいては、該ＭＭＩＣに設けられたコプレーナ線路の分岐部や屈曲部において、該分岐部等における線路の高周波特性を調整するために接地線路対同士を接続するエアブリッジ配線を設けるが、本発明の半導体装置においては、半導体チップと対向する基板の主面に設けたブリッジ用接続配線が、半導体チップの素子形成面と対向した状態で初めて第１のコプレーナ線路の信号線路を跨ぎ且つ接地線路対同士と電気的に接続されるため、通常のエアブリッジ配線技術を用いることなく、接地電位の安定化を容易に且つ確実に図ることができる。
【００１７】
本発明の半導体装置において、第１のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、半導体チップの素子形成面が少なくとも信号線路と接地線路対との間の領域が高誘電体膜に覆われていることが好ましい。このようにすると、第１のコプレーナ線路の信号線路と接地線路対とによって形成される電界が高誘電体膜中に集中することにより周囲に広がらなくなるため、該電界は周囲の影響を受けにくくなる。また、高誘電体膜中を伝搬する信号の波長が通常のコプレーナ線路を伝搬する信号の波長よりも短くなる。
【００１８】
本発明の半導体装置において、半導体チップが、少なくとも１つの高周波トランジスタと、少なくとも１つの受動素子とを有するＭＭＩＣであることが好ましい。
【００１９】
本発明の半導体装置において、高周波トランジスタの動作周波数が１０ＧＨｚ以上であることが好ましい。
【００２０】
本発明の半導体装置において、第１のコプレーナ線路と第２のコプレーナ線路とがバンプを介して接続されていることが好ましい。
【００２１】
本発明の半導体装置において、バンプの厚さが５μｍ以下であることが好ましい。
【００２２】
本発明の半導体装置において、基板と半導体チップとが光硬化型樹脂材により互いに固着されていることが好ましい。
【００２３】
本発明の半導体装置において、基板が、主面と第２のコプレーナ線路との間に主面側から順次形成された接地用導体膜と誘電体膜とをさらに有しており、第２のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、接地線路対と接地導体膜とが誘電体膜に設けられたビアホールを介して電気的に接続されていることが好ましい。
【００２４】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態はコプレーナ線路が形成され且つフリップチップ実装されたＭＭＩＣを有する半導体装置に関する。
【００２５】
以下、本発明の第１の実施形態について図面を参照しながら説明する。
【００２６】
図１（ａ）〜（ｃ）は第１の実施形態に係る半導体装置であって、（ａ）は断面構成を示し、（ｂ）はＭＭＩＣチップの素子形成面の平面構成を示し、（ｃ）は基板の主面の平面構成を示している。ここで、図１（ａ）は図１（ｂ）及び（ｃ）のＩ−Ｉ線における断面図である。図１（ａ）に示すように、半導体チップとしてのＭＭＩＣチップ１１はその素子形成面をセラミック等からなる基板２１の主面と対向させるように実装されている。
【００２７】
ＭＭＩＣチップ１１は、例えば、ガリウムヒ素（ＧａＡｓ）からなり、その素子形成面上に、チタン（Ｔｉ）及び金（Ａｕ）が積層されてなる第１の信号線路１２，該第１の信号線路１２と接続されたパッド１２ａ及び該第１の信号線路１２の両側部と所定間隔をおいた第１の接地線路対１３が形成されている。
【００２８】
基板２１の主面には、信号パッド２２及び、例えばクロム（Ｃｒ），銅（Ｃｕ）及び金（Ａｕ）が積層されてなる第２の接地線路対２３が形成されている。
【００２９】
ＭＭＩＣチップ１１は基板２１上に、いわゆるマイクロバンプ実装（ＭＢＢ）法を用いて実装されている。すなわち、ＭＭＩＣチップ１１のパッド１２ａと基板２１の信号パッド２２とは、例えばＡｕからなるマイクロバンプ３１を介して接続され、ＭＭＩＣチップ１１の第１の接地線路対１３と基板２１の第２の接地線路対２３とはマイクロバンプ３１を介して接続され、ＭＭＩＣチップ１１と基板２１とが互いに対向する領域に光硬化型樹脂材３２が充填されて互いに固着されている。
【００３０】
図１（ｂ）の平面図に示すように、ＭＭＩＣチップ１１の素子形成面には、第１の信号線路１２及び該第１の信号線路１２の両側部と所定間隔をおいた第１の接地線路対１３が形成され、ＧａＡｓからなる基板を誘電体領域とする第１のコプレーナ線路１４が構成されている。該素子形成面の中央部には動作周波数が３０ＧＨｚの高周波トランジスタ１５が形成されており、該高周波トランジスタ１５の入力側及び出力側は第１の信号線路１２とそれぞれ接続されると共に、該第１の信号線路１２には、高周波トランジスタ１５用であって、第１の信号線路１２に分岐部を有する第１のコプレーナ線路１４からなる入力用及び出力用の各整合回路が形成されている。
【００３１】
第１の信号線路１２の両端部にはパッド１２ａが形成され、該パッド１２ａ上にはそれぞれマイクロバンプ３１が設けられており、第１の接地線路対１３上におけるＭＭＩＣチップ１１の周縁部にも多数のマイクロバンプ３１が設けられている。
【００３２】
ここで、第１の信号線路１２と第１の接地線路１３とが互いに隣接する側部同士の間隔は、所望のインピーダンスによって異なるが、２μｍ〜５０μｍ程度である。また、第１の信号線路１２及び第１の接地線路対１３の膜厚は共に０．５μｍ〜３μｍである。
【００３３】
図１（ｃ）の平面図に示すように、基板２１の主面には、第２の信号線路２４及び該第２の信号線路２４の両側部と所定間隔をおいた第２の接地線路対２３が形成され、セラミック等からなる基板２１を誘電体領域とする第２のコプレーナ線路２５が構成されている。基板２１の主面上にはＭＭＩＣチップ１１が実装されるチップ実装領域２６があり、第２のコプレーナ線路２５におけるチップ実装領域２６にはマイクロバンプ３１と対向する周縁部が残るように開口領域２５ａが設けられている。
【００３４】
チップ実装領域２６におけるＭＭＩＣチップ１１のパッド１２ａと対向する位置に２つの信号パッド２２が設けられており、該信号パッド２２はＤＣ成分除去用のチップコンデンサ２７を介してそれぞれ第２の信号線路２４と接続されている。また、基板２１の主面上における信号パッド２２とチップコンデンサ２７との間には、それぞれバイアス用線路２８が接続され、該バイアス用線路２８は、基板２１の周縁部に設けられたバイアスパッド２９とそれぞれ接続されている。
【００３５】
ここで、第２の信号線路２４と第２の接地線路２３とが互いに隣接する側部同士の間隔は、所望のインピーダンスによって異なるが、５０μｍ〜３００μｍ程度である。また、第２の信号線路２４及び第２の接地線路対２３の膜厚は共に５μｍ〜５０μｍである。
【００３６】
このように、本実施形態によると、ＭＭＩＣチップ１１と基板２１との各パッド間にマイクロバンプ３１を介し、且つ、ＭＭＩＣチップ１１と基板２１との間に光硬化型樹脂３２を充填することにより固着されているため、光硬化型樹脂３２の収縮力によりマイクロバンプ３１の接続状態が強固となると共に、マイクロバンプ３１の厚さを数μｍ程度に抑えられるため、マイクロバンプ３１の寄生インダクタンス成分を極めて小さくできるので、高周波特性に優れる半導体装置を確実に得られるようになる。
【００３７】
また、本実施形態の特徴として、ＭＭＩＣチップ１１及び基板２１の導波線路に共にコプレーナ線路１４，２５を用いているため、ＭＭＩＣチップ１１を基板２１にフリップチップ実装する際に、第１の接地線路対１３及び第２の接地線路対２３同士をマイクロバンプ３１を介して直接接続することができる。これにより、線路が導体で取り囲まれてなる疑似的な閉空間が形成されなくなるため、空洞共振が生じるおそれがなくなり、安定なＭＭＩＣのフリップチップ実装を実現できる。また、ＭＭＩＣチップ１１において、コプレーナ線路を用いているため、素子形成面と反対側の面に接地プレーンが不要となるので、ＭＭＩＣチップ１１に接地プレーンと信号配線とを接続するためのビアホールを設ける必要がなくなり、製造コストも低減できる。このことは、基板２１の場合も同様である。
【００３８】
さらに、本実施形態に係る半導体装置は、基板２１上の第２の接地線路対２３が該第２の接地線路対２３における第１の信号線路１２と対向する領域であるチップ実装領域２６に開口領域２５ａを有している。このため、ＭＭＩＣチップ１１の素子形成面における第１の信号線路１２の対向面に第２の接地線路対２３等の導体が存在しなくなるので、第１の信号線路１２の電界が該導体から影響を受けなくなり、導波線路の高周波特性が安定する。
【００３９】
また、基板２１上のチップ実装領域２６に、ＭＭＩＣチップ１１の第１の接地線路対１３と同一のパターンを有する第２の接地線路対２３を設けてもよい。この場合には、ＭＭＩＣチップ１１の第１の接地線路対１３と基板２１の第２の接地線路対２３とが互いに対向する領域に直接バンプを設けることができるため、ＭＭＩＣチップ１１の周縁部でのみ接地されている第１の接地線路対１３は第１の信号線路１２の近傍で接地できるので、ＭＭＩＣチップ１１の接地電位をより安定させることができる。
【００４０】
なお、本実施形態においては、一の面に形成される導波線路をコプレーナ線路としたが、これに限らず、２つの導体膜が互いに所定間隔をおいてなるスリット部を有し、該スリット部に高周波信号を伝搬させるスロット線路であってもよい。
【００４１】
（第２の実施形態）
本発明の第２の実施形態はコプレーナ線路が形成され且つフリップチップ実装されたＭＭＩＣを有する半導体装置において、ＭＭＩＣが実装基板の影響を受けない半導体装置に関する。
【００４２】
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００４３】
図２は第２の実施形態に係る半導体装置の断面構成を示し、図２において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。本実施形態に係る半導体装置は、基板２１の主面におけるＭＭＩＣチップ１１と対向する領域に凹部からなる空間部２１ａを有している。
【００４４】
導波線路に、主面上の信号線路，基板及び主面と反対側の面である裏面に設けられた接地プレーンからなるマイクロストリップ線路を用いる場合には、信号線路から生じる電界が裏面側に集中するのに対し、コプレーナ線路を用いる場合には、接地線路対が信号線路と同一面上に形成されるため、信号線路の電界が線路形成面の垂直方向にも広がりやすい。
【００４５】
これは、ＭＭＩＣチップを基板にフリップチップ実装する際に、該ＭＭＩＣチップの素子形成面に形成されたコプレーナ線路が、該素子形成面と対向する基板側の導体面の影響を受けやすくなり、ＭＭＩＣチップを実装する前後で該コプレーナ線路の特性が異なる可能性があることを意味している。とりわけ、第１の実施形態のように厚さが数μｍ以下のマイクロバンプ３１を用いる場合には、第１のコプレーナ線路１４と数μｍの間隔で基板２１の主面が位置することとなる。
【００４６】
すなわち、基板２１上に配線等の導体膜が設けられている場合には、ＭＭＩＣチップ１１の第１の信号線路１２とわずか数μｍの間隔で導体膜が存在することになるが、これは、通常のＭＭＩＣのコプレーナ線路における信号線路と接地線路対との側部間の距離と同程度の距離であり、ＭＭＩＣチップ１１上の第１の信号線路１２を通過する高周波信号が、対向する基板２１側の導体膜の影響を強く受けることが予想される。そこで、第１の実施形態においては、基板２１側の主面上におけるＭＭＩＣチップ１１とに対向する領域に導体膜を形成しないようにしている。
【００４７】
しかしながら、通常のコプレーナ線路は、該線路が形成される基板（＝ＭＭＩＣチップ１１）と反対側の領域には比誘電率が１の空気が存在しているとして設計されており、ＭＭＩＣチップ１１が実装される基板２１が例えばアルミナセラミックからなるとすると、その比誘電率は１０近くになり、たとえ基板２１上に導体膜が設けられてなくても、該基板２１を構成する誘電体が存在するだけでＭＭＩＣチップ１１の第１のコプレーナ線路１４の電界に影響を与えるおそれがある。
【００４８】
そこで、本実施形態においては、ＭＭＩＣチップ１１上の第１のコプレーナ線路１４に対する基板２１上の導体部材に限らず基板２１本体による影響をも低減させている。すなわち、基板２１の主面上におけるＭＭＩＣチップ１１と対向する領域には凹部からなる空間部２１ａを設けることにより、誘電体からなる基板２１とＭＭＩＣチップ１１との距離を拡大し、ＭＭＩＣチップ１１上の第１のコプレーナ線路１４に与える影響を無視できる程度に小さくすることができる。
【００４９】
なお、ＭＢＢ法を用いて実装する場合には、この空間部２１ａに光硬化型樹脂３１が充填されるが、該光硬化型樹脂材３１の比誘電率は２〜３と小さいのでセラミックと比べてＭＭＩＣチップ１１の第１のコプレーナ線路１４に及ぼす影響は極めて小さい。
【００５０】
また、ＭＢＢ法のような光硬化型樹脂剤３１を用いない実装法、例えば半田バンプ等を用いて実装すれば、第１のコプレーナ線路１４に及ぼす影響をさらに小さくできる。その場合は、凹部からなる空間部２１ａの代わりに基板２１を貫通する孔部からなる空間部を設けてもよい。
【００５１】
（第３の実施形態）
本発明の第１の実施形態はコプレーナ線路及びブリッジ用線路が形成され且つフリップチップ実装されたＭＭＩＣを有する半導体装置に関する。
【００５２】
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００５３】
図３（ａ）〜（ｃ）は第３の実施形態に係る半導体装置であって、（ａ）は断面構成を示し、（ｂ）はＭＭＩＣチップの素子形成面の平面構成を示し、（ｃ）は基板の主面の平面構成を示している。ここで、図３（ａ）は図３（ｂ）及び（ｃ）のII−II線における断面図であり、図３（ａ）〜（ｃ）において、図１（ａ）〜（ｃ）にそれぞれ示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５４】
図３（ｃ）の平面図に示すように、本実施形態に係る半導体装置は、基板２１の主面上のチップ実装領域２６における入力用及び出力用の各整合回路と対向する領域に、Ｃｒ，Ｃｕ及びＡｕが積層されてなる第１のブリッジ接続用配線４１Ａ及び第２のブリッジ接続用配線４１Ｂが形成されている。
【００５５】
また、図３（ｂ）に示すように、ＭＭＩＣチップ１１の素子形成面上の第１の接地線路対１３における第１の信号線路１２の一方の分岐部近傍の第１のブリッジ領域１６Ａには４つのマイクロバンプ３１が第１の信号線路１２を挟んで設けられており、他方の分岐部近傍の第２のブリッジ領域１６Ｂにも４つのマイクロバンプ３１が第１の信号線路１２を挟んで設けられている。ここで、前述の第１のブリッジ接続用配線４１Ａは第１のブリッジ領域１６Ａの４つのマイクロバンプ３１と対応する位置に設けられ、第２のブリッジ接続用配線４１Ｂは第２のブリッジ領域１６Ｂの４つのマイクロバンプ３１と対応する位置に設けられている。
【００５６】
従って、ＭＭＩＣチップ１１の素子形成面が基板２１の主面と対向した状態で初めて、基板２１の第１のブリッジ接続用配線４１Ａは、第１の信号線路１２における第１のブリッジ領域１６Ａを跨ぐと共に、第１の接地線路対１３における第１のブリッジ領域１６Ａとマイクロバンプ３１を介して接続され、同様に、第２のブリッジ接続用配線４１Ｂは、第１の信号線路１２における第２のブリッジ領域１６Ｂを跨ぐと共に、第１の接地線路対１３における第２のブリッジ領域１６Ｂとマイクロバンプ３１を介して接続される。
【００５７】
一般に、コプレーナ線路を用いた高周波回路においては、線路の分岐部や屈曲部で生じやすい接地電位の不安定状態を回避するために、接地線路対の分岐部等の各電気長が異ならないように、エアブリッジ配線法を用いて互いに対向する接地線路対同士を信号線路の分岐部等を跨ぐようにブリッジ接続させる手法が採られる。
【００５８】
このエアブリッジ配線法を用いると、ＭＭＩＣの製造工程の増加によりコストが上昇するのみならず、ＭＢＢ法のようなフリップチップ実装法の場合には実装工程でＭＭＩＣのエアブリッジ配線が破壊されるおそれもあり、フリップチップ実装がきわめて困難となる場合も考えられる。
【００５９】
これに対し、本実施形態においては、基板２１の主面上のチップ実装領域２６に各ブリッジ接続用配線４１Ａ，４１Ｂを設けておき、フリップチップ実装法を用いてＭＭＩＣチップ１１上の第１の接地線路対１３と各ブリッジ接続用配線４１Ａ，４１Ｂとをマイクロバンプ３１を介してそれぞれ接続することにより、第１の接地線路対１３のブリッジ接続を実現している。その結果、コプレーナ線路を有するＭＭＩＣチップ１１のフリップチップ実装を可能にするだけでなく、さらに、ＭＭＩＣチップ１１のエアブリッジ配線をも不要にできる低コストな高周波半導体装置を実現できる。
【００６０】
以下、図３（ｂ）に基づいてブリッジ接続について説明する。
【００６１】
図３（ｂ）に示すように、ＭＭＩＣチップ１１の素子形成面には、高周波トランジスタ１５の入力側及び出力側にそれぞれオープンスタブからなる整合回路を有しているが、前述のように、コプレーナ線路を有するＭＭＩＣチップ１１においては、該オープンスタブと第１の信号線路１２との分岐点で第１の信号線路１２の両側部を挟む第１の接地線路対１３を、例えば、各ブリッジ領域１６Ａ，１６Ｂにおいてエアブリッジ配線法を用いてブリッジ接続することが多い。
【００６２】
本実施形態においては、ＭＭＩＣチップ１１側には、各ブリッジ領域１６Ａ，１６Ｂに複数のマイクロバンプ３１がそれぞれ設けられているだけで、ＭＭＩＣチップ１１上にブリッジ配線は形成されない。従って、フリップチップ実装時に、第１の接地線路対１３におけるブリッジ領域１６Ａ，１６Ｂが、マイクロバンプ３１を介して図３（ｃ）に示す基板２１上のブリッジ接続用配線４１Ａ，４１Ｂとそれぞれ接続されることによりブリッジ接続されることになる。この様子を、図３（ａ）に示すマイクロバンプ３１を介した第１の接地線路対１３とブリッジ接続用配線４１Ａとの断面構成に示している。
【００６３】
本実施形態は、バンプ介在型ブリッジ配線と称してもよく、ＭＭＩＣチップ１１の実装時に信号線路と同時に接地線路対の各ブリッジ接続をも実現できるため、ＭＭＩＣチップ１１上のエアブリッジ配線工程をわざわざ行なう必要がなくなるので、高周波特性に優れた高周波半導体装置を容易に且つ確実に、より低コストで実現できる。
【００６４】
なお、本実施形態においては、説明を容易にするために、オープンスタブの接続部のみでブリッジ配線を行なったが、これに限らずブリッジ接続が必要な領域であれば同様にブリッジ接続が可能である。
【００６５】
また、基板２１のチップ実装領域２６における各ブリッジ接続用配線４１Ａ，４１Ｂを除く領域に凹部や開口部からなる空間部を設けることにより、第１のコプレーナ線路１４に対する基板２１の影響を低減させることも可能である。
【００６６】
（第４の実施形態）
本発明の第４の実施形態はコプレーナ線路が形成され且つフリップチップ実装されたＭＭＩＣを有する半導体装置において、ＭＭＩＣが実装基板の影響を受けにくい半導体装置に関する。
【００６７】
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００６８】
図４は第４の実施形態に係る半導体装置の断面構成を示し、図４において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図４に示すように、本実施形態に係る半導体装置は、ＭＭＩＣチップ１１の素子形成面上に、第１のコプレーナ線路１４における第１の信号線路１２及び第１の接地線路対１３をそれぞれ覆うように、比誘電率が１００程度のチタン酸ストロンチウム（ＳｒＴｉＯ3 ）等であって、下部高誘電体膜５１ａ及び上部高誘電体膜５１ｂからなる高誘電体膜５１が形成されている。上部高誘電体膜５１ｂはマイクロバンプ３１が設けられる領域に開口部を有し、基板２１上のパッド２２との電気的な接続が確保されている。因みに、ＧａＡｓの比誘電率は１３程度である。
【００６９】
前述したように、コプレーナ線路はマイクロストリップ線路と比べて線路からの電界が線路形成面の垂直方向にも広がりやすいため、コプレーナ線路が形成されたＭＭＩＣチップ１１をフリップチップ実装すると、ＭＭＩＣチップ１１の第１のコプレーナ線路１４からの電界が基板２１側の影響を受けやすくなる。
【００７０】
しかしながら、本実施形態においては、ＭＭＩＣチップ１１の第１のコプレーナ線路１４の第１の信号線路１２及び第１の接地線路対１３のそれぞれが高誘電体膜５１により覆われているため、ＭＭＩＣチップ１１の第１のコプレーナ線路１４からの電界を高誘電体膜５１中に集中させ、該電界に対する周囲の影響を受けにくくしている。
【００７１】
また、第１のコプレーナ線路１４を高誘電体膜５１で覆うと、該第１のコプレーナ線路１４の実効誘電率が大きくなるため、線路を伝搬する信号の波長が通常のコプレーナ線路と比べて短くなる。その結果、ＭＭＩＣチップ１１上の高周波回路をより短い線路を用いて接続できるため、ＭＭＩＣチップ１１の素子形成面の大部分を占有する線路長を短縮できる。これにより、ＭＭＩＣチップ１１のサイズを縮小できるので、装置の高集積化及び小型化を図ることができる。
【００７２】
なお、本実施形態においては、高誘電体膜５１は第１のコプレーナ線路１４の周囲を全面的に覆っているが、下部高誘電体膜５１ａ及び上部高誘電体膜５１ｂのうちのいずれか一方であってもよく、さらには、第１のコプレーナ線路１４における、少なくとも第１の信号線路１２と第１の接地線路対１３との間の領域を覆うように設けてもよい。
【００７３】
（第５の実施形態）
本発明の第５の実施形態はコプレーナ線路が形成され且つフリップチップ実装されたＭＭＩＣを有する半導体装置において、ＭＭＩＣが実装基板の影響を受けにくい半導体装置に関する。
【００７４】
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【００７５】
図５は第５の実施形態に係る半導体装置の断面構成を示し、図５において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図５に示すように、本実施形態に係る半導体装置の基板２１の主面上には、例えば、Ｃｒ，Ｃｕ及びＡｕが積層されてなる接地用導体膜５５と、ベンゾシクロブテン（ＢＣＢ）からなる誘電体膜５６とが順次形成されている。誘電体膜５６上には、例えば、Ｃｒ，Ｃｕ及びＡｕが積層されてなる第２の信号線路５７及び該第２の信号線路５７の両側部と所定間隔をおいた第２の接地線路対５８が形成され、誘電体膜５６を誘電体領域とする第２のコプレーナ線路５９が構成されている。誘電体膜５６には選択的にビアホール５６ａが形成されており、第２の接地線路対５８と接地導体膜５５とが電気的に接続されている。
【００７６】
このように、本実施形態によると、基板２１の主面上に補助的な接地導体膜５５及び特性が優れ且つ形成が容易なＢＣＢからなる誘電体膜５６が設けられ、第２のコプレーナ線路５９の第２の接地線路対５８がビアホールを介して接地導体膜５６と接続されているため、基板２１の第２の接地線路対５８の接地電位がより安定する。従って、基板２１上の第２の接地線路対５８の面積を電気的特性を犠牲にすることなく縮小することもできるため、ＭＭＩＣチップ１１の第１のコプレーナ線路１４から生じる電界が、素子形成面と対向する基板２１側の導体部材から受ける影響を低減できる。
【００７７】
さらに、第１のコプレーナ線路１４及び第２のコプレーナ線路５９は共に擬似的な閉空間が形成されることもない。
【００７８】
なお、基板２１にセラミックを用いたがシリコン（Ｓｉ）であってもよい。
【００７９】
また、第２の実施形態と同様に、基板２１側の誘電体膜５６におけるＭＭＩＣチップ１１が対向する領域に凹部又は孔部からなる空間部を形成して、ＭＭＩＣチップ１１の第１のコプレーナ線路１４の電界に対する誘電体膜５６等の影響をさらに回避することも可能である。
【００８０】
また、第３の実施形態と同様に、ブリッジ接続用配線を基板２１側に形成しておき、バンプ接続を用いてＭＭＩＣチップ１１側の第１の接地線路対１３の接地電位の安定化を図ることができる。
【００８１】
また、第４の実施形態と同様に、ＭＭＩＣチップ１１の少なくとも第１の信号線路１２と第１の接地線路対１３との間の領域を覆うように高誘電体膜を設けることにより、第１のコプレーナ線路１４の電界に対する誘電体膜５６等の影響を回避することも可能である。
【００８２】
また、第１〜第４の実施形態において、本実施形態と同様に、基板２１の主面上に補助的な接地導体膜５５及び誘電体膜５６を順次形成しておき、該誘電体膜５６の上に第２のコプレーナ線路２５を形成してもよい。この場合に、第２の実施形態においては、誘電体膜５６の一部を除去した凹部を形成すればよい。
【００８３】
また、第１〜第５の実施形態において、半導体チップ１１の素子形成面上にＢＣＢ等からなる誘電体膜５６を形成し、該誘電体膜上に第１のコプレーナ線路１４を形成してもよい。
【００８４】
【発明の効果】
本発明の半導体装置によると、半導体チップに形成された第１のコプレーナ線路と基板に形成された第２のコプレーナ線路とが、導体に取り囲まれてなる擬似的な閉空間が形成されないため、空洞共振を防止することができるので動作が安定すると共に、半導体チップがフリップ実装されているため、強固で安定な実装形態を実現できる。
【００８５】
本発明の半導体装置において、第１のコプレーナ線路が第１の信号線路及び該第１の信号線路の両側部と所定の間隔をおいた第１の接地線路対からなり、第２のコプレーナ線路が第２の信号線路及び該第２の信号線路の両側部と所定の間隔をおいた第２の接地線路対からなり、第２の接地線路対が、該第２の接地線路対における第１の信号線路と対向する領域に開口領域を有していると、半導体チップの第１の信号線路と対向する領域に近接する導体膜が存在しないので、第１のコプレーナ線路を有する半導体チップを第２のコプレーナ線路を有する基板上にフリップチップ実装しても第１のコプレーナ線路からの電界に対する基板の影響を低減できる。
【００８６】
本発明の半導体装置において、第１のコプレーナ線路が第１の信号線路及び該第１の信号線路の両側部と所定の間隔をおいた第１の接地線路対からなり、第２のコプレーナ線路が第２の信号線路及び該第２の信号線路の両側部と所定の間隔をおいた第２の接地線路対からなり、第２の接地線路対が、該第２の接地線路対における第１の接地線路対と対向する領域に第１の接地線路対と同一のパターンを有していると、半導体チップの第１の接地線路対と基板の第２の接地線路対とが互いに対向する領域に直接バンプを設けることができるので、半導体チップの接地電位をより安定させることができる。
【００８７】
本発明の半導体装置において、基板が該基板における半導体チップの素子形成面と対向する領域に凹部又は孔部からなる空間部をさらに有していると、半導体チップの第１のコプレーナ線路からの電界が該第１のコプレーナ線路と対向する基板の影響さえもほとんど受けなくなり、電気的特性を一層安定させることができる。
【００８８】
本発明の半導体装置において、第１のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、基板が該基板の主面における第１のコプレーナ線路と対向する領域に導体膜からなるブリッジ用接続配線を有し、ブリッジ接続用配線が、半導体チップの素子形成面が基板の主面と対向した状態で第１のコプレーナ線路の信号線路を跨ぎ且つ接地線路対同士と電気的に接続されていると、通常のエアブリッジ配線技術を用いることなく、半導体チップ側の接地電位を容易に且つ確実に安定させることができる。
【００８９】
本発明の半導体装置において、第１のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、半導体チップの素子形成面が少なくとも信号線路と接地線路対との間の領域が高誘電体膜に覆われていると、第１のコプレーナ線路からの電界が該高誘電体膜に集中するため、該電界が周囲の影響を受けにくくなると共に、高誘電体膜中を伝搬する信号の波長が通常のコプレーナ線路を伝搬する信号の波長よりも短くなる。このため、動作の安定化と、装置の高集積化及び小型化とを同時に図ることができる。
【００９０】
本発明の半導体装置において、半導体チップが、少なくとも１つの高周波トランジスタと、少なくとも１つの受動素子とを有するＭＭＩＣであると、高度で且つ多機能を有するＭＭＩＣのフリップチップ実装が所定の特性を犠牲にすることなく実現できる。
【００９１】
本発明の半導体装置において、高周波トランジスタの動作周波数が１０ＧＨｚ以上であると、準ミリ波帯域からミリ波帯域までの高周波トランジスタを有するの半導体チップのフリップチップ実装を実現できる。
【００９２】
本発明の半導体装置において、第１のコプレーナ線路と第２のコプレーナ線路とがバンプを介して接続されていると、互いの線路同士が確実に接続される。さらに、バンプの厚さが５μｍ以下であると、バンプ本体のインダクタンス成分を無視できる。
【００９３】
本発明の半導体装置において、基板と半導体チップとが光硬化型樹脂材により互いに固着されていると、基板と半導体チップとの接続部に圧縮応力が加わるので、基板と半導体チップとの間の電気的接続及び機械的な接続がより確実となる。
【００９４】
本発明の半導体装置において、基板が、主面と第２のコプレーナ線路との間に主面側から順次形成された接地用導体膜と誘電体膜とをさらに有しており、第２のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、接地線路対と接地導体膜とが誘電体膜に設けられたビアホールを介して電気的に接続されていると、基板上の第２のコプレーナ線路の接地線路対が接地導体膜と接続されているため、接地線路対の電位が安定すると共に、該接地線路対の基板上の面積を低減できるため、半導体チップの第１のコプレーナ線路からの電界に対する誘電体膜等の影響を低減できる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置であって、（ａ）は（ｂ）及び（ｃ）のＩ−Ｉ線における構成断面図であり、（ｂ）はＭＭＩＣチップの素子形成面を示す平面図であり、（ｃ）は基板の主面を示す平面図である。
【図２】本発明の第２の実施形態に係る半導体装置の構成断面図である。
【図３】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置であって、（ａ）は（ｂ）及び（ｃ）のII−II線における構成断面図であり、（ｂ）はＭＭＩＣチップの素子形成面を示す平面図であり、（ｃ）は基板の主面を示す平面図である。
【図４】本発明の第４の実施形態に係る半導体装置の構成断面図である。
【図５】本発明の第５の実施形態に係る半導体装置の構成断面図である。
【図６】従来のＭＭＩＣがフリップチップ実装されてなる半導体装置を示す構成断面図である。
【符号の説明】
１１ ＭＭＩＣチップ（半導体チップ）
１２ 第１の信号線路
１２ａ パッド
１３ 第１の接地線路対
１４ 第１のコプレーナ線路
１５ 高周波トランジスタ
１６Ａ 第１のブリッジ領域
１６Ｂ 第２のブリッジ領域
２１ 基板
２１ 空間部（凹部）
２２ 信号パッド
２３ 第２の接地線路対
２４ 第２の信号線路
２５ 第２のコプレーナ線路
２５ａ 開口領域
２６ チップ実装領域
２７ チップコンデンサ
２８ バイアス用線路
２９ バイアスパッド
３１ マイクロバンプ
３２ 光硬化型樹脂材
４１Ａ 第１のブリッジ接続用配線
４１Ｂ 第２のブリッジ接続用配線
５１ 高誘電体膜
５１ａ 下部高誘電体膜
５１ｂ 上部高誘電体膜
５６ 接地用導体膜
５６ａ ビアホール
５７ 第２の信号線路
５８ 第２の接地線路対
５９ 第２のコプレーナ線路
Claims (9)
- 素子形成面に、高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第１のコプレーナ線路を有する半導体チップと、
主面に導体膜からなる第２のコプレーナ線路を有する基板とを備え、
前記半導体チップの素子形成面が前記基板の主面と対向した状態で、前記第１のコプレーナ線路と前記第２のコプレーナ線路とが互いに接続され、
前記第１のコプレーナ線路は、第１の信号線路及び該第１の信号線路の両側部と所定の間隔をおいた第１の接地線路対からなり、
前記第２のコプレーナ線路は、第２の信号線路及び該第２の信号線路の両側部と所定の間隔をおいた第２の接地線路対からなり、
前記基板は、その主面上に前記半導体チップを実装するチップ実装領域を有し、
前記第２の接地線路対は、前記第１の接地線路対と対向する前記チップ実装領域に前記第１の接地線路対と同一のパターンを有していることを特徴とする半導体装置。 - 素子形成面に、高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第１のコプレーナ線路を有する半導体チップと、
主面に導体膜からなる第２のコプレーナ線路を有する基板とを備え、
前記半導体チップの素子形成面が前記基板の主面と対向した状態で、前記第１のコプレーナ線路と前記第２のコプレーナ線路とが互いに接続され、
前記第１のコプレーナ線路は、信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、
前記基板は該基板の主面における前記第１のコプレーナ線路と対向する領域に導体膜からなるブリッジ用接続配線を有し、
前記ブリッジ接続用配線は、前記半導体チップの素子形成面が前記基板の主面と対向した状態で前記第１のコプレーナ線路の前記信号線路を跨ぎ且つ前記接地線路対同士と電気的に接続されていることを特徴とする半導体装置。 - 素子形成面に、高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第１のコプレーナ線路を有する半導体チップと、
主面に導体膜からなる第２のコプレーナ線路を有する基板とを備え、
前記半導体チップの素子形成面が前記基板の主面と対向した状態で、前記第１のコプレーナ線路と前記第２のコプレーナ線路とが互いに接続され、
前記第１のコプレーナ線路は、信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、
前記半導体チップの素子形成面は少なくとも前記信号線路と前記接地線路対との間の領域が高誘電体膜に覆われていることを特徴とする半導体装置。 - 前記半導体チップは、少なくとも１つの高周波トランジスタと、少なくとも１つの受動素子とを有するＭＭＩＣであることを特徴とする請求項２又は３に記載の半導体装置。
- 前記高周波トランジスタの動作周波数は１０ＧＨｚ以上であることを特徴とする請求項２又は３に記載の半導体装置。
- 前記第１のコプレーナ線路と前記第２のコプレーナ線路とはバンプを介して接続されていることを特徴とする請求項２又は３に記載の半導体装置。
- 前記バンプの厚さは５μｍ以下であることを特徴とする請求項６に記載の半導体装置。
- 前記基板と前記半導体チップとは光硬化型樹脂材により互いに固着されていることを特徴とする請求項２又は３に記載の半導体装置。
- 前記基板は、主面と前記第２のコプレーナ線路との間に前記主面側から順次形成された接地用導体膜と誘電体膜とをさらに有しており、
前記第２のコプレーナ線路は信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、
前記接地線路対と前記接地導体膜とは、前記誘電体膜に設けられたビアホールを介して電気的に接続されていることを特徴とする請求項２又は３に記載の半導体装置。
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