JPH0766949B2 - Ｉｃパッケージ - Google Patents

Ｉｃパッケージ

Info

Publication number
JPH0766949B2
JPH0766949B2 JP2259364A JP25936490A JPH0766949B2 JP H0766949 B2 JPH0766949 B2 JP H0766949B2 JP 2259364 A JP2259364 A JP 2259364A JP 25936490 A JP25936490 A JP 25936490A JP H0766949 B2 JPH0766949 B2 JP H0766949B2
Authority
JP
Japan
Prior art keywords
conductive film
dielectric substrate
power supply
conductor pattern
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2259364A
Other languages
English (en)
Other versions
JPH04137655A (ja
Inventor
雅也 玉村
吉朗 森野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2259364A priority Critical patent/JPH0766949B2/ja
Priority to US07/751,094 priority patent/US5218230A/en
Priority to EP91308078A priority patent/EP0478160B1/en
Priority to DE69123323T priority patent/DE69123323T2/de
Priority to KR1019910016891A priority patent/KR950010107B1/ko
Publication of JPH04137655A publication Critical patent/JPH04137655A/ja
Publication of JPH0766949B2 publication Critical patent/JPH0766949B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32175—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/32188—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching

Description

【発明の詳細な説明】 〔概要〕 外部から入力した高速信号を内部の半導体集積回路に伝
達する電極配線を備えたICパッケージに関し、 パッケージの大きさを変更させずに、パッケージにおけ
る信号用導波路の特性インビーダンスを整合させるとと
もに、電源用導波路の特性インピーダンスを低下させる
ことを目的とし、 信号用導波路のうちマイクロストリップラインを構成す
る接地用導電膜を、ストリップラインの接地用導電膜よ
りも信号用配線パターンに近づけて形成するとともに、
電源用導波路を構成する接地用導電膜を可能な限り電源
用配線パターンに近づけて形成することを含み構成す
る。
〔産業上の利用分野〕
本発明は、ICパッケージに関し、より詳しくは、外部か
ら入力した高速信号を内部の半導体集積回路に伝達する
電極配線を備えたICパッケージに関する。
〔従来の技術〕
数Gb/s程度の高速信号を処理するための半導体集積回路
を有する半導体チップは、例えば第７図に示すようなパ
ッージ71内に気密封止されている。
このパッケージ71は、チップ72を中央に搭載する絶縁基
板73と、パッケージ搭載領域を一様に囲む誘電体基板74
と、誘電体基板74及びパッケージ搭載領域を覆うキャッ
プ75を備えている。
また、半導体集積回路と外部回路との信号の授受や、半
導体集積回路に電源を供給するための中継配線として、
帯状の金属パターン76が誘電体基板74に複数形成されて
おり、金属パターン76の一端とチップ72上のパットをワ
イヤボンディングするとともに、その他端にリード77を
接続するように構成されている。
ところで、信号用配線や電源用配線に用いる金属パター
ン76は、第８図に示すように、誘電体基板74の内部に形
成され、しかも、誘電体基板74上下面の接地金属膜78に
挟まれた状態になっており、所定の特性インピーダンス
が確保させている。
〔発明が解決しようとする課題〕
しかし、上記した金属パターン76においては、リード77
やボンディングワイヤ78を接続する関係上、その両端領
域が誘電体基板74から露出されて気体に曝された状態に
なっている。
したがって、金属パターン76によって構成される導波路
は、その両端領域でマイクロストリップラインＸとなる
一方、その間の領域でストリップラインＹとなっている
ために、特性インピーダンスの大きさが均一にならず、
その不整合のために反射損失が生じるといった問題があ
る。
また、電源供給用の金属パターン76に流れる電流は、半
導体回路内の各素子の動作にともなって変化するため、
高周波成分を含むことになる。
したがって、電源供給用の金属パターン76を伝わる電圧
は特性インピーダンスの影響を受けることになり、特性
インピーダンスの大きなマイクロストリップラインによ
って電源電圧の変動が大きくなるため、半導体回路の動
作を不安定にさせるといった不都合がある。
これに対して、マイクロストリップラインを構成する金
属パターンの幅を太くすることによって特性インピーダ
ンスを整合させるパッケージが特開昭61−239650号公報
において提案されているが、この構造によれば、金属パ
ターンの集積度が低下するので、信号線が増えるにつれ
て誘電体基板74の幅が大きくするなり、パッケージの小
型化が図れなくなるきらいがある。
本発明はこのような問題に鑑みてなされたものであっ
て、パッケージの大きさを変更させずに、パッケージに
おける信号用導波路の特性インピーダンスを整合させる
とともに、電源用導波路の特性インピーダンスを低下さ
せることができるICパッケージを提供することを目的と
する。
〔課題を解決するための手段〕
上記した課題は、信号用導波路のうちマイクロストリッ
プラインを構成するのに必要な接地用導電膜９を、スト
リップラインの接地用導電膜４よりも信号配線パターン
６に近づけて形成するとともに、電源用導波路を構成す
るのに必要な接地用導電膜４を可能な限り電源配線パタ
ーン５に近づけて形成することを特徴とするICパッケー
ジ、 または、第１図に例示するように、半導体集積回路を形
成したチップＣを囲む領域に設けられる第１の誘電体基
板３と、前記第１の誘電体基板３上に帯状に形成された
信号用又は電源用の導体パターン５、６と、前記導体パ
ターン５、６の一部領域を覆う第２の誘電体基板７と、
前記導体パターン５、６から等距離となる位置の前記第
１及び第２の誘電体基板３、７に形成された第１及び第
２の接地用導電膜４、８と、前記第２の誘電体基板７か
ら露出した前記導体パターン５、６の下方で、かつ、前
記第１の接地用導電膜４よりも前記導体パターン５、６
に近い位置に形成した第３の接地用導電膜９とを備えた
ことを特徴とするICパッケージ、 または、半導体集積回路を形成したチップＣを囲む領域
に設けられた第１の誘電体基板３と、前記第１の誘電体
基板３の上に帯状に形成された電源用導体パターン５及
び信号用導体パターン６と、前電源用記導体パターン５
及び信号用導体パターン６の一部領域を覆う第２の誘電
体基板７と、前記信号用導体パターン６に対向する位置
であって、前記第１の誘電体基板３の下面に形成した第
１の接地用導電膜４と、前記信号用導体パターン６及び
前記電源用導体パターン５に対向する位置であって、前
記第２の誘電体基板７の上面に形成した第２の接地用導
電膜８と、前記電源用導体パターン５に対向する領域お
よび前記第２の誘電体基板７から露出した前記信号用導
体パターン６に対向する領域の下方で、かつ、前記第１
の接地用導電膜４よりも前記信号用導体パターン６及び
電源用導体パターン５に近い位置に形成した第３の接地
用導電膜９とを有することを特徴とするICパッケージ、 または、第４図に例示するように、前記第２の誘電体膜
７において、前記第２の接地用導電膜８よりも前記電源
用導体パターン５に近い位置に第４の接地用導電膜14を
形成したことを特徴とするICパッケージによって達成す
る。
〔作用〕
本発明によれば、信号用導波路のうちマイクロストリッ
プラインを構成する第３の接地用導電膜９の形成位置
を、ストリップラインを構成する第１の接地用導電膜４
よりも導電パターン６に近づけている。
このため、第２の誘電体基板７から露出した領域に形成
されるマイクロストリップラインの誘電体膜を薄くして
特性インピーダンスを小さくすることが可能になり、第
２の誘電体基板７に覆われた領域に形成されるストリッ
プラインの特性インピーダンスと同一の大きさにするこ
とができ、伝達特性は大幅に改善される。
また、本発明によれば、電源用導波路を構成する第３、
４の接地用導電膜９、14を可能な限り電源用導体パター
ン５に近づけている。
このため、電源用導体パターン５に流れる電流の変化に
対する接地電圧の変化量が小さくなってその接地電圧が
安定し、チップ内の半導体集積回路における誤動作が少
なくなる。
〔実施例〕
そこで、以下に本発明の詳細を図面に基づいて説明す
る。
（ａ）本発明の第１実施例の説明 第１図は、本発明の第１実施例を示す装置の分解斜視
図、第２図は、第１実施例装置の要部側断面図、第３図
は、第１実施例装置の要部平断面図である。
図中符号１は、絶縁材よりなるチップ載置基板で、この
チップ載置基板１の中央には半導体チップＣを載置する
載置台２が設けられ、また、載置台２の回りの領域に
は、アルミナ等の絶縁性セラミックよりなる第一の誘電
体基板３が第一の接地用導電膜４を介して載置され、さ
らに、誘電体基板３の上には、内部から外部に延びる帯
状の電源用導体パターン５、信号用導体パターン６が複
数本形成されている。
７は、第一の誘電体基板３の上に積層された第二の誘電
体基板で、この誘電体基板７は、電源用導体パターン５
及び信号用導体パターン６の中央領域を覆う位置に取付
けられ、また、その上面には第二の接地用導電膜８が形
成されている。そして、第２図（ａ），第３図（ａ）に
示すように、第一及び第二の接地用導電膜４、８と、こ
れらの間に挟まれる誘電体電極３、７及び導体パターン
５、６とによってストリップラインZaが構成されてい
る。
９は、第一の誘電体基板３の内部に設けられた第三の接
地用導電膜で、この第三の接地用導電膜９は、第２図
（ｂ），第３図（ｂ）に示すように、第二の誘電体基板
７に覆われない第一の誘電体基板３上面及び電源用導体
パターン５に対応して平行になるような形状に形成され
ている。そして、第三の接地用導電膜９とその上に導体
パターン５、６と誘電体基板によってマイクロストリッ
プラインZbが構成される。
この場合の第三の接地用導電膜９は、導体パターンに近
づけてその間の誘電体層を薄くすることによりマイクロ
ストリップラインの特性インピーダンスを小さくするた
めに形成したもので、その深さは、マイクロストリップ
ラインZbとストリップラインZaの特性インピーダンスが
同一になるように調整されている。
なお、図中符号10は、第二の誘電体基板７及びチップＣ
内部を覆う板状キャップ、11は、導体パターン５、６の
一端とチップＣとを結ぶボンディングワイヤ、12は、導
体パターン５、６の他端に接続されるリード、13は、導
体パターン５、６の存在しない領域で各接地用導電膜
４、８、９を短絡するスルーホールを示している。
次に、上記した実施例の作用について説明する。
上述した実施例において、導体パターン５、６両端領域
の下にある第三の接地用導電膜９は、第一の接地用導電
膜４よりも導体パターン６に近い位置に形成されている
ため、導体パターン６との間隔を適当な値にすることに
よりマイクロストリップラインZbの特性インピーダンス
の大きさを変えることが可能になる。
このため、第一及び第二の接地用導電膜４、８により構
成されるストリップラインZaとその両側のマイクロスト
リップラインZbの特性インピーダンスを同一にすること
が可能になる。
例えば、２つの誘電体基板３、７の誘電率εrを10、そ
の厚さＨを0.85mmとなし、また、導体パターン５、６の
幅Ｗを0.3mm、膜厚ｔを0.005mmとすると、ストリップラ
インZaの特性インピーダンスは50Ωとなる。
また、導体パターン６両端領域下方の第３の接地用導電
膜９をその導体パターン５、６から0.33mm下方に形成す
る場合には、特性インピーダンスZbは50Ωになる。
この結果、チップＣ内の半導体集積回路によって数Gb/s
の高周波信号を送受信させる場合に、信号用導体パター
ン６を通して信号を伝達すると、特性インピーダンスが
整合しているために高周波信号の反射が防止される。
なお、第三の接地用導電膜９を形成しない従来装置によ
れば、マイクロストリップラインZbは第一の接地用導電
膜４によって構成されることになり、その特性インピー
ダンスは74Ωとなる。
一方、電源用導体パターン５の下には、第２図（ｂ）に
見られるように第三の接地用導電膜９が存在するため
に、第三の接地用導電膜９がストリップラインZbを構成
することになり、上記したと同一条件で膜を形成した場
合には、電源用導体パターン５によって構成される特性
インピーダンスは約43Ωまで低下する。この結果、電流
の変化に対する接地電圧の変化量が少なくなって電源電
圧が安定するため、チップＣ内の半導体集積回路におけ
る誤動作が少なくなる。
第１表は、ストリップラインとマイクロストリップライ
ンの特性インピーダンスの大きさについて、第三の接地
用導電膜９を設けた場合と設けない場合を比較したもの
であり、第三の接地用導電膜９を設けたパッケージの特
性インピーダンスが低下することがわかる。
この場合、誘電体基板３、７の誘電率εrを10、その厚
さＨを0.85mmとなし、また、金よりなる導体パターン
５、６の膜厚ｔを0.005mm、第三の接地用導電膜９と導
体パターン５、６との距離を0.33mmとした。
（ｂ）本発明の第２の実施例の説明 上記した実施例では、第２図（ｂ）に示すように、第三
の接地用導電膜９を電源用導体パターン５の下に形成
し、ストリップラインの特性インピーダンスを低減する
ことについて説明したが、第４図に示すように、電源用
導体パターン５に平行な第四の接地用導電膜14を第二の
誘電体基板７の中に形成して、電源用導体パターン５に
より構成される特性インピーダンスをさらに小さくする
ことができる。
例えば、第４図に示すように、電源用導体パターン５か
ら上下に0.33mm離れた位置に、第三及び第四の接地用導
電膜９、14を形成すると、これらによって構成されるス
トリップラインの特性インピーダンスは、36Ωとなる。
（ｃ）本発明の他の実施例の説明 上記した実施例では、チップＣ内の半導体回路と導電パ
ターン５、６とを接続する場合に、ワイヤ11を用いてボ
ンディングするようにしたが、第５図に示すように、チ
ップＣ上のバンプＢに取付けられたTAB（tape automate
d bonding）端子16を、共晶、半田等により導体パター
ン５、６に接続することもできる。
また、第６図に例示するように、チップＣをキャップ17
側に装着するようなパッケージにおいては、チップＣ上
のバンプＢをフリップチップ法によって導電パターン
５、６に接続することもできる。
さらに、上記した接地用導電膜は、導体パターン５、６
の幅方向に一体的に形成する場合について説明したが、
各導体パターン５、６に沿ってストライプ状に形成して
もよい。
なお、上記した導体パターン５、６及び接地用導電膜
４、８、９、14は、金、アルミニウム等によって形成さ
れたものである。
〔発明の効果〕
以上述べたように本発明によれば、信号用導波路のうち
マイクロストリップラインを構成する接地用導電膜の形
成位置を、ストリップラインを構成する接地用導電膜よ
りも信号用導電パターンに近づけたので、マイクロスト
リップラインの誘電体膜を薄くして特性インピーダンス
を小さくすることが可能になり、その値をストリップラ
インの特性インピーダンスと同一にして、伝達特性を大
幅に改善することができる。
また、本発明によれば、電源用導波路を構成する接地用
導電膜を可能な限り電源用導体パターンに近づけたの
で、電源用導体パターンに流れる電流の変化に対向する
電源電圧の変化量が少なくなってその電源電圧が安定
し、半導体集積回路の誤動作を少なくすることができ
る。
【図面の簡単な説明】
第１図は、本発明の第１実施例の装置を示す斜視図、 第２図は、本発明の第１実施例の装置を示す要部側断面
図、 第３図は、本発明の第１実施例の装置を示す要部平断面
図、 第４図は、本発明の第２実施例の装置を示す要部側断面
図、 第５図は、本発明の第３実施例の装置を示す要部側断面
図、 第６図は、本発明の第４実施例の装置を示す要部側断面
図、 第７図は、従来装置の一例を示す斜視図、 第８図は、従来装置の一例を示す断面図である。 （符号の説明） １…チップ搭載基板、２…載置台、３…第一の誘電体基
板、４…第一の接地用導電膜、５…電源用導体パター
ン、６…信号用導体パターン、７…第二の誘電体基板、
８…第二の接地用導電膜、９…第三の接地用導電膜、14
…第四の接地用導電膜。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】信号用導波路のうちマイクロストリップラ
    インを構成するのに必要な接地用導電膜（９）を、スト
    リップラインの接地用導電膜（４）よりも信号配線パタ
    ーン（６）に近づけて形成するとともに、 電源用導波路を構成するのに必要な接地用導電膜（９）
    を可能な限り電源配線パターン（５）に近づけて形成す
    ることを特徴とするICパッケージ。
  2. 【請求項２】半導体集積回路を形成したチップを囲む領
    域に設けられる第１の誘電体基板（３）と、 前記第１の誘電体基板（３）上に帯状に形成された信号
    用又は電源用の導体パターン（５、６）と、 前記導体パターン（５、６）の一部領域を覆う第２の誘
    電体基板（７）と、 前記導体パターン（５、６）から等距離となる位置の前
    記第１及び第２の誘電体基板（３、７）に形成された第
    １及び第２の接地用導電膜（４、８）と、 前記第２の誘電体基板（７）から露出した前記導体パタ
    ーン（５、６）の下方で、かつ、前記第１の接地用導電
    膜（４）よりも前記導体パターン（５、６）に近い位置
    に形成した第３の接地用導電膜（９）とを備えたことを
    特徴とするICパッケージ。
  3. 【請求項３】半導体集積回路を形成したチップを囲む領
    域に設けられた第１の誘電体基板（３）と、 第１の誘電体基板（３）の上に帯状に形成された電源用
    導体パターン（５）及び信号用導体パターン（６）と、 前電源用記導体パターン（５）及び信号用導体パターン
    （６）の一部領域を覆う第２の誘電体基板（７）と、 前記信号用導体パターン（６）に対向する位置であっ
    て、前記第１の誘電体基板（３）の下面に形成した第１
    の接地用導電膜（４）と、 前記信号用導体パターン（６）及び前記電源用導体パタ
    ーン（５）に対向する位置であって、前記第２の誘電体
    基板（７）の上面に形成した第２の接地用導電膜（８）
    と、 前記電源用導体パターン（５）に対向する領域および前
    記第２の誘電体基板（７）から露出した前記信号用導体
    パターン（６）に対向する領域の下方で、かつ、前記第
    １の接地用導電膜（４）よりも前記信号用導体パターン
    （６）及び電源用導体パターン（５）に近い位置に形成
    した第３の接地用導電膜（９）とを有することを特徴と
    するICパッケージ。
  4. 【請求項４】前記第２の誘電体膜（８）において、前記
    第２の接地用導電膜（８）よりも前記電源用導体パター
    ン（５）に近い位置に第４の接地用導電膜（14）を形成
    したことを特徴とする請求項３記載のICパッケージ。
JP2259364A 1990-09-28 1990-09-28 Ｉｃパッケージ Expired - Fee Related JPH0766949B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2259364A JPH0766949B2 (ja) 1990-09-28 1990-09-28 Ｉｃパッケージ
US07/751,094 US5218230A (en) 1990-09-28 1991-08-28 Ic package with electric conductor lines in dielectric package body
EP91308078A EP0478160B1 (en) 1990-09-28 1991-09-04 IC package with electric conductor lines in dielectric package body
DE69123323T DE69123323T2 (de) 1990-09-28 1991-09-04 IC-Gehäuse mit elektrischen Leitern in einem dielektrischen Verpackungskörper
KR1019910016891A KR950010107B1 (ko) 1990-09-28 1991-09-27 유전 패키지 본체에 전기도선이 있는 ic 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2259364A JPH0766949B2 (ja) 1990-09-28 1990-09-28 Ｉｃパッケージ

Publications (2)

Publication Number Publication Date
JPH04137655A JPH04137655A (ja) 1992-05-12
JPH0766949B2 true JPH0766949B2 (ja) 1995-07-19

Family

ID=17333091

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2259364A Expired - Fee Related JPH0766949B2 (ja) 1990-09-28 1990-09-28 Ｉｃパッケージ

Country Status (5)

Country Link
US (1) US5218230A (ja)
EP (1) EP0478160B1 (ja)
JP (1) JPH0766949B2 (ja)
KR (1) KR950010107B1 (ja)
DE (1) DE69123323T2 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5184095A (en) * 1991-07-31 1993-02-02 Hughes Aircraft Company Constant impedance transition between transmission structures of different dimensions
JPH0515508U (ja) * 1991-07-31 1993-02-26 三菱電機株式会社 マイクロ波用パツケージ
JPH05190721A (ja) * 1992-01-08 1993-07-30 Fujitsu Ltd 半導体装置及びその製造方法
US5376909A (en) * 1992-05-29 1994-12-27 Texas Instruments Incorporated Device packaging
US5455385A (en) * 1993-06-28 1995-10-03 Harris Corporation Multilayer LTCC tub architecture for hermetically sealing semiconductor die, external electrical access for which is provided by way of sidewall recesses
GB2288286A (en) * 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
JPH07288409A (ja) * 1994-04-20 1995-10-31 Nec Corp マイクロ波集積回路装置
US5672911A (en) * 1996-05-30 1997-09-30 Lsi Logic Corporation Apparatus to decouple core circuits power supply from input-output circuits power supply in a semiconductor device package
US5691568A (en) * 1996-05-31 1997-11-25 Lsi Logic Corporation Wire bondable package design with maxium electrical performance and minimum number of layers
WO1998020528A1 (en) * 1996-11-08 1998-05-14 W.L. Gore & Associates, Inc. METHOD FOR IMPROVING RELIABILITY OF THIN CIRCUIT SUBSTRATES BY INCREASING THE Tg OF THE SUBSTRATE
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
KR100218368B1 (ko) * 1997-04-18 1999-09-01 구본준 리드프레임과 그를 이용한 반도체 패키지 및 그의 제조방법
SE514425C2 (sv) * 1999-06-17 2001-02-19 Ericsson Telefon Ab L M Övergång mellan stripline och mikrostrip i kavitet i flerlagers mönsterkort
TW588532B (en) * 2002-03-29 2004-05-21 Realtek Semiconductor Corp Management device and method of NAT/NAPT session
US20040041254A1 (en) * 2002-09-04 2004-03-04 Lewis Long Packaged microchip
JP3938742B2 (ja) * 2002-11-18 2007-06-27 Ｎｅｃエレクトロニクス株式会社 電子部品装置及びその製造方法
KR100506738B1 (ko) * 2003-11-03 2005-08-08 삼성전기주식회사 리크를 방지할 수 있는 세라믹 패키지 밀봉 구조, 리크를방지할 수 있는 세라믹 패키지 및 상기 세라믹 패키지의제조 방법
US7630188B2 (en) 2005-03-01 2009-12-08 X2Y Attenuators, Llc Conditioner with coplanar conductors
JP5588419B2 (ja) * 2011-10-26 2014-09-10 株式会社東芝 パッケージ
JP7005111B2 (ja) * 2018-02-09 2022-01-21 矢崎総業株式会社 電子部品実装品

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0812887B2 (ja) * 1985-04-13 1996-02-07 富士通株式会社 高速集積回路パツケ−ジ
CA1320006C (en) * 1986-06-02 1993-07-06 Norio Hidaka Package for integrated circuit
JPH0793392B2 (ja) * 1986-10-25 1995-10-09 新光電気工業株式会社 超高周波素子用パツケ−ジ
US4922324A (en) * 1987-01-20 1990-05-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
JPS63216366A (ja) * 1987-03-05 1988-09-08 Fujitsu Ltd 集積回路用パツケ−ジ
JP2580674B2 (ja) * 1988-02-08 1997-02-12 三菱電機株式会社 高周波用モールド型パッケージ
JPH081918B2 (ja) * 1989-04-28 1996-01-10 日本電気株式会社 超高周波帯実装構造

Also Published As

Publication number Publication date
EP0478160B1 (en) 1996-11-27
KR950010107B1 (ko) 1995-09-07
DE69123323T2 (de) 1997-04-03
EP0478160A3 (en) 1993-03-31
KR920007134A (ko) 1992-04-28
US5218230A (en) 1993-06-08
DE69123323D1 (de) 1997-01-09
JPH04137655A (ja) 1992-05-12
EP0478160A2 (en) 1992-04-01

Similar Documents

Publication Publication Date Title
JPH0766949B2 (ja) Ｉｃパッケージ
US4600907A (en) Coplanar microstrap waveguide interconnector and method of interconnection
US3784883A (en) Transistor package
JPH0812887B2 (ja) 高速集積回路パツケ−ジ
JPH08222657A (ja) 半導体集積回路装置
US5852391A (en) Microwave/millimeter-wave functional module package
JP3741274B2 (ja) 半導体装置
JP3570887B2 (ja) 高周波用配線基板
JP3034672B2 (ja) 半導体装置実装体
US6509633B1 (en) IC package capable of accommodating discrete devices
JPH02198158A (ja) 半導体装置
TW200406905A (en) Terminations for shielded transmission lines fabricated on a substrate
JP3181036B2 (ja) 高周波用パッケージの実装構造
JP3170017B2 (ja) 半導体装置
JPH09148524A (ja) 高周波回路装置
JP3305020B2 (ja) キャビティダウンタイプの半導体装置の実装構造
JPS62269349A (ja) 半導体装置
JPH0126109Y2 (ja)
JPH0427170Y2 (ja)
JP3600729B2 (ja) 高周波回路用パッケージ
JPS6348129Y2 (ja)
JP3619397B2 (ja) 高周波用配線基板および接続構造
JP2541336B2 (ja) 集積回路装置の接続方法
JP3804244B2 (ja) 高周波回路装置
JPH05166965A (ja) パッケージ構造体

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees