JP3305020B2 - キャビティダウンタイプの半導体装置の実装構造 - Google Patents
キャビティダウンタイプの半導体装置の実装構造Info
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- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高周波用半導体チップ
を収納した半導体装置を、その半導体チップを収容した
キャビティ開口部を基板に向けて基板に表面実装するキ
ャビティダウンタイプの半導体装置の実装構造に関す
る。
を収納した半導体装置を、その半導体チップを収容した
キャビティ開口部を基板に向けて基板に表面実装するキ
ャビティダウンタイプの半導体装置の実装構造に関す
る。
【０００２】
【従来の技術】半導体装置は、図５に示したように、セ
ラミック等で形成したパッケージ１０のキャビティ１２
内に半導体チップ２０を収容すると共に、キャビティ１
２開口部をキャップ３０で気密に封じている。半導体チ
ップの信号電極２２は、ワイヤ４０を介してパッケージ
の信号線路５０内端に接続している。パッケージ１０周
囲に備えた信号線路５０外端には、リード６０を接続し
て、そのリード６０先端をパッケージ１０外方に延出し
ている。
ラミック等で形成したパッケージ１０のキャビティ１２
内に半導体チップ２０を収容すると共に、キャビティ１
２開口部をキャップ３０で気密に封じている。半導体チ
ップの信号電極２２は、ワイヤ４０を介してパッケージ
の信号線路５０内端に接続している。パッケージ１０周
囲に備えた信号線路５０外端には、リード６０を接続し
て、そのリード６０先端をパッケージ１０外方に延出し
ている。
【０００３】この半導体装置は、図５に示したように、
キャップ３０で封じたキャビティ１２開口部を基板７０
に向けて、基板７０に表面実装している。この表面実装
方式をキャビティダウンタイプの実装構造と呼んでい
る。このキャビティダウンタイプの半導体装置の実装構
造においては、図５に示したように、パッケージ１０か
ら延出したリード６０を、基板７０方向にガルウイング
（ＧＵＬＬ―ＷＩＮＧ）状等に折曲して、そのリード６
０先端を基板の信号回路７２に接続している。
キャップ３０で封じたキャビティ１２開口部を基板７０
に向けて、基板７０に表面実装している。この表面実装
方式をキャビティダウンタイプの実装構造と呼んでい
る。このキャビティダウンタイプの半導体装置の実装構
造においては、図５に示したように、パッケージ１０か
ら延出したリード６０を、基板７０方向にガルウイング
（ＧＵＬＬ―ＷＩＮＧ）状等に折曲して、そのリード６
０先端を基板の信号回路７２に接続している。
【０００４】このように、キャビティダウン方式を用い
て半導体チップ２０を収納した半導体装置を基板７０に
表面実装している理由は、高集積化された高周波用半導
体チップ２０は高熱を発するため、その半導体チップ２
０が発する熱をキャビティ１２底壁を通して、パッケー
ジ１０底部に備えた放熱フィン（図示せず）等によりパ
ッケージ１０外部に効率良く放散できるようにするため
である。それと共に、パッケージ１０の信号線路５０と
基板の信号回路７２とをリード６０を介して距離短く接
続して、リード６０を通して信号線路５０と信号回路７
２との間を高周波信号を伝送損失を少なく伝えられるよ
うにするためである。
て半導体チップ２０を収納した半導体装置を基板７０に
表面実装している理由は、高集積化された高周波用半導
体チップ２０は高熱を発するため、その半導体チップ２
０が発する熱をキャビティ１２底壁を通して、パッケー
ジ１０底部に備えた放熱フィン（図示せず）等によりパ
ッケージ１０外部に効率良く放散できるようにするため
である。それと共に、パッケージ１０の信号線路５０と
基板の信号回路７２とをリード６０を介して距離短く接
続して、リード６０を通して信号線路５０と信号回路７
２との間を高周波信号を伝送損失を少なく伝えられるよ
うにするためである。
【０００５】このキャビティダウンタイプの半導体装置
の実装構造においては、パッケージの信号線路５０を、
セラミック等の誘電体からなるパッケージ１０に備えた
グランドプレーン（図示せず）により、マイクロストリ
ップ線路又はストリップ線路に形成して、その信号線路
５０の特性インピーダンスを半導体チップ２０の内部信
号回路の持つ特性インピーダンスの５０Ω等にマッチン
グさせている。それと共に、基板の信号回路７２を、セ
ラミック等の誘電体からなる基板７０に備えたグランド
プレーン（図示せず）により、マイクロストリップ線路
に形成して、その信号回路７２の特性インピーダンスを
半導体チップ２０の内部信号回路の持つ特性インピーダ
ンスの５０Ω等にマッチングさせている。
の実装構造においては、パッケージの信号線路５０を、
セラミック等の誘電体からなるパッケージ１０に備えた
グランドプレーン（図示せず）により、マイクロストリ
ップ線路又はストリップ線路に形成して、その信号線路
５０の特性インピーダンスを半導体チップ２０の内部信
号回路の持つ特性インピーダンスの５０Ω等にマッチン
グさせている。それと共に、基板の信号回路７２を、セ
ラミック等の誘電体からなる基板７０に備えたグランド
プレーン（図示せず）により、マイクロストリップ線路
に形成して、その信号回路７２の特性インピーダンスを
半導体チップ２０の内部信号回路の持つ特性インピーダ
ンスの５０Ω等にマッチングさせている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記キ
ャビティダウンタイプの半導体装置の実装構造において
は、パッケージの信号線路５０と基板の信号回路７２と
の間を接続したリード６０の特性インピーダンスを半導
体チップ２０の内部信号回路の持つ特性インピーダンス
の５０Ω等にマッチングさせていなかった。
ャビティダウンタイプの半導体装置の実装構造において
は、パッケージの信号線路５０と基板の信号回路７２と
の間を接続したリード６０の特性インピーダンスを半導
体チップ２０の内部信号回路の持つ特性インピーダンス
の５０Ω等にマッチングさせていなかった。
【０００７】そのため、上記リード６０を伝わる高周波
信号の伝送損失や反射損失が大きくて、半導体装置の信
号線路と基板の信号回路との間をリード６０を通して高
周波信号を損失少なく効率よく伝えることができなかっ
た。
信号の伝送損失や反射損失が大きくて、半導体装置の信
号線路と基板の信号回路との間をリード６０を通して高
周波信号を損失少なく効率よく伝えることができなかっ
た。
【０００８】本発明は、このような課題を解消した、半
導体装置の信号線路と基板の信号回路との間を接続した
リード等の接続線路を高周波信号を伝送損失、反射損失
少なく伝えることのできるキャビティダウンタイプの半
導体装置の実装構造（以下、半導体装置の実装構造とい
う）を提供しようとするものである。
導体装置の信号線路と基板の信号回路との間を接続した
リード等の接続線路を高周波信号を伝送損失、反射損失
少なく伝えることのできるキャビティダウンタイプの半
導体装置の実装構造（以下、半導体装置の実装構造とい
う）を提供しようとするものである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の半導体装置の実装構造は、パッケー
ジに備えた信号線路に接続したリードを基板方向に折曲
して、そのリード先端を基板の信号回路に接続したキャ
ビティダウンタイプの半導体装置の実装構造において、
前記リードに誘電体ブロックをあてがうと共に、その誘
電体ブロック外側面にグランドプレーンを備えて、前記
リードをマイクロストリップ線路に形成したことを特徴
としている。
に、本発明の第１の半導体装置の実装構造は、パッケー
ジに備えた信号線路に接続したリードを基板方向に折曲
して、そのリード先端を基板の信号回路に接続したキャ
ビティダウンタイプの半導体装置の実装構造において、
前記リードに誘電体ブロックをあてがうと共に、その誘
電体ブロック外側面にグランドプレーンを備えて、前記
リードをマイクロストリップ線路に形成したことを特徴
としている。
【００１０】本発明の第２の半導体装置の実装構造は、
パッケージに備えた信号線路とその信号線路を接続する
基板の信号回路との間に誘電体ブロックを介在させて、
その誘電体ブロックに備えたビアで前記信号線路と基板
の信号回路とを接続すると共に、前記誘電体ブロック外
側面にグランドプレーンを備えて、前記ビアをマイクロ
ストリップ線路に形成したことを特徴としている。
パッケージに備えた信号線路とその信号線路を接続する
基板の信号回路との間に誘電体ブロックを介在させて、
その誘電体ブロックに備えたビアで前記信号線路と基板
の信号回路とを接続すると共に、前記誘電体ブロック外
側面にグランドプレーンを備えて、前記ビアをマイクロ
ストリップ線路に形成したことを特徴としている。
【００１１】本発明の第１、第２の半導体装置の実装構
造においては、誘電体ブロックは、パッケージと別個に
形成した誘電体ブロックであっても、パッケージから延
設した誘電体ブロックであっても良い。
造においては、誘電体ブロックは、パッケージと別個に
形成した誘電体ブロックであっても、パッケージから延
設した誘電体ブロックであっても良い。
【００１２】
【作用】上記構成の第１の半導体装置の実装構造におい
ては、リードに誘電体ブロックをあてがうと共に、その
誘電体ブロック外側面にグランドプレーンを備えて、リ
ードをマイクロストリップ線路に形成している。
ては、リードに誘電体ブロックをあてがうと共に、その
誘電体ブロック外側面にグランドプレーンを備えて、リ
ードをマイクロストリップ線路に形成している。
【００１３】そのため、誘電体ブロックに種々の誘電率
εを持つ誘電体ブロックを選択したり、誘電体ブロック
の厚さを厚薄に調整して誘電体ブロック外側面に備えた
グランドプレーンとリードとの間の距離を長短に調節し
たり、リードの幅を広狭に調整したりして、リードの特
性インピーダンスを半導体チップの内部信号回路の持つ
特性インピーダンスの５０Ω等にマッチングさせること
ができる。そして、そのリードを高周波信号を伝送損
失、反射損失少なく伝えることができる。
εを持つ誘電体ブロックを選択したり、誘電体ブロック
の厚さを厚薄に調整して誘電体ブロック外側面に備えた
グランドプレーンとリードとの間の距離を長短に調節し
たり、リードの幅を広狭に調整したりして、リードの特
性インピーダンスを半導体チップの内部信号回路の持つ
特性インピーダンスの５０Ω等にマッチングさせること
ができる。そして、そのリードを高周波信号を伝送損
失、反射損失少なく伝えることができる。
【００１４】上記構成の第２の半導体装置の実装構造に
おいては、パッケージに備えた信号線路と基板の信号回
路との間に介在させた誘電体ブロックに備えたビアでパ
ッケージの信号線路と基板の信号回路とを接続してい
る。それと共に、誘電体ブロック外側面にグランドプレ
ーンを備えて、誘電体ブロックに備えたビアをマイクロ
ストリップ線路に形成している。
おいては、パッケージに備えた信号線路と基板の信号回
路との間に介在させた誘電体ブロックに備えたビアでパ
ッケージの信号線路と基板の信号回路とを接続してい
る。それと共に、誘電体ブロック外側面にグランドプレ
ーンを備えて、誘電体ブロックに備えたビアをマイクロ
ストリップ線路に形成している。
【００１５】そのため、誘電体ブロックに種々の誘電率
εを持つ誘電体ブロックを選択したり、誘電体ブロック
の厚さを厚薄に調整して誘電体ブロック外側面に備えた
グランドプレーンとビアとの間の距離を長短に調節した
り、ビアの径を大小に調整したりして、誘電体ブロック
に備えたビアの特性インピーダンスを半導体チップの内
部信号回路の持つ特性インピーダンスの５０Ω等にマッ
チングさせることができる。そして、そのビアを高周波
信号を伝送損失、反射損失少なく伝えることができる。
εを持つ誘電体ブロックを選択したり、誘電体ブロック
の厚さを厚薄に調整して誘電体ブロック外側面に備えた
グランドプレーンとビアとの間の距離を長短に調節した
り、ビアの径を大小に調整したりして、誘電体ブロック
に備えたビアの特性インピーダンスを半導体チップの内
部信号回路の持つ特性インピーダンスの５０Ω等にマッ
チングさせることができる。そして、そのビアを高周波
信号を伝送損失、反射損失少なく伝えることができる。
【００１６】
【実施例】次に、本発明の実施例を図面に従い説明す
る。図１は本発明の第１の半導体装置の実装構造の好適
な実施例を示し、詳しくはその正面断面図を示してい
る。以下に、この半導体装置の実装構造を説明する。
る。図１は本発明の第１の半導体装置の実装構造の好適
な実施例を示し、詳しくはその正面断面図を示してい
る。以下に、この半導体装置の実装構造を説明する。
【００１７】図の半導体装置の実装構造では、基板７０
方向に折曲したリード６０に、パッケージ１０と別個に
形成した誘電体ブロック１００をあてがっている。具体
的には、パッケージ周囲の階段面１４に備えた信号線路
５０に接続したリード６０を基板７０方向に直角に折曲
して、そのリード６０にセラミック等からなる誘電体ブ
ロック１００を隙間なくあてがっている。
方向に折曲したリード６０に、パッケージ１０と別個に
形成した誘電体ブロック１００をあてがっている。具体
的には、パッケージ周囲の階段面１４に備えた信号線路
５０に接続したリード６０を基板７０方向に直角に折曲
して、そのリード６０にセラミック等からなる誘電体ブ
ロック１００を隙間なくあてがっている。
【００１８】誘電体ブロック１００は、帯状に形成して
いて、その両端を基板７０表面にねじ止めすることによ
り、誘電体ブロック１００をリード６０にあてがってい
る。なお、誘電体ブロック１００は、接着剤を用いてリ
ード６０側面に接合することにより、誘電体ブロック１
００をリード６０にあてがうようにしても良い。
いて、その両端を基板７０表面にねじ止めすることによ
り、誘電体ブロック１００をリード６０にあてがってい
る。なお、誘電体ブロック１００は、接着剤を用いてリ
ード６０側面に接合することにより、誘電体ブロック１
００をリード６０にあてがうようにしても良い。
【００１９】誘電体ブロック１００下面と基板７０との
間には、基板７０表面に沿ってＬ字状に折曲したリード
６０先端を挟持している。
間には、基板７０表面に沿ってＬ字状に折曲したリード
６０先端を挟持している。
【００２０】Ｌ字状に折曲したリード６０先端は、基板
の信号回路７２に接続している。
の信号回路７２に接続している。
【００２１】誘電体ブロック１００外側面には、メタラ
イズ等からなるグランドプレーン１１０を幅広く備えて
いる。グランドプレーン１１０は、基板７０のグランド
回路（図示せず）に接続していて、接地できるようにし
ている。そして、グランドプレーン１１０に対向するリ
ード６０部分をマイクロストリップ線路に形成してい
て、そのリード６０部分の特性インピーダンスを半導体
チップ２０の内部信号回路の持つ特性インピーダンスの
５０Ω等にマッチングさせている。
イズ等からなるグランドプレーン１１０を幅広く備えて
いる。グランドプレーン１１０は、基板７０のグランド
回路（図示せず）に接続していて、接地できるようにし
ている。そして、グランドプレーン１１０に対向するリ
ード６０部分をマイクロストリップ線路に形成してい
て、そのリード６０部分の特性インピーダンスを半導体
チップ２０の内部信号回路の持つ特性インピーダンスの
５０Ω等にマッチングさせている。
【００２２】グランドプレーン１１０下端は、誘電体ブ
ロック１００下端から所定距離上方に離隔させている。
そして、グランドプレーン１１０が誘電体ブロック１０
０下面と基板７０との間に挟持したリード６０先端と短
絡するのを防いでいる。それと共に、グランドプレーン
１１０下端と誘電体ブロック１００下端との間に露出し
た誘電体ブロック１００外側面に対向するリード６０部
分の特性インピーダンスを、グランドプレーン１１０と
基板７０に備えたグランドプレーン（図示せず）とによ
り、半導体チップ２０の内部信号回路の持つ特性インピ
ーダンスの５０Ω等にマッチングさせている。
ロック１００下端から所定距離上方に離隔させている。
そして、グランドプレーン１１０が誘電体ブロック１０
０下面と基板７０との間に挟持したリード６０先端と短
絡するのを防いでいる。それと共に、グランドプレーン
１１０下端と誘電体ブロック１００下端との間に露出し
た誘電体ブロック１００外側面に対向するリード６０部
分の特性インピーダンスを、グランドプレーン１１０と
基板７０に備えたグランドプレーン（図示せず）とによ
り、半導体チップ２０の内部信号回路の持つ特性インピ
ーダンスの５０Ω等にマッチングさせている。
【００２３】その他は、前述図５に示した従来の半導体
装置の実装構造と同様であり、その同一部材には同一符
号を付し、その説明を省略する。
装置の実装構造と同様であり、その同一部材には同一符
号を付し、その説明を省略する。
【００２４】図２は本発明の第１の半導体装置の実装構
造の他の好適な実施例を示し、詳しくはその正面断面図
を示している。以下に、この半導体装置の実装構造を説
明する。
造の他の好適な実施例を示し、詳しくはその正面断面図
を示している。以下に、この半導体装置の実装構造を説
明する。
【００２５】図の半導体装置の実装構造では、基板７０
方向に直角に折曲したリード６０にパッケージ１０から
延設したセラミック等からなる誘電体ブロック１０１を
隙間なくあてがっている。
方向に直角に折曲したリード６０にパッケージ１０から
延設したセラミック等からなる誘電体ブロック１０１を
隙間なくあてがっている。
【００２６】誘電体ブロック１０１外側面には、メタラ
イズ等からなるグランドプレーン１１１を幅広く備えて
いる。グランドプレーン１１１は、パッケージ１０のグ
ランド線路（図示せず）を介して基板のグランド回路
（図示せず）に接続していて、接地できるようにしてい
る。そして、グランドプレーン１１１に対向するリード
６０部分をマイクロストリップ線路に形成していて、そ
のリード６０部分の特性インピーダンスを半導体チップ
２０の内部信号回路の持つ特性インピーダンスの５０Ω
等にマッチングさせている。
イズ等からなるグランドプレーン１１１を幅広く備えて
いる。グランドプレーン１１１は、パッケージ１０のグ
ランド線路（図示せず）を介して基板のグランド回路
（図示せず）に接続していて、接地できるようにしてい
る。そして、グランドプレーン１１１に対向するリード
６０部分をマイクロストリップ線路に形成していて、そ
のリード６０部分の特性インピーダンスを半導体チップ
２０の内部信号回路の持つ特性インピーダンスの５０Ω
等にマッチングさせている。
【００２７】グランドプレーン１１１下端は、誘電体ブ
ロック１０１下端から所定距離上方に離隔させている。
そして、グランドプレーン１１１が誘電体ブロック１０
１下面と基板７０との間に挟持したリード６０先端と短
絡するのを防いでいる。それと共に、グランドプレーン
１１１下端と誘電体ブロック１０１下端との間に露出し
た誘電体ブロック１０１外側面に対向するリード６０部
分の特性インピーダンスを、グランドプレーン１１１と
基板７０に備えたグランドプレーン（図示せず）とによ
り、半導体チップ２０の内部信号回路の持つ特性インピ
ーダンスの５０Ω等にマッチングさせている。
ロック１０１下端から所定距離上方に離隔させている。
そして、グランドプレーン１１１が誘電体ブロック１０
１下面と基板７０との間に挟持したリード６０先端と短
絡するのを防いでいる。それと共に、グランドプレーン
１１１下端と誘電体ブロック１０１下端との間に露出し
た誘電体ブロック１０１外側面に対向するリード６０部
分の特性インピーダンスを、グランドプレーン１１１と
基板７０に備えたグランドプレーン（図示せず）とによ
り、半導体チップ２０の内部信号回路の持つ特性インピ
ーダンスの５０Ω等にマッチングさせている。
【００２８】その他は、前述図１に示した半導体装置の
実装構造と同様であり、その同一部材には同一符号を付
し、その説明を省略する。
実装構造と同様であり、その同一部材には同一符号を付
し、その説明を省略する。
【００２９】図３は本発明の第２の半導体装置の実装構
造の好適な実施例を示し、詳しくはその正面断面図を示
している。以下に、この半導体装置の実装構造を説明す
る。
造の好適な実施例を示し、詳しくはその正面断面図を示
している。以下に、この半導体装置の実装構造を説明す
る。
【００３０】図の半導体装置の実装構造では、パッケー
ジの信号線路５０と基板の信号回路７２との間に、パッ
ケージ１０から延設したセラミック等からなる誘電体ブ
ロック１０２を隙間なく介在させている。
ジの信号線路５０と基板の信号回路７２との間に、パッ
ケージ１０から延設したセラミック等からなる誘電体ブ
ロック１０２を隙間なく介在させている。
【００３１】誘電体ブロック１０２には、メタライズ等
の導体ポールからなるビア６００を誘電体ブロック１０
２を上下に貫通して備えている。そして、そのビア６０
０でパッケージの信号線路５０と基板の信号回路７２と
を接続している。具体的には、ビア６００上端を、パッ
ケージの信号線路５０に一連に接続している。それと共
に、ビア６００下端が露出した誘電体ブロック１０２下
端面にパッド６２０をビア６００に連ねて備えて、その
パッド６２０を基板の信号回路７２にはんだ付け等によ
り接続している。
の導体ポールからなるビア６００を誘電体ブロック１０
２を上下に貫通して備えている。そして、そのビア６０
０でパッケージの信号線路５０と基板の信号回路７２と
を接続している。具体的には、ビア６００上端を、パッ
ケージの信号線路５０に一連に接続している。それと共
に、ビア６００下端が露出した誘電体ブロック１０２下
端面にパッド６２０をビア６００に連ねて備えて、その
パッド６２０を基板の信号回路７２にはんだ付け等によ
り接続している。
【００３２】誘電体ブロック１０２外側面には、メタラ
イズ等からなるグランドプレーン１１２を幅広く備えて
いる。グランドプレーン１１２は、パッケージ１０のグ
ランド線路（図示せず）を介して基板７０のグランド回
路（図示せず）に接続していて、接地できるようにして
いる。そして、グランドプレーン１１２に対向するビア
６００部分をマイクロストリップ線路に形成していて、
そのビア６００部分の特性インピーダンスを半導体チッ
プ２０の内部信号回路の持つ特性インピーダンスの５０
Ω等にマッチングさせている。
イズ等からなるグランドプレーン１１２を幅広く備えて
いる。グランドプレーン１１２は、パッケージ１０のグ
ランド線路（図示せず）を介して基板７０のグランド回
路（図示せず）に接続していて、接地できるようにして
いる。そして、グランドプレーン１１２に対向するビア
６００部分をマイクロストリップ線路に形成していて、
そのビア６００部分の特性インピーダンスを半導体チッ
プ２０の内部信号回路の持つ特性インピーダンスの５０
Ω等にマッチングさせている。
【００３３】グランドプレーン１１２下端は、誘電体ブ
ロック１０２下端から所定距離上方に離隔させている。
そして、グランドプレーン１１２が誘電体ブロック１０
２下端面に備えたパッド６２０と短絡するのを防いでい
る。それと共に、グランドプレーン１１２下端と誘電体
ブロック１０２下端との間に露出した誘電体ブロック１
０２外側面に対向するビア６００部分の特性インピーダ
ンスを、グランドプレーン１１２と基板７０に備えたグ
ランドプレーン（図示せず）とにより、半導体チップ２
０の内部信号回路の持つ特性インピーダンスの５０Ω等
にマッチングさせている。
ロック１０２下端から所定距離上方に離隔させている。
そして、グランドプレーン１１２が誘電体ブロック１０
２下端面に備えたパッド６２０と短絡するのを防いでい
る。それと共に、グランドプレーン１１２下端と誘電体
ブロック１０２下端との間に露出した誘電体ブロック１
０２外側面に対向するビア６００部分の特性インピーダ
ンスを、グランドプレーン１１２と基板７０に備えたグ
ランドプレーン（図示せず）とにより、半導体チップ２
０の内部信号回路の持つ特性インピーダンスの５０Ω等
にマッチングさせている。
【００３４】その他は、前述図５に示した従来の半導体
装置の実装構造と同様であり、その同一部材には同一符
号を付し、その説明を省略する。
装置の実装構造と同様であり、その同一部材には同一符
号を付し、その説明を省略する。
【００３５】図４は本発明の第２の半導体装置の実装構
造の他の好適な実施例を示し、詳しくはその正面断面図
を示している。以下に、この半導体装置の実装構造を説
明する。
造の他の好適な実施例を示し、詳しくはその正面断面図
を示している。以下に、この半導体装置の実装構造を説
明する。
【００３６】図の半導体装置の実装構造では、パッケー
ジ周囲の階段面１４に備えた信号線路５０と基板の信号
回路７２との間に、パッケージ１０と別個に形成したセ
ラミック等からなる誘電体ブロック１０３を隙間なく介
在させている。
ジ周囲の階段面１４に備えた信号線路５０と基板の信号
回路７２との間に、パッケージ１０と別個に形成したセ
ラミック等からなる誘電体ブロック１０３を隙間なく介
在させている。
【００３７】誘電体ブロック１０３には、メタライズ等
の導体ポールからなるビア６０１を誘電体ブロック１０
３を上下に貫通して備えている。そして、そのビア６０
１でパッケージの信号線路５０と基板の信号回路７２と
を接続している。具体的には、ビア６０１の上下端が露
出した誘電体ブロック１０３の上下端面にパッド６２
１、６２２をビア６０１に連ねてそれぞれ備えている。
そして、それらのビア６２１、６２２をパッケージの階
段面１４に備えた信号線路５０と基板の信号回路７２と
にそれぞれはんだ付け等により接続している。
の導体ポールからなるビア６０１を誘電体ブロック１０
３を上下に貫通して備えている。そして、そのビア６０
１でパッケージの信号線路５０と基板の信号回路７２と
を接続している。具体的には、ビア６０１の上下端が露
出した誘電体ブロック１０３の上下端面にパッド６２
１、６２２をビア６０１に連ねてそれぞれ備えている。
そして、それらのビア６２１、６２２をパッケージの階
段面１４に備えた信号線路５０と基板の信号回路７２と
にそれぞれはんだ付け等により接続している。
【００３８】誘電体ブロック１０３は、上記のようにし
て、パッケージの信号線路５０に接続したパッド６２１
と基板の信号回路７２に接続したパッド６２２とを介し
て、パッケージの階段面１４と基板２０とにそれぞれ固
定している。又はそれに加えて、誘電体ブロック１０３
を帯状に形成して、その両端を基板７０にねじ止めして
いる。
て、パッケージの信号線路５０に接続したパッド６２１
と基板の信号回路７２に接続したパッド６２２とを介し
て、パッケージの階段面１４と基板２０とにそれぞれ固
定している。又はそれに加えて、誘電体ブロック１０３
を帯状に形成して、その両端を基板７０にねじ止めして
いる。
【００３９】誘電体ブロック１０３外側面には、メタラ
イズ等からなるグランドプレーン１１３を幅広く備えて
いる。グランドプレーン１１３は、基板７０のグランド
回路（図示せず）に接続していて、接地できるようにし
ている。そして、グランドプレーン１１３に対向するビ
ア６０１部分をマイクロストリップ線路に形成してい
て、そのビア６０１部分の特性インピーダンスを半導体
チップ２０の内部信号回路の持つ特性インピーダンスの
５０Ω等にマッチングさせている。
イズ等からなるグランドプレーン１１３を幅広く備えて
いる。グランドプレーン１１３は、基板７０のグランド
回路（図示せず）に接続していて、接地できるようにし
ている。そして、グランドプレーン１１３に対向するビ
ア６０１部分をマイクロストリップ線路に形成してい
て、そのビア６０１部分の特性インピーダンスを半導体
チップ２０の内部信号回路の持つ特性インピーダンスの
５０Ω等にマッチングさせている。
【００４０】グランドプレーン１１３上端とその下端と
は、誘電体ブロック１０３上端とその下端とから所定距
離その下方とその上方とにそれぞれ離隔させている。そ
して、グランドプレーン１１３が誘電体ブロック１０３
上下端面に備えたパッド６２１、６２２と短絡するのを
防いでいる。それと共に、グランドプレーン１１３上端
と誘電体ブロック１０３上端との間に露出した誘電体ブ
ロック１０３外側面に対向するビア６０１部分及びグラ
ンドプレーン１１３下端と誘電体ブロック１０３下端と
の間に露出した誘電体ブロック１０３外側面に対向する
ビア６０１部分の特性インピーダンスを、グランドプレ
ーン１１３とパッケージ１０に備えたグランドプレーン
（図示せず）及び基板７０に備えたグランドプレーン
（図示せず）とにより、半導体チップ２０の内部信号回
路の持つ特性インピーダンスの５０Ω等にそれぞれマッ
チングさせている。
は、誘電体ブロック１０３上端とその下端とから所定距
離その下方とその上方とにそれぞれ離隔させている。そ
して、グランドプレーン１１３が誘電体ブロック１０３
上下端面に備えたパッド６２１、６２２と短絡するのを
防いでいる。それと共に、グランドプレーン１１３上端
と誘電体ブロック１０３上端との間に露出した誘電体ブ
ロック１０３外側面に対向するビア６０１部分及びグラ
ンドプレーン１１３下端と誘電体ブロック１０３下端と
の間に露出した誘電体ブロック１０３外側面に対向する
ビア６０１部分の特性インピーダンスを、グランドプレ
ーン１１３とパッケージ１０に備えたグランドプレーン
（図示せず）及び基板７０に備えたグランドプレーン
（図示せず）とにより、半導体チップ２０の内部信号回
路の持つ特性インピーダンスの５０Ω等にそれぞれマッ
チングさせている。
【００４１】その他は、前述図３に示した半導体装置の
実装構造と同様であり、その同一部材には同一符号を付
し、その説明を省略する。
実装構造と同様であり、その同一部材には同一符号を付
し、その説明を省略する。
【００４２】
【発明の効果】以上説明したように、本発明の第１、第
２の半導体装置の実装構造によれば、パッケージの信号
線路と基板の信号回路との間を接続したリード又はビア
の特性インピーダンスを半導体装置に収納した半導体チ
ップの内部信号回路の持つ特性インピーダンスの５０Ω
等にマッチングさせることができる。そして、それらの
リード又はビアを高周波信号を伝送損失、反射損失少な
く伝えることが可能となる。
２の半導体装置の実装構造によれば、パッケージの信号
線路と基板の信号回路との間を接続したリード又はビア
の特性インピーダンスを半導体装置に収納した半導体チ
ップの内部信号回路の持つ特性インピーダンスの５０Ω
等にマッチングさせることができる。そして、それらの
リード又はビアを高周波信号を伝送損失、反射損失少な
く伝えることが可能となる。
【図１】本発明の第１の半導体装置の実装構造を示す正
面断面図である。
面断面図である。
【図２】本発明の第１の半導体装置の実装構造を示す正
面断面図である。
面断面図である。
【図３】本発明の第２の半導体装置の実装構造を示す正
面断面図である。
面断面図である。
【図４】本発明の第２の半導体装置の実装構造を示す正
面断面図である。
面断面図である。
【図５】従来の半導体装置の実装構造を示す正面断面図
である。
である。
１０ パッケージ １２ キャビティ ２０ 半導体チップ ３０ キャップ ５０ 信号線路 ６０ リード ７０ 基板 ７２ 信号回路 １００、１０１、１０２、１０３ 誘電体ブロック １１０、１１１、１１２、１１３ グランドプレーン ６００、６０１ ビア ６２０、６２１、６２２ パッド
Claims (4)
- 【請求項１】 パッケージに備えた信号線路に接続した
リードであって、その先端を、前記信号線路と電気的に
接続する信号回路を備えた基板の方向に折曲して、その
基板の信号回路に接続したリードに、誘電体ブロックを
固定すると共に、その誘電体ブロックの外側面にグラン
ドプレーンを備えて、前記リードをマイクロストリップ
線路に形成したことを特徴とするキャビティダウンタイ
プの半導体装置の実装構造。 - 【請求項２】 パッケージに備えた信号線路とその信号
線路を電気的に接続する基板の信号回路との間に誘電体
ブロックを介在させて、その誘電体ブロックに備えたビ
アにより前記パッケージの信号線路と基板の信号回路と
を電気的に接続すると共に、前記誘電体ブロックの外側
面にグランドプレーンを備えて、前記ビアをマイクロス
トリップ線路に形成したことを特徴とするキャビティダ
ウンタイプの半導体装置の実装構造。 - 【請求項３】 誘電体ブロックが、パッケージと別個に
形成した誘電体ブロックである請求項１又は２記載のキ
ャビティダウンタイプの半導体装置の実装構造。 - 【請求項４】 誘電体ブロックが、パッケージから延設
した誘電体ブロックである請求項１又は２記載のキャビ
ティダウンタイプの半導体装置の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33253292A JP3305020B2 (ja) | 1992-11-18 | 1992-11-18 | キャビティダウンタイプの半導体装置の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33253292A JP3305020B2 (ja) | 1992-11-18 | 1992-11-18 | キャビティダウンタイプの半導体装置の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163339A JPH06163339A (ja) | 1994-06-10 |
| JP3305020B2 true JP3305020B2 (ja) | 2002-07-22 |
Family
ID=18255976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33253292A Expired - Fee Related JP3305020B2 (ja) | 1992-11-18 | 1992-11-18 | キャビティダウンタイプの半導体装置の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3305020B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4197234B2 (ja) | 2001-12-28 | 2008-12-17 | 三菱電機株式会社 | 光通信器 |
-
1992
- 1992-11-18 JP JP33253292A patent/JP3305020B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163339A (ja) | 1994-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |