JP3034672B2 - 半導体装置実装体 - Google Patents

半導体装置実装体

Info

Publication number
JP3034672B2
JP3034672B2 JP35985691A JP35985691A JP3034672B2 JP 3034672 B2 JP3034672 B2 JP 3034672B2 JP 35985691 A JP35985691 A JP 35985691A JP 35985691 A JP35985691 A JP 35985691A JP 3034672 B2 JP3034672 B2 JP 3034672B2
Authority
JP
Japan
Prior art keywords
signal line
semiconductor device
lead
leads
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP35985691A
Other languages
English (en)
Other versions
JPH05183095A (ja
Inventor
欣司 永田
文雄 宮川
隆春 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP35985691A priority Critical patent/JP3034672B2/ja
Publication of JPH05183095A publication Critical patent/JPH05183095A/ja
Application granted granted Critical
Publication of JP3034672B2 publication Critical patent/JP3034672B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速信号で動作させる
半導体チップ等の高周波素子を収納した半導体装置を実
装用基板に表面実装してなる半導体装置実装体に関す
る。
【０００２】
【従来の技術】従来より、セラミック又は樹脂等からな
るパッケージに高周波素子を気密に封入してなる半導体
装置、又は高周波素子を樹脂内部に気密に封止してなる
半導体装置がある。
【０００３】これらの半導体装置においては、図２１に
示したように、半導体装置１０周囲の４方又は２方等
に、高速信号を伝える細帯状をした金属製の信号線路用
リード２０を複数本延出している。
【０００４】この半導体装置１０を実装用基板３０に表
面実装する際には、図２１に示したように、その周囲に
延出した信号線路用リード２０をガルウイング状に折曲
している。そして、そのガルウイング状に折曲した信号
線路用リード２０の外端を実装用基板３０の信号回路用
接続パッド８０に接続している。そして、信号線路用リ
ード２０を介して、実装用基板３０の信号回路（図示せ
ず）と半導体装置１０に収納した高周波素子４０との間
を高速信号を伝えるようにしている。
【０００５】ここで、信号線路用リード２０をガルウイ
ング状に折曲するとは、図２１に示したように、半導体
装置１０周囲にほぼ水平に延出した信号線路用リード２
０中途部をその下方にほぼＬ字状に折曲すると共に、そ
のほぼＬ字状に折曲した信号線路用リード２０の外端を
さらに水平方向にほぼＬ字状に外方に折曲することをい
う。
【０００６】
【発明が解決しようとする課題】しかしながら、上記半
導体装置１０を実装用基板３０に表面実装してなる半導
体装置実装体１００においては、その半導体装置１０周
囲のガルウイング状に折曲してその外端を実装用基板の
信号回路用接続パッド８０に接続した信号線路用リード
２０を、単に半導体装置１０周囲の空気中に晒した状態
としていて、その高速信号を伝える信号線路用リード２
０の特性インピーダンスを、信号線路用リード２０内端
に連なる半導体装置１０の内部回路、即ちパッケージ５
０の信号線路５２や半導体装置１０に収納した高周波素
子４０の信号回路の持つ特性インピーダンスの５０Ω等
にマッチングさせていなかった。
【０００７】そのため、上記半導体装置実装体１００に
おいては、信号線路用リード２０を介して、半導体装置
１０に収納した高周波素子４０と実装用基板の信号回路
との間を高速信号を伝えた場合に、信号線路用リード２
０を伝わる高速信号の挿入損失、反射損失等が大きく
て、その信号線路用リード２０を高速信号を伝送損失少
なく効率良く伝えることができなかった。このことは特
に、信号線路用リード２０に２０ＧＨｚ以上等の超高速
信号を伝えた場合に顕著であった。
【０００８】本発明は、このような課題に鑑みてなされ
たもので、半導体装置周囲に延出してガルウイング状に
折曲した信号線路用リードであって、その外端を実装用
基板の信号回路用接続パッドに接続した信号線路用リー
ドを、高速信号を伝送損失少なく効率良く伝えることの
できる半導体装置実装体を提供することを目的としてい
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置実装体は、高周波素子を収納し
た半導体装置周囲に延出した高速信号を伝える信号線路
用リードをガルウイング状に折曲し、その信号線路用リ
ードの外端を実装用基板の信号回路用接続パッドに接続
してなる半導体装置実装体において、前記信号線路用リ
ードの両側に信号線路用リードの折曲形状に倣ってガル
ウイング状に折曲したグランド用リードを並べて備え
て、そのグランド用リードの外端を前記実装用基板のグ
ランド回路用接続パッドに接続し、前記信号線路用リー
ドをコプレナー線路構造とすると共に、そのコプレナー
線路構造とした信号線路用リードの下方の前記実装用基
板にグランドプレーンを設けて、そのグランドプレーン
とその上方の前記ガルウイング状に折曲した信号線路用
リードとの間の距離Ｈの信号線路用リード外方に向けて
の減少値に合わせて、前記信号線路用リードの幅Ｗ又は
前記信号線路用リードとそれに隣合うグランド用リード
との側面間の距離Ｓの一方又はその両方を、信号線路用
リード外方に向けて漸次増減させ、前記ガルウイング状
に折曲した信号線路用リードの特性インピーダンスを、
前記半導体装置の内部回路の特性インピーダンスにマッ
チングさせたことを特徴としている。
【００１０】ここで、コプレナー線路構造とは、信号線
路の両側にグランド線路を、信号線路と同一平面上にそ
れぞれ並べて備えた線路構造をいう。
【００１１】
【作用】上記構成の半導体装置実装体においては、半導
体装置周囲に延出した信号線路用リードをガルウィング
状に折曲して、その信号線路用リードの外端を実装用基
板の信号回路用接続パッドに接続している。信号線路用
リードの両側には、信号線路用リードの折曲形状に倣っ
てガルウイング状に折曲したグランド用リードを並べて
備えている。そして、そのグランド用リードの外端を実
装用基板のグランド回路用接続パッドに接続して、信号
線路用リードを、コプレナー線路構造としている。この
信号線路用リードの特性インピーダンスは、信号線路用
リードの幅Ｗと、信号線路用リードとそれに隣合うグラ
ンド用リードとの側面間の距離Ｓと、信号線路用リード
とその下方の実装用基板に設けたグランドプレーンとの
間の距離Ｈと、信号線路用リードとその下方のグランド
プレーンとの間に介在する誘電体の誘電率εとをパラメ
ータ値とする所定の算定式により決定される。
【００１２】信号線路用リードとその下方のグランドプ
レーンとの間に介在する誘電体は、比誘電率が約１の空
気、又はそれに加えて所定誘電率を持つセラミック又は
樹脂等からなる実装用基板である。そして、その信号線
路用リードとグランドプレーンとの間に介在する誘電体
の誘電率εは一定値となる。また、半導体装置周囲に延
出してガルウイング状に折曲した信号線路用リードであ
って、その外端を実装用基板の信号回路用接続パッドに
接続した信号線路用リードと、その下方の実装用基板に
設けたグランドプレーンとの間の距離Ｈは、信号線路用
リードの長さと信号線路用リードの折曲形状とを一定と
すれば、信号線路用リード外方に行くに従い漸次所定の
減少値で減少する。
【００１３】従って、上記構成の半導体装置実装体にお
いては、実装用基板に設けたグランドプレーンとその上
方のガルウイング状に折曲した信号線路用リードとの間
の距離Ｈの信号線路用リード外方に向けての減少値に合
わせて、信号線路用リードの幅Ｗ又は信号線路用リード
とそれに隣合うグランド用リードとの側面間の距離Ｓの
一方又はその両方を、信号線路用リード外方に向けて漸
次増減させて、半導体装置周囲のガルウイング状に折曲
した信号線路用リードの特性インピーダンスを半導体装
置の内部回路の特性インピーダンスにマッチングさせる
ことができる。
【００１４】具体的には、信号線路用リードの幅Ｗを一
定値に保持すると共に、実装用基板に設けたグランドプ
レーンとその上方の信号線路用リードとの間の距離Ｈの
信号線路用リード外方に向けての減少値に合わせて、信
号線路用リードとそれに隣合うグランド用リードとの側
面間の距離Ｓを信号線路外方に向けて漸次増大させて、
半導体装置周囲のガルウイング状に折曲した信号線路用
リードの特性インピーダンスを半導体装置の内部回路の
特性インピーダンスにマッチングさせることができる。
【００１５】又は、信号線路用リードとそれに隣合うグ
ランド用リードとの側面間の距離Ｓを一定値に保持する
と共に、実装用基板に設けたグランドプレーンとその上
方のガルウイング状に折曲した信号線路用リードとの間
の距離Ｈの信号線路用リード外方に向けての減少値に合
わせて、信号線路用リードの幅Ｗを信号線路外方に向け
て漸次減少させて、半導体装置周囲のガルウイング状に
折曲した信号線路用リードの特性インピーダンスを半導
体装置の内部回路の特性インピーダンスにマッチングさ
せることができる。
【００１６】又は、実装用基板に設けたグランドプレー
ンとその上方のガルウイング状に折曲した信号線路用リ
ードとの間の距離Ｈの信号線路用リード外方に向けての
減少値に合わせて、信号線路用リードの幅Ｗを信号線路
用リード外方に向けて漸次減少させると共に、信号線路
用リードとそれに隣合うグランド用リードとの側面間の
距離Ｓを漸次増大させて、半導体装置周囲のガルウイン
グ状に折曲した信号線路用リードの特性インピーダンス
を半導体装置の内部回路の特性インピーダンスにマッチ
ングさせることができる。
【００１７】
【実施例】次に、本発明の実施例を図面に従い説明す
る。図１ないし図６はそれぞれ本発明の半導体装置実装
体の好適な実施例を示し、図１ないし図３はそれらの一
部省略平面図、図４ないし図６はそれらの正面断面図を
示している。以下、これらの図中の半導体装置実装体を
説明する。
【００１８】図１、図２、図３の半導体装置実装体１０
１，１０２，１０３は、図７、図８、図９、図１０にそ
れぞれ示した半導体装置１１，１２，１３を用いて形成
している。
【００１９】半導体装置１１，１２，１３は、図１０に
示したように、高速信号で動作させる半導体チップ等の
高周波素子４０を、セラミック又は樹脂（図ではセラミ
ックと金属としている）等で形成したパッケージ５０に
気密に封入している。
【００２０】パッケージ５０周囲には、階段面５４を備
えて、その階段面５４にパッケージ５０内外に連なるメ
タライズからなる信号線路５２を備えている。
【００２１】信号線路５２内端は、ワイヤ４２を介し
て、高周波素子４０の信号用電極に接続している。
【００２２】信号線路５２外端には、金属製の信号線路
用リード２１，２２，２３内端を接続して、信号線路用
リード２１，２２，２３をパッケージ５０外方に延出し
ている。
【００２３】信号線路用リード２１，２２，２３の両側
には、図７、図８、図９にそれぞれ示したように、金属
製のグランド用リード６１，６２，６３を、信号線路用
リード２１，２２，２３と微小距離あけて、信号線路用
リード２１，２２，２３と同一平面上に、信号線路用リ
ード２１，２２，２３とほぼ平行にそれぞれ並べて備え
ている。そして、信号線路用リード２１，２２，２３
を、コプレナー線路構造としている。
【００２４】具体的には、図７、図８、図９にそれぞれ
示したように、信号線路５２の両側のパッケージ周囲の
階段面５４に、パッケージ５０内外に連なるメタライズ
等からなるグランド線路５６を、信号線路５２と微小距
離あけて、信号線路５２とほぼ平行にそれぞれ並べて備
えている。そして、その信号線路５２の両側のグランド
線路５６外端に、金属製のグランド用リード６１，６
２，６３内端をそれぞれ接続して、グランド用リード６
１，６２，６３をパッケージ５０外方に延出した信号線
路用リード２１，２２，２３の両側に、信号線路用リー
ド２１，２２，２３と微小距離あけて、信号線路用リー
ド２１，２２，２３とほぼ平行にそれぞれ並べて延出し
ている。
【００２５】グランド線路５６内端は、ワイヤ（図示せ
ず）を介して、半導体装置１１，１２，１３に収納した
高周波素子４０のグランド用電極（図示せず）に接続し
ている。
【００２６】半導体装置１１，１２，１３周囲に延出し
た信号線路用リード２１，２２，２３とグランド用リー
ド６１，６２，６３とは、図１ないし図６にそれぞれ示
したように、それらを共にほぼ同一形状のガルウイング
状に折曲して、それらの信号線路用リード２１，２２，
２３の外端とグランド用リード６１，６２，６３の外端
とを実装用基板３１，３２，３３の信号回路用接続パッ
ド８０とグランド回路用接続パッド８２とにそれぞれ接
続している。そして、半導体装置１１，１２，１３を実
装用基板３１，３２，３３に表面実装している。
【００２７】半導体装置１１，１２，１３周囲のガルウ
イング状に折曲した信号線路用リード２１，２２，２３
の下方の実装用基板３１，３２，３３には、グランドプ
レーン７１，７２，７３を設けている。
【００２８】具体的には、図４に示した半導体装置実装
体１０１，１０２，１０３にあっては、半導体装置１０
１，１０２，１０３周囲のガルウイング状に折曲した信
号線路用リード２１，２２，２３の下方の、信号回路用
接続パッド８０及びグランド回路用接続パッド（図示せ
ず）部分とその周辺部を除く、実装用基板３１表面に、
銅箔等からなるグランドプレーン７１を広く設けてい
る。
【００２９】また、図５に示した半導体装置実装体１０
１，１０２，１０３にあっては、半導体装置１０１，１
０２，１０３周囲のガルウイング状に折曲した信号線路
用リード２１，２２，２３の下方の実装用基板３２内中
途部の横方向に、銅箔等からなるグランドプレーン７２
を広く設けている。
【００３０】また、図６に示した半導体装置実装体１０
１，１０２，１０３にあっては、半導体装置１０１，１
０２，１０３周囲のガルウイング状に折曲した信号線路
用リード２１，２２，２３の下方の実装用基板３３裏面
に、銅箔等からなるグランドプレーン７３を広く設けて
いる。
【００３１】それと共に、実装用基板３１，３２，３３
に設けたグランドプレーン７１，７２，７３とその上方
のガルウイング状に折曲した信号線路用リード２１，２
２，２３との間の距離Ｈの信号線路用リード２１，２
２，２３外方に向けての減少値に合わせて、信号線路用
リード２１，２２，２３の幅Ｗ（以下Ｗという）又は信
号線路用リード２１，２２，２３とそれに隣合うグラン
ド用リード６１，６２，６３との側面間の距離Ｓ（以下
Ｓという）の一方又はその両方を、信号線路用リード２
１，２２，２３外方に向けて漸次増減させている。
【００３２】具体的には、図１に示した半導体装置実装
体１０１の半導体装置１１にあっては、図７に示したよ
うに、Ｗを一定値に保持すると共に、図４、図５、図６
にそれぞれ示したように、半導体装置１１を実装用基板
３１，３２，３３に実装した際の、信号線路用リード２
１外方に向けてのＨの減少値に合わせて、Ｓを信号線路
用リード２１外方に向けて漸次増大させている。
【００３３】また、図２に示した半導体装置実装体１０
２の半導体装置１２にあっては、図８に示したように、
Ｓを一定値に保持すると共に、図４、図５、図６にそれ
ぞれ示したように、半導体装置１２を実装用基板３１，
３２，３３に実装した際の、信号線路用リード２２外方
に向けてのＨの減少値に合わせて、Ｗを信号線路用リー
ド２２外方に向けて漸次減少させている。
【００３４】また、図３に示した半導体装置実装体１０
３の半導体装置１３にあっては、図４、図５、図６にそ
れぞれ示したように、半導体装置１３を実装用基板３
１，３２，３３に実装した際の、信号線路用リード２３
外方に向けてのＨの減少値に合わせて、図９に示したよ
うに、Ｗを信号線路用リード２３外方に向けて漸次減少
させていると共に、Ｓを信号線路用リード２３外方に向
けて漸次増大させている。
【００３５】そして、実装用基板３１，３２，３３に実
装した半導体装置１１，１２，１３周囲のガルウイング
状に折曲した信号線路用リード２１，２２，２３の特性
インピーダンスを、半導体装置１１，１２，１３の内部
回路の特性インピーダンスの５０Ω等にマッチングさせ
ている。
【００３６】図１ないし図６にそれぞれ示した半導体装
置実装体は、以上のように構成している。
【００３７】図１１ないし図１６はそれぞれ本発明の半
導体装置実装体の他の好適な実施例を示し、図１１ない
し図１３はそれらの平面図、図１４ないし図１６はそれ
らの正面断面図を示している。以下、これらの図中の半
導体装置実装体を説明する。
【００３８】図１１ないし図１６にそれぞれ示した半導
体装置実装体１０４，１０５，１０６は、図１７ないし
図２０にそれぞれ示した半導体装置１４，１５，１６を
用いて形成している。
【００３９】半導体装置１４，１５，１６は、図２０に
示したように、半導体チップ等の高周波素子４０を、樹
脂９０内部に気密に封止している。
【００４０】樹脂９０周囲の４方又は２方（図では２方
としている）等には、金属製の信号線路用リード２４，
２５，２６内端を一体に埋め込んでいる。そして、樹脂
９０周囲に信号線路用リード２４，２５，２６を複数本
並べて延出している。
【００４１】樹脂９０に埋め込んだ信号線路用リード２
４，２５，２６内端は、図２０に示したように、樹脂９
０内部の高周波素子４０の信号用電極に、ギャングボン
ディング法により、直接にはんだ付け接続している。
【００４２】信号線路用リード２４，２５，２６の両側
には、図１７、図１８、図１９にそれぞれ示したよう
に、金属製のグランド用リード６４，６５，６６を、信
号線路用リード２４，２５，２６と微小距離あけて信号
線路用リード２４，２５，２６と同一平面上に信号線路
用リード２４，２５，２６とほぼ平行にそれぞれ並べて
備えている。そして、信号線路用リード２４，２５，２
６をコプレナー線路構造としている。
【００４３】具体的には、信号線路用リード２４，２
５，２６内端両側の樹脂９０に、グランド用リード６
４，６５，６６内端をそれぞれ一体に埋め込んでいる。
それと共に、グランド用リード６４，６５，６６内端を
樹脂９０内部の高周波素子４０のグランド用電極（図示
せず）に、ギャングボンディング法により、直接にはん
だ付け接続している。
【００４４】半導体装置１４，１５，１６周囲に延出し
た信号線路用リード２４，２５，２６とグランド用リー
ド６４，６５，６６とは、図１１ないし図１６にそれぞ
れ示したように、それらを共にほぼ同一形状のガルウイ
ング状に折曲して、それらの信号線路用リード２４，２
５，２６の外端とグランド用リード６４，６５，６６の
外端とを実装用基板３４，３５，３６の信号回路用接続
パッド８０とグランド回路用接続パッド８２とにそれぞ
れ接続している。そして、半導体装置１４，１５，１６
を実装用基板３４，３５，３６に表面実装している。
【００４５】樹脂９０周囲に延出してガルウイング状に
折曲した信号線路用リード２４，２５，２６の下方の実
装用基板３４，３５，３６には、グランドプレーン７
４，７５，７６を広く設けている。
【００４６】具体的には、図１４に示した半導体装置実
装体１０４，１０５，１０６にあっては、ガルウイング
状に折曲した信号線路用リード２４，２５，２６の下方
の、信号回路用接続パッド８０及びグランド回路用接続
パッド（図示せず）部分とその周辺部を除く、実装用基
板３４表面にグランドプレーン７４を広く設けている。
【００４７】また、図１５に示した半導体装置実装体１
０４，１０５，１０６にあっては、ガルウイング状に折
曲した信号線路用リード２４，２５，２６の下方の実装
用基板３５内中途部の横方向に、銅箔等からなるグラン
ドプレーン７５を広く設けている。
【００４８】また、図１６に示した半導体装置実装体１
０４，１０５，１０６にあっては、ガルウイング状に折
曲した信号線路用リード２４，２５，２６の下方の実装
用基板３６裏面に、銅箔等からなるグランドプレーン７
６を広く設けている。
【００４９】それと共に、実装用基板３４，３５，３６
に設けたグランドプレーン７４，７５，７６とその上方
のガルウイング状に折曲した信号線路用リード２４，２
５，２６との間の距離Ｈの信号線路用リード２４，２
５，２６外方に向けての減少値に合わせて、信号線路用
リード２４，２５，２６の幅Ｗ（以下Ｗという）又は信
号線路用リード２４，２５，２６とそれに隣合うグラン
ド用リード６４，６５，６６との側面間の距離Ｓ（以下
Ｓという）の一方又はその両方を、信号線路用リード２
４，２５，２６外方に向けて漸次増減させている。
【００５０】具体的には、図１１に示した半導体装置実
装体１０４の半導体装置１４にあっては、図１７に示し
たように、Ｗを一定値に保持すると共に、図１４、図１
５、図１６にそれぞれ示したように、半導体装置１４を
実装用基板３４，３５，３６に実装した際の、信号線路
用リード２４外方に向けてのＨの減少値に合わせて、Ｓ
を信号線路用リード２４外方に向けて漸次増大させてい
る。
【００５１】また、図１２に示した半導体装置実装体１
０５の半導体装置１５にあっては、図１８に示したよう
に、Ｓを一定値に保持すると共に、図１４、図１５、図
１６にそれぞれ示したように、半導体装置１５を実装用
基板３４，３５，３６に実装した際の、信号線路用リー
ド２５外方に向けてのＨの減少値に合わせて、Ｗを信号
線路用リード２５外方に向けて漸次減少させている。
【００５２】また、図１３に示した半導体装置実装体１
０６の半導体装置１６にあっては、図１４、図１５、図
１６にそれぞれ示したように、半導体装置１６を実装用
基板３４，３５，３６に実装した際の、信号線路用リー
ド２６外方に向けてのＨの減少値に合わせて、図１９に
示したように、Ｗを信号線路用リード２６外方に向けて
漸次減少させていると共に、Ｓを信号線路用リード２６
外方に向けて漸次増大させている。
【００５３】そして、実装用基板３４，３５，３６に実
装した半導体装置１４，１５，１６周囲のガルウイング
状に折曲した信号線路用リード２４，２５，２６の特性
インピーダンスを、半導体装置１４，１５，１６の内部
回路の特性インピーダンスの５０Ω等にそれぞれマッチ
ングさせている。
【００５４】図１１ないし図１６にそれぞれ示した半導
体装置実装体１０４，１０５，１０６は、以上のように
構成している。
【００５５】なお、上述半導体装置実装体１０１，１０
２，１０３，１０４，１０５，１０６の半導体装置１
１，１２，１３，１４，１５，１６では、グランド用リ
ード６１，６２，６３，６４，６５，６６内端を、直接
に又はパッケージのグランド線路５６を介して、高周波
素子４０のグランド用電極に接続しているが、本発明
は、グランド用リード６１，６２，６３，６４，６５，
６６内端を接続するためのグランド用電極を持たない高
周波素子４０を収納した半導体装置を用いた半導体装置
実装体、又はグランド用リード６１，６２，６３，６
４，６５，６６内端を、高周波素子４０のグランド用電
極に接続せずに、単にパッケージのグランド線路５６外
端に接続したり又は樹脂９０に一体に埋め込んだりした
半導体装置を用いた半導体装置実装体にも利用可能であ
り、そのような半導体装置実装体に利用しても、上述半
導体装置実装体１０１，１０２，１０３，１０４，１０
５，１０６とほぼ同様な作用を持つ半導体装置実装体を
形成できる。
【００５６】
【発明の効果】以上説明したように、本発明の半導体装
置実装体によれば、半導体装置周囲に延出してガルウイ
ング状に折曲した信号線路用リードであって、その外端
を実装用基板の信号回路用接続パッドに接続した信号線
路用リードの特性インピーダンスを、実装用基板に設け
たグランドプレーンを用いて、そのほぼ全長に亙って半
導体装置の内部回路の特性インピーダンスの５０Ω等に
マッチングさせることができる。
【００５７】そして、そのガルウイング状に折曲した信
号線路用リードを介して、実装用基板に実装した半導体
装置に収納した高周波素子と実装用基板の信号回路との
間を２０ＧＨｚ以上の超高速信号等の高速信号を伝送損
失少なく効率良く伝えることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置実装体の一部省略平面図で
ある。
【図２】本発明の半導体装置実装体の一部省略平面図で
ある。
【図３】本発明の半導体装置実装体の一部省略平面図で
ある。
【図４】本発明の半導体装置実装体の正面断面図であ
る。
【図５】本発明の半導体装置実装体の正面断面図であ
る。
【図６】本発明の半導体装置実装体の正面断面図であ
る。
【図７】本発明の半導体装置実装体に用いる半導体装置
の一部省略平面図である。
【図８】本発明の半導体装置実装体に用いる半導体装置
の一部省略平面図である。
【図９】本発明の半導体装置実装体に用いる半導体装置
の一部省略平面図である。
【図１０】本発明の半導体装置実装体に用いる半導体装
置の一部省略正面断面図である。
【図１１】本発明の半導体装置実装体の平面図である。
【図１２】本発明の半導体装置実装体の平面図である。
【図１３】本発明の半導体装置実装体の平面図である。
【図１４】本発明の半導体装置実装体の正面断面図であ
る。
【図１５】本発明の半導体装置実装体の正面断面図であ
る。
【図１６】本発明の半導体装置実装体の正面断面図であ
る。
【図１７】本発明の半導体装置実装体に用いる半導体装
置の平面図である。
【図１８】本発明の半導体装置実装体に用いる半導体装
置の平面図である。
【図１９】本発明の半導体装置実装体に用いる半導体装
置の平面図である。
【図２０】本発明の半導体装置実装体に用いる半導体装
置の正面断面図である。
【図２１】従来の半導体装置実装体の正面断面図であ
る。
【符号の説明】
１０、１１、１２、１３、１４、１５、１６ 半導体装
置 ２０、２１、２２、２３ 信号線路用リード ２４、２５、２６ 信号線路用リード ３０、３１、３２、３３、３４、３５、３６ 実装用基
板 ４０ 高周波素子 ５０ パッケージ ５２ 信号線路 ５６ グランド線路 ６１、６２、６３ グランド用リード ６４、６５、６６ グランド用リード ７１、７２、７３ グランドプレーン ７４、７５、７６ グランドプレーン ８０ 信号回路用接続パッド ８２ グランド回路用接続パッド ９０ 樹脂 １００、１０１、１０２、１０３ 半導体装置実装体 １０４、１０５、１０６ 半導体装置実装体
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50 H01L 23/12 301 H01L 23/04

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 高周波素子を収納した半導体装置の周囲
    に延出した信号線路用リードをガルウイング状に折曲
    し、その信号線路用リードの外端を実装用基板の信号回
    路用接続パッドに接続してなる半導体装置実装体におい
    て、前記信号線路用リードの両側に信号線路用リードの
    折曲形状に倣ってガルウイング状に折曲したグランド用
    リードを並べて設けて、そのグランド用リードの外端を
    前記実装用基板のグランド回路用接続パッドに接続し、
    前記信号線路用リードをコプレナー線路構造とすると共
    に、そのコプレナー線路構造とした信号線路用リードの
    下方の前記実装用基板にグランドプレーンを備えて、そ
    のグランドプレーンとその上方の前記信号線路用リード
    との間の距離Ｈの信号線路用リードの外方に向けての減
    少値に合わせて、前記信号線路用リードの幅Ｗ又は前記
    信号線路用リードとそれに隣合うグランド用リードとの
    側面間の距離Ｓの一方又はその両方を、信号線路用リー
    ドの外方に向けて漸次増減させ、前記信号線路用リード
    の特性インピーダンスを、前記半導体装置の内部回路の
    特性インピーダンスにマッチングさせたことを特徴とす
    る半導体装置実装体。
JP35985691A 1991-12-27 1991-12-27 半導体装置実装体 Expired - Fee Related JP3034672B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP35985691A JP3034672B2 (ja) 1991-12-27 1991-12-27 半導体装置実装体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP35985691A JP3034672B2 (ja) 1991-12-27 1991-12-27 半導体装置実装体

Publications (2)

Publication Number Publication Date
JPH05183095A JPH05183095A (ja) 1993-07-23
JP3034672B2 true JP3034672B2 (ja) 2000-04-17

Family

ID=18466654

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35985691A Expired - Fee Related JP3034672B2 (ja) 1991-12-27 1991-12-27 半導体装置実装体

Country Status (1)

Country Link
JP (1) JP3034672B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101764972B1 (ko) * 2015-06-19 2017-08-03 이태환 사육장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2928120B2 (ja) * 1995-01-18 1999-08-03 日本電気株式会社 樹脂封止型半導体装置用リードフレームおよび樹脂封止型半導体装置の製造方法
JP5499696B2 (ja) * 2009-12-25 2014-05-21 富士通セミコンダクター株式会社 半導体装置及び実装構造
CN115735274A (zh) * 2020-06-29 2023-03-03 京瓷株式会社 布线基体以及电子装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101764972B1 (ko) * 2015-06-19 2017-08-03 이태환 사육장치

Also Published As

Publication number Publication date
JPH05183095A (ja) 1993-07-23

Similar Documents

Publication Publication Date Title
US4600907A (en) Coplanar microstrap waveguide interconnector and method of interconnection
JP2601867B2 (ja) 半導体集積回路実装基板、その製造方法および半導体集積回路装置
JP2978533B2 (ja) 半導体集積回路装置
JPH0766949B2 (ja) Ｉｃパッケージ
JPH08222657A (ja) 半導体集積回路装置
JPH0786460A (ja) 半導体装置
JP4054188B2 (ja) 半導体装置
JPH03195049A (ja) 半導体集積回路装置
EP0835047A2 (en) RF-driven semiconductor device
JP3034672B2 (ja) 半導体装置実装体
US6998292B2 (en) Apparatus and method for inter-chip or chip-to-substrate connection with a sub-carrier
JP3489926B2 (ja) 高周波回路装置
JP3170017B2 (ja) 半導体装置
JPH0936617A (ja) 高周波モジュール
JP3305020B2 (ja) キャビティダウンタイプの半導体装置の実装構造
JP3181036B2 (ja) 高周波用パッケージの実装構造
JPH02234501A (ja) ストリップ線路と同軸コネクタの接続構造
JP2924364B2 (ja) 集積回路用パッケージ
JPS62119949A (ja) 半導体装置用パツケ−ジ
JP3126503B2 (ja) 半導体装置
JPS6086852A (ja) 半導体装置
JPS6348129Y2 (ja)
JPH0126109Y2 (ja)
JP2541336B2 (ja) 集積回路装置の接続方法
JP2775678B2 (ja) 高周波半導体集積回路装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees