JP2002190541A - 高周波回路用パッケージ - Google Patents
高周波回路用パッケージInfo
- Publication number
- JP2002190541A JP2002190541A JP2000390686A JP2000390686A JP2002190541A JP 2002190541 A JP2002190541 A JP 2002190541A JP 2000390686 A JP2000390686 A JP 2000390686A JP 2000390686 A JP2000390686 A JP 2000390686A JP 2002190541 A JP2002190541 A JP 2002190541A
- Authority
- JP
- Japan
- Prior art keywords
- conductor layer
- conductor
- ground conductor
- frequency
- castellation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Waveguide Connection Structure (AREA)
- Waveguides (AREA)
Abstract
ン導体間の共振により電磁波の漏洩が発生し高周波信号
の伝送特性が劣化するという問題があった。 【解決手段】 下面に下部接地導体層6、上面に高周波
回路部品8の搭載部1aを有する絶縁基板1と、搭載部
1a近傍から外周近傍に配設された線路導体4及び線路
導体4の両側に併設された同一面接地導体層5と、搭載
部1aを囲むと共に線路導体4及び同一面接地導体層5
の一部を挟んで接合され、上面に上部接地導体層7を有
する絶縁枠体2とを具備し、絶縁枠体2の内外側面に同
一面接地導体層5,上部接地導体層7を接続するキャス
タレーション導体12を形成し、その直下の絶縁基板1に
同一面接地導体層5,下部接地導体層6を接続する第1
の貫通導体13を有し対向するキャスタレーション導体12
間に同一面接地導体層5,上部接地導体層7,下部接地
導体層6を接続する第2の貫通導体14を形成した。
Description
れる高周波用半導体素子や高周波回路等の高周波回路部
品を収容するための高周波回路用パッケージに関するも
のである。
て動作させる高周波用半導体素子や高周波回路モジュー
ル等の高周波回路部品を気密封止して収容する高周波回
路用パッケージの信号入出力部においては、従来より、
高周波信号を伝送するための信号線路として絶縁基板上
に形成された線路導体と、絶縁基板の同一面上で線路導
体の両側に併設された同一面接地導体層と、絶縁基板下
面の下部接地導体層と、絶縁基板上に線路導体と同一面
接地導体層の一部を挟んで接合された絶縁枠体と、絶縁
枠体上面の上部接地導体層で形成されており、線路導体
および同一面接地導体層が絶縁枠体と絶縁基板とに挟ま
れて接合された部分すなわち気密封止部では上下グラン
ド付きコプレーナ線路構造となり、気密封止部への入出
力部分では下グランド付きコプレーナ線路構造となって
いるのが一般的である。なお、このような構造の信号入
出力部により、高周波回路用パッケージの内部に気密封
止して収容された高周波回路部品と外部電気回路との接
続が行われる。
においては、気密封止部では線路導体の上部に存在する
絶縁枠体の誘電率に応じて、線路導体の特性インピーダ
ンスが気密封止部への入出力部分よりも低下するため、
それらの間で特性インピーダンスの不整合が生じ、高周
波信号の反射損失が増大して高周波信号の伝送特性が劣
化するという問題点があった。
力部分との特性インピーダンスの整合を図る技術とし
て、例えば気密封止部の配線の幅を気密封止部への入出
力部分の配線幅よりも狭くする構成が提案されている
(特公平8−12887号公報参照)。
部配線の幅より狭くしたことにより、内部配線と気密封
止部の配線との特性インピーダンスを整合させることが
でき、また、外部端子の特性インピーダンスとの整合を
とることもできて、高周波信号の伝送特性を改善するこ
とができる利点があるというものである。
封止部の配線と気密封止部の内外両方の部分に相当する
内外部配線との特性インピーダンスを整合させた場合で
あっても、線路導体が気密封止部へ出入りする部分では
上部接地導体層と同一面接地導体層と下部接地導体層と
が直接接続されていないことにより接地状態が不安定に
なる傾向にあるため、この部分で局部的に特性インピー
ダンスが変化して反射損失を生じることとなり、また、
この部分で高周波信号のシールド効果が不十分となって
放射損失を生じることとなるため、これらの損失によっ
て高周波信号の伝送特性が劣化するという問題点があっ
た。
とフィードスルー部の内外の両側との特性インピーダン
スの整合をとる技術として、例えば図5、図6に示すよ
うな下部接地導体層26と高周波回路部品28の搭載部21a
を有する絶縁基板21と、搭載部21a近傍から外周近傍に
かけて配設された線路導体24および同一面接地導体層25
と、絶縁基板21上に接合され、上部接地導体層27が形成
された絶縁枠体22とを具備し、絶縁枠体22の内外側面に
同一面接地導体層25と上部接地導体層27とを接続するキ
ャスタレーション導体32を形成するとともに、その直下
の絶縁基板21にそれぞれ同一面接地導体層25と下部接地
導体層26とを接続する貫通導体33を形成した高周波回路
用パッケージが提案されている。なお、これら絶縁基板
21と絶縁枠体22と蓋体23とにより高周波回路部品28を収
容するための収容部29が形成される(特開平11−312751
号公報参照)。
た従来の高周波回路用パッケージでは、線路導体24およ
び同一面接地導体層25が絶縁枠体22と絶縁基板21とに挟
まれて接合された気密封止部と気密封止部への入出力部
分の特性インピーダンスが整合され、また、気密封止部
への入出力部分で、同一面接地導体層25と上部接地導体
層27ならびに下部接地導体層26とが電気的に接続されて
いるために接地状態が安定し、反射損失を低減すること
ができるとともに、電磁波シールド効果を高めて放射損
失を抑制することができ、その結果、高周波信号の入出
力部における高周波信号の伝送特性を良好なものとする
ことができる。
30GHzを超えるような周波数の高いミリ波帯の領域で
は、絶縁枠体22を挟んで対向するキャスタレーション導
体32間での共振により、電磁波の漏洩が発生する。その
結果、反射損失および放射損失を生じることとなるた
め、高周波信号の伝送特性が劣化するという問題点があ
った。この問題に対し、キャスタレーション導体32を形
成する絶縁枠体22の幅を薄くし共振をなくす方法が考え
られるが、蓋体23と絶縁枠体22との接合を強固なものと
し、気密封止を維持するためには、ある程度の厚さ(2
mm以上)が必要となるため限界があった。
出されたものであり、その目的は、高周波信号の入出力
部において、蓋体と絶縁枠体との接合を強固なものと
し、気密封止を維持するとともに、対向するキャスタレ
ーション導体間での共振をなくし、高周波信号の反射損
失および放射損失の低減を実現することにより、電磁波
の漏洩を抑制することである。その結果、マイクロ波帯
からミリ波帯にわたって高周波信号の伝送特性を良好な
ものとする高周波回路用パッケージを提供することにあ
る。
ッケージは、下面に下部接地導体層が形成され、上面に
高周波回路部品が搭載される搭載部を有する絶縁基板
と、該絶縁基板の前記搭載部近傍から外周近傍にかけて
配設された高周波信号を伝送するための線路導体および
該線路導体の両側に併設された同一面接地導体層と、前
記絶縁基板上に前記搭載部を囲むとともに前記線路導体
および前記同一面接地導体層の一部を挟んで接合され、
上面に上部接地導体層が形成された絶縁枠体とを具備
し、前記絶縁枠体の内外側面に前記同一面接地導体層と
前記上部接地導体層とを接続するキャスタレーション導
体を形成するとともに、該キャスタレーション導体直下
の前記絶縁基板にそれぞれ前記同一面接地導体層と前記
下部接地導体層とを接続する第1の貫通導体を有する高
周波回路用パッケージにおいて、対向する前記キャスタ
レーション導体間に、前記同一面接地導体層と前記上部
接地導体層ならびに前記下部接地導体層とを接続する第
2の貫通導体を形成したことを特徴とする。
の入出力部において、蓋体と絶縁枠体との接合を強固な
ものとし、気密封止を維持するとともに、対向するキャ
スタレーション導体間での共振を抑え、高周波信号の反
射損失および放射損失を低減することにより、電磁波の
漏洩を抑制することができる。
好ましくは、前記絶縁枠体を挟んで対向する前記キャス
タレーション導体と、該キャスタレーション導体間に位
置する前記第2の貫通導体との距離が、前記高周波信号
の波長の2分の1以下の距離であることを特徴とする。
ン導体と、第2の貫通導体との距離が、高周波信号の波
長の2分の1以下であることにより、高周波信号の入出力
部において、蓋体と絶縁枠体との接合を強固なものと
し、気密封止を維持するとともに、対向するキャスタレ
ーション導体間での共振がなくなり、高周波信号の反射
損失および放射損失を低減することができ、電磁波の漏
洩をさらに抑制することができる。その結果、マイクロ
波帯からミリ波帯にわたって高周波信号の伝送特性を良
好なものとする高周波回路用パッケージとなる。
する。
ついて実施の形態の一例を示す斜視図であり、図2はそ
の要部平面図である。また、図3は図2のC−C線断面
図、図4は図2のD−D線断面図である。
SI等の高周波回路部品8が搭載される搭載部1aを有す
る絶縁基板、2は絶縁基板1上に搭載部1aを囲むように接
合されて内側に高周波回路部品8を収容する収容部9の側
壁となる絶縁枠体である。これら絶縁基板1と絶縁枠体2
とにより高周波回路部品8を収容する収容部9が形成さ
れ、高周波回路部品8を搭載部1aに搭載し、この収容部9
を塞ぐようにして蓋体3を絶縁枠体2の上面に接合するこ
とにより、収容部9の内部に高周波回路部品8が気密封止
されて収容される。
にかけて収容部9の内外を導通するように形成された高
周波信号を伝送するための線路導体、5は線路導体4の両
側に併設された同一面接地導体層であり、これら線路導
体4および同一面接地導体層5の一部は絶縁基板1と絶縁
枠体2とに挟まれて収容部9を構成している。6は絶縁基
板1の下面に形成された下部接地導体層、7は絶縁枠体2
の上面に形成された上部接地導体層である。8は搭載部1
aに搭載され収容部9内に収容された高周波用半導体素子
や高周波回路等の高周波回路部品であり、その電極10と
収容部9内で露出した線路導体4および同一面接地導体層
5とがボンディングワイヤ11を介して電気的に接続され
る。
層7と同一面接地導体層5とを絶縁枠体2の内外側面で電
気的に接続するキャスタレーション導体であり、例えば
絶縁枠体2の内外側面に設けられた凹部表面に導体層を
被着させることにより形成される。そして、13は同一面
接地導体層5と絶縁基板1下面の下部接地導体層6とをキ
ャスタレーション導体12の直下でそれぞれ電気的に接続
する第1の貫通導体である。さらに、14は絶縁枠体2の内
外側面に形成されたキャスタレーション導体12の間に、
上部接地導体層7と同一面接地導体層5と下部接地導体層
6とを接続する第2の貫通導体である。
ジにおいては、高周波信号を伝送するための信号線路と
して絶縁基板1上に形成された線路導体4と、絶縁基板1
の同一面上で線路導体4の両側に併設された同一面接地
導体層5と絶縁基板1下面の下部接地導体層6と、絶縁基
板1上に接合された絶縁枠体2と、絶縁枠体2上面の上部
接地導体層7とからなり、線路導体4および同一面接地導
体層5が絶縁枠体2と絶縁基板1とに挟持された部分すな
わちフィードスルー部では上下グランド付きコプレーナ
線路構造となる。また、図3のC―C線断面図に示すよ
うに、上部接地導体層7とキャスタレーション導体12と
同一面接地導体層5と第1の貫通導体13と下部接地導体層
6とにより、高周波信号を伝送する線路導体4を取り囲む
ようにして接地部の連続した導体が形成されていること
から、この部分の線路構成が疑似導波管線路の構成とな
る。また、フィードスルー部の両側部分では下グランド
付きコプレーナ線路構造となっている。
に絶縁枠体2においても、絶縁枠体2の内外側面に形成さ
れたキャスタレーション導体12の間に、上部接地導体層
7と同一面接地導体層5と下部接地導体層6とを接続する
第2の貫通導体14が存在するため、使用周波数の波長の
1/2や波長と対向するキャスタレーション導体12間の
距離とが略同じになることによる共振がなくなり、高周
波信号の反射損失および放射損失の低減を実現し、電磁
波の漏洩を抑えることができる。
て、絶縁基板1および絶縁枠体2としては、例えばアルミ
ナセラミックスやムライトセラミックス等のセラミック
ス材料やガラスセラミックス等の無機系材料、あるいは
四ふっ化エチレン樹脂(ポリテトラフルオロエチレン;
PTFE),四ふっ化エチレン−エチレン共重合樹脂
(テトラフルオロエチレン−エチレン共重合樹脂;ET
FE),四ふっ化エチレン−パーフルオロアルコキシエ
チレン共重合樹脂(テトラフルオロエチレン−パーフル
テロアルキルビニルエーテル共重合樹脂;PFA)等の
フッ素樹脂,ガラスエポキシ樹脂,ポリイミド等の樹脂
系材料などが用いられる。これら絶縁基板1および絶縁
枠体2の形状、寸法(厚みや幅、長さ)は、使用される
高周波信号の周波数や特性インピーダンスなどに応じて
設定される。
同じ材料を用いればよいが、異なる材料を用いて絶縁枠
体2の誘電率と絶縁基板1の誘電率とを異ならせてもよ
い。この場合は、例えば、絶縁基板1よりも絶縁枠体2の
誘電率が低い方が好ましく、絶縁枠体2の誘電率をなる
べく真空の誘電率に近づけるのがよい。それにより、絶
縁基板1と絶縁枠体2との接合部分とそれ以外の部分とに
おける高周波信号の伝搬モードの変化が小さくなり、伝
送損失が小さくなるという点で好ましいものとなる。
料、例えばCu層、Mo−Mnメタライズ層上にNiメ
ッキ層,Auメッキ層を積層したもの、Wメタライズ層
上にNiメッキ層,Auメッキ層を積層したもの、Cr
層上にCu層を積層したもの、Cr層上にCu層,Ni
メッキ層,Auメッキ層を積層したもの、Ta2 N層上
にNi−Cr層,Auメッキ層を積層したもの、Ti層
上にPd層,Auメッキ層を積層したもの、Ni−Cr
層上にPd層,Auメッキ層を積層したものなどを用い
て厚膜印刷法あるいは各種の薄膜形成方法やメッキ処理
法などにより形成され、その厚みや幅も伝送される高周
波信号の周波数や特性インピーダンスなどに応じて設定
される。なお、絶縁枠体2と絶縁基板1との接合部におけ
る線路導体4の線路幅はそれ以外の部分での線路幅より
も狭くしてもよく、その場合、それらの幅は理想とする
特性インピーダンスに対応する幅からそれ以外の部分で
の線路幅までの間で必要とする仕様に応じて設定され
る。
様の材料で同様の方法により形成すればよく、線路導体
4と同一面接地導体層5との間隔は一般的な同一面接地導
体層を設ける場合の標準的な設定とすればよい。さら
に、絶縁枠体2と絶縁基板1との接合部において同一面接
地導体層5を線路導体4に向けて等間隔に突出させるなど
して特性インピーダンスの整合をより精密に行なっても
よく、そのような場合には電磁界的影響度を考慮して必
要とする特性に応じて設定すればよい。
おける線路導体4の幅が漸次狭くなっている部分(テー
パー部)の長さについては、使用周波数の2分の1以下
に設定することにより、高周波信号の伝搬モードの変化
が小さくなり、伝送損失が小さくなるという点で好まし
いものとなる。
は、線路導体4や同一面接地導体層5と同様の材料を用い
て同様の方法により被着形成すればよい。なお、これら
は導体層として形成される場合の他に、他の導電部材、
例えば金属板や金属ブロックを取着することにより形成
してもよい。
導体層5の直上の絶縁枠体2の内外側面のそれぞれに形成
された凹部等に上部接地導体層7と同一面接地導体層5と
を電気的に接続するように形成され、上記の各導体層と
同様の材料を用いて同様の方法により被着形成すればよ
く、また、他の導電部材、例えば金属板や金属ブロック
を取着することにより形成してもよい。また、凹部を絶
縁枠体2の中央部に向かって深く形成するほど、より長
い距離にわたって疑似導波管構造となるため接地状態が
より安定するようになり、高周波信号の伝送特性をより
優れたものとすることができる。従って、キャスタレー
ション導体2が形成される絶縁枠体2側面の凹部は、収
容部9内の気密封止が維持できる範囲でできる限り深く
形成することが望ましい。
ション導体12直下の絶縁基板1内にそれぞれ同一面接地
導体層5と下部接地導体層6とを電気的に接続するように
形成され、例えばスルーホール導体やビア導体を形成す
ることにより、あるいは金属板や金属棒、金属パイプ等
を埋設することにより形成すればよい。なお、接地の安
定をとるために、第1の貫通導体13の径は、キャスタレ
ーション導体12の幅とほぼ同じが好ましい。
内外側面に形成されたキャスタレーション導体12の間
に、上部接地導体層7と同一面接地導体層5と下部接地導
体層6とに接続され、例えばスルーホール導体やビア導
体を形成することにより、あるいは金属板や金属棒、金
属パイプ等を埋設することにより形成すればよい。な
お、接地の安定をとるために、第2の貫通導体14の径
は、キャスタレーション導体12の幅とほぼ同じが好まし
い。
あたっては、例えば絶縁基板1および絶縁枠体2がガラス
セラミックスから成る場合であれば、まず絶縁基板1と
なるガラスセラミツクスのグリーンシートを準備し、こ
れに所定の打ち抜き加工を施して第1の貫通導体13およ
び第2の貫通導体14となる貫通孔を形成した後、スクリ
ーン印刷法により銅や銀などの低電気抵抗の導体ペース
トを貫通孔に充填するとともに所定の線路導体パターン
および導体層パターンの形状に印刷塗布する。次いで、
別途準備したガラスセラミックスのグリーンシートをそ
の側面にキャスタレーション導体12を形成する凹部が形
成されるようにして枠状に打ち抜くとともに、絶縁基板
1となるグリーンシートの上面に高周波回路部品8の収容
部9が形成されるようにして積層して密着し、最後にこ
れらを約1000℃で一体焼成することにより製作される。
タレーション導体12と第2の貫通導体14との距離(キャ
スタレーション導体12の端から第2の貫通導体14の中
心までの距離)L1は、 g1 =C0 /(2f・
εreff 1/2)(ただし、 g1 は共振の発生するキャスタ
レーション導体12間の距離、 C0 は光速、 fは高周波
信号の周波数、εreffは絶縁基板1の比誘電率εr1およ
び絶縁枠体2の比誘電率εr2を合成した実効比誘電率)
で表わされる距離g1 よりも小さな値とする。その結
果、共振による高周波信号の減衰を避けることができる
ため、線路導体4を伝送させる高周波信号の周波数にお
いて、その伝送特性を優れたものとすることができる。
キャスタレーション導体12と第2の貫通導体14との距離L
1を使用周波数の4分の1以下にすることにより、さら
に電磁波の漏洩を抑えることができ、高周波信号の伝送
特性が向上する。
(ギャップ)L2は、 g0=C0/(2f・εreff 1/2)
(ただし、 g0 は共振の発生するキャスタレーション
導体12間の距離(ギャップ)、 C0 は光速、 fは高周
波信号の周波数、εreffは絶縁基板1の比誘電率εr1お
よび絶縁枠体2の比誘電率εr2を合成した実効比誘電
率)で表わされる距離g0よりも小さな値としておく
と、共振による高周波信号の減衰を避けることができる
ため、線路導体4を伝送させる高周波信号の周波数にお
いて、その伝送特性を優れたものとすることができる。
また、第2の貫通導体14間の距離(ギャップ)について
も、上記距離g0よりも小さな値としておくと、共振に
よる高周波信号の減衰を避けることができるため、線路
導体4を伝送させる高周波信号の周波数において、その
伝送特性を優れたものとすることができる。
て、その搭載部1aに高周波回路部品8を搭載し、その電
極10をボンディングワイヤ11やボンディングリボン等を
介して収容部9内に位置する線路導体4および同一面接地
導体層5と電気的に接続し、絶縁枠体2の上面にFe−N
i−Co,Fe−Ni42アロイ等のFe−Ni合金,無
酸素銅,アルミニウム,ステンレス,Cu−W合金,C
u−Mo合金などから成る蓋体3を、半田,Au−Sn
ろう等の低融点金属ろう材やAu−Geロウ等の高融点
金属ろう材、あるいはシームウェルド(溶接)等により
取着することによって、高周波回路部品8がパッケージ
内部に気密封止して収容され、製品としての高周波回路
装置となる。
るとともに、絶縁枠体2の外側に位置する線路導体4およ
び同一面接地導体層5を外部電気回路の配線導体にボン
ディングワイヤ,リボン,リード端子等を介して接続し
て、パッケージ内部の高周波回路部品8と外部電気回路
とを電気的に接続することにより、高周波回路装置とし
て使用される。
るものではなく、本発明の要旨を逸脱しない範囲で種々
の変更、改良を施すことは何ら差し支えない。例えば、
高周波信号の入出力部として、線路導体4、同一面接地
導体層5、第1の貫通導体13、第2の貫通導体14およびキ
ャスタレーション導体12は必要に応じて複数組設けても
よい。
ば、下面に下部接地導体層が形成され、上面に高周波回
路部品が搭載される搭載部を有する絶縁基板と、絶縁基
板の搭載部近傍から外周近傍にかけて配設された高周波
信号を伝送するための線路導体および線路導体の両側に
併設された同一面接地導体層と、絶縁基板上に搭載部を
囲むとともに線路導体および同一面接地導体層の一部を
挟んで接合され、上面に上部接地導体層が形成された絶
縁枠体とを具備し、絶縁枠体の内外側面に同一面接地導
体層と上部接地導体層とを接続するキャスタレーション
導体を形成するとともに、キャスタレーション導体直下
の絶縁基板にそれぞれ同一面接地導体層と下部接地導体
層とを接続する第1の貫通導体を有し、絶縁枠体を挟ん
で対向するキャスタレーション導体間に、同一面接地導
体層と上部接地導体層ならびに下部接地導体層とを接続
する第2の貫通導体を形成したことにより、高周波信号
の入出力部において、蓋体と絶縁枠体との接合を強固な
ものとし、気密封止を維持するとともに、対向するキャ
スタレーション導体間での共振をおさえ、高周波信号の
反射損失および放射損失の低減を実現することにより、
電磁波の漏洩を抑制することができる。
は、絶縁枠体を挟んで対向するキャスタレーション導体
と、キャスタレーション導体間に位置する第2の貫通導
体との距離が、高周波信号の波長の2分の1以下の距離で
あることから、高周波信号の入出力部において、蓋体と
絶縁枠体との接合を強固なもとし、気密封止を維持する
とともに、対向するキャスタレーション導体間での共振
がなくなり、高周波信号の反射損失および放射損失の低
減を実現することができ、電磁波の漏洩をさらに抑制す
ることができる。その結果、マイクロ波帯からミリ波帯
にわたって高周波信号の伝送特性を良好なものとするこ
とができる。
一例を示す斜視図である。
図である。
図である。
部平面図である。
Claims (2)
- 【請求項1】下面に下部接地導体層が形成され、上面に
高周波回路部品が搭載される搭載部を有する絶縁基板
と、該絶縁基板の前記搭載部近傍から外周近傍にかけて
配設された高周波信号を伝送するための線路導体および
該線路導体の両側に併設された同一面接地導体層と、前
記絶縁基板上に前記搭載部を囲むとともに前記線路導体
および前記同一面接地導体層の一部を挟んで接合され、
上面に上部接地導体層が形成された絶縁枠体とを具備
し、前記絶縁枠体の内外側面に前記同一面接地導体層と
前記上部接地導体層とを接続するキャスタレーション導
体を形成するとともに、該キャスタレーション導体直下
の前記絶縁基板にそれぞれ前記同一面接地導体層と前記
下部接地導体層とを接続する第1の貫通導体を有する高
周波回路用パッケージにおいて、対向する前記キャスタ
レーション導体間に、前記同一面接地導体層と前記上部
接地導体層ならびに前記下部接地導体層とを接続する第
2の貫通導体を形成したことを特徴とする高周波回路用
パッケージ。 - 【請求項2】前記絶縁枠体を挟んで対向する前記キャス
タレーション導体と、該キャスタレーション導体間に位
置する前記第2の貫通導体との距離が、前記高周波信号
の波長の2分の1以下の距離であることを特徴とする請求
項1記載の高周波回路用パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000390686A JP4454144B2 (ja) | 2000-12-22 | 2000-12-22 | 高周波回路用パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000390686A JP4454144B2 (ja) | 2000-12-22 | 2000-12-22 | 高周波回路用パッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002190541A true JP2002190541A (ja) | 2002-07-05 |
JP4454144B2 JP4454144B2 (ja) | 2010-04-21 |
Family
ID=18857002
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000390686A Expired - Fee Related JP4454144B2 (ja) | 2000-12-22 | 2000-12-22 | 高周波回路用パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4454144B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10236278A1 (de) * | 2002-08-08 | 2004-02-26 | Schott Glas | Hermetisches TO-Gehäuse mit Keramikanschluss für erhöhte Datenraten |
JP2006093325A (ja) * | 2004-09-22 | 2006-04-06 | Kyocera Corp | 配線基板 |
KR101077758B1 (ko) | 2008-09-08 | 2011-10-27 | 가부시끼가이샤 도시바 | 고주파 패키지 장치 및 그 제조 방법 |
EP2428989A2 (en) | 2010-09-10 | 2012-03-14 | Fujitsu Limited | High-frequency circuit package and high-frequency circuit device |
JP2017152560A (ja) * | 2016-02-25 | 2017-08-31 | 京セラ株式会社 | 半導体素子パッケージおよび半導体装置 |
-
2000
- 2000-12-22 JP JP2000390686A patent/JP4454144B2/ja not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10236278A1 (de) * | 2002-08-08 | 2004-02-26 | Schott Glas | Hermetisches TO-Gehäuse mit Keramikanschluss für erhöhte Datenraten |
JP2006093325A (ja) * | 2004-09-22 | 2006-04-06 | Kyocera Corp | 配線基板 |
JP4601369B2 (ja) * | 2004-09-22 | 2010-12-22 | 京セラ株式会社 | 配線基板 |
KR101077758B1 (ko) | 2008-09-08 | 2011-10-27 | 가부시끼가이샤 도시바 | 고주파 패키지 장치 및 그 제조 방법 |
EP2428989A2 (en) | 2010-09-10 | 2012-03-14 | Fujitsu Limited | High-frequency circuit package and high-frequency circuit device |
US8552304B2 (en) | 2010-09-10 | 2013-10-08 | Fujitsu Limited | High-frequency circuit package and high-frequency circuit device |
JP2017152560A (ja) * | 2016-02-25 | 2017-08-31 | 京セラ株式会社 | 半導体素子パッケージおよび半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4454144B2 (ja) | 2010-04-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3500268B2 (ja) | 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ | |
US6369324B1 (en) | High-frequency input/output feedthrough and package for housing a high-frequency semiconductor element | |
JP3493301B2 (ja) | 高周波用入出力端子ならびに高周波用半導体素子収納用パッケージ | |
JP3209183B2 (ja) | 高周波信号用集積回路パッケージ及びその製造方法 | |
JPH09293826A (ja) | 高周波用半導体装置 | |
US6936921B2 (en) | High-frequency package | |
JP4874177B2 (ja) | 接続端子及びこれを用いたパッケージ並びに電子装置 | |
JP3667274B2 (ja) | 高周波用パッケージ | |
JP3439969B2 (ja) | 高周波用入出力端子ならびに高周波用半導体素子収納用パッケージ | |
JP2002190541A (ja) | 高周波回路用パッケージ | |
JP3570887B2 (ja) | 高周波用配線基板 | |
JP3618046B2 (ja) | 高周波回路用パッケージ | |
JP3935082B2 (ja) | 高周波用パッケージ | |
JP4012796B2 (ja) | 高周波信号伝送用積層構造およびそれを用いた高周波半導体パッケージ | |
JPH11214580A (ja) | 高周波素子収納用パッケージ | |
JP3725983B2 (ja) | 高周波回路用パッケージ | |
JPH0287701A (ja) | 高周波集積回路用パッケージ | |
JP3556470B2 (ja) | 高周波用モジュール | |
JP3181036B2 (ja) | 高周波用パッケージの実装構造 | |
JPH11339898A (ja) | 高周波用入出力端子および高周波回路用パッケージ | |
JP2004297465A (ja) | 高周波用パッケージ | |
JP3670574B2 (ja) | 入出力端子および半導体素子収納用パッケージ | |
JP2003282783A (ja) | 高周波回路用パッケージ | |
JP2001189405A (ja) | 高周波用入出力端子ならびに高周波用半導体素子収納用パッケージ | |
JP2002359443A (ja) | 高周波パッケ−ジと配線基板との接続構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070912 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091001 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091204 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100105 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100202 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130212 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4454144 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140212 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |