JP4601369B2 - 配線基板 - Google Patents

配線基板 Download PDF

Info

Publication number
JP4601369B2
JP4601369B2 JP2004275521A JP2004275521A JP4601369B2 JP 4601369 B2 JP4601369 B2 JP 4601369B2 JP 2004275521 A JP2004275521 A JP 2004275521A JP 2004275521 A JP2004275521 A JP 2004275521A JP 4601369 B2 JP4601369 B2 JP 4601369B2
Authority
JP
Japan
Prior art keywords
conductor
differential
line
signal
differential line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004275521A
Other languages
English (en)
Other versions
JP2006093325A (ja
Inventor
幸喜 川畑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2004275521A priority Critical patent/JP4601369B2/ja
Publication of JP2006093325A publication Critical patent/JP2006093325A/ja
Application granted granted Critical
Publication of JP4601369B2 publication Critical patent/JP4601369B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Description

本発明は、高速で作動する半導体素子や光半導体素子等の電子部品を搭載するのに好適な、差動線路を有する配線基板に関する。
従来、高速で作動するIC,LSI等の半導体素子や光半導体素子等の電子部品を搭載するための配線基板においては、従来の配線基板の例の断面図である図4に示すように、高速の高周波信号を正確かつ効率よく伝播させるために、差動線路48を用いている。また、差動線路48は、外部と高周波信号の入出力を行なうために差動貫通導体49を介して外部接続用電極411に電気的に接続されており、また、差動貫通導体49、電極パッド47および導体バンプ46を介して半導体素子45の電極に電気的に接続されている。
差動線路48は、配線基板41の部分拡大断面図5に示すように、一対の信号線路48a,48bによって決定される特性インピーダンスが所望の値となるように、絶縁基板42の絶縁層42a〜42fの材料、絶縁層42a〜42fの断面構造、即ち信号線路48a, 48bの幅、厚み及び間隔、信号線路48a, 48bと内層接地導体42a〜42cとの距離等を制御して決定されている。
差動貫通導体49は、配線基板41の部分拡大平面図6に示すように、一対の貫通導体49a,49bによって決定される特性インピーダンスが所望の値となるように、絶縁基板42の絶縁層42a〜42fの材料、差動貫通導体49及び接地貫通導体410の直径を変更したり、更にこれらの相対位置を互いに変更することによって決定されている。また、差動貫通導体49の周囲には、それを平面視で円形状に取り囲むように開口部412が形成された内層接地導体44aが形成されている。
また、配線基板41に形成された差動線路48と差動貫通導体49との接続部周辺の要部拡大平面図である図7に示すように、差動貫通導体49と差動線路48との接続は、差動線路48の信号線路48a,48bの間隔が漸次広がる展開部414が、その一端に接続されたランド導体部413を介して接続されることによってなされる。また、差動線路48と差動貫通導体49との接続部の周囲には、接続部を平面視で円形状に取り囲むように開口部412が形成された内層接地導体44bが形成されている。
特開2001−54497号公報
しかしながら、従来の配線基板41に搭載される半導体素子45の動作速度が数十GHzと高速化するに従い、差動線路48と差動貫通導体49との接続部において、ランド導体部413を介して差動線路48と差動貫通導体49が接続されるため、内層接地導体44bとランド導体部413との間に発生する容量成分によって特性インピーダンスが低下するために、高周波信号の反射が発生していた。その結果、差動線路48と差動貫通導体49との接続部において、高周波信号の反射損失が大きくなって高周波信号の伝送性が劣化し、半導体素子45の作動性が損なわれるという問題点があった。
本発明は、上記問題点に鑑みて完成されたものであり、その目的は、差動線路と差動貫通導体との接続部における高周波信号の反射損失を大幅に抑制することができ、その結果、半導体素子の作動性を良好なものとできる配線基板を提供することにある。
本発明の配線基板は、絶縁基体の主面または内部に形成された互いに平行な一対の信号線路から成る差動線路と、該差動線路を所定間隔をもって取り囲むように形成された同一
面接地導体と、前記各信号線路の一端に設けられたランド導体部と、該ランド導体部に一端が電気的に接続された貫通導体とを具備しており、前記差動線路は、前記ランド導体部側の一端部が前記一対の信号線路同士の間の間隔が漸次広がっている展開部とされているとともに、前記各信号線路の前記展開部の線路幅が前記ランド導体部に向かって漸次小さくなっていることを特徴とする。
また、本発明の配線基板は好ましくは、前記絶縁基体は、主面または内部に前記差動線路の前記展開部以外の部位および前記展開部の一部と対向する接地導体が形成されていることを特徴とする。
本発明の配線基板によれば、差動線路は、ランド導体部側の一端部が一対の信号線路同士の間の間隔が漸次広がっている展開部とされているとともに、各信号線路の展開部の線路幅がランド導体部に向かって漸次小さくなっていることから、差動線路の展開部における信号線路の誘導成分が増加し、ランド導体部と同一面接地導体との間に発生する容量成分を相殺することができるため、差動線路の信号線路と差動貫通導体との接続部における特性インピーダンス低下による信号伝送の不連続性を抑制し、差動線路と差動貫通導体との接続部における高周波信号の反射損失を抑えることが可能となる。また、差動線路の展開部の線路幅と展開部以外の線路幅が段階的に異なることに伴う急激な特性インピーダンス変化を緩和し、高周波信号の反射損失をより抑えることが可能となる。
また、本発明の配線基板は好ましくは、絶縁基体は、主面または内部に差動線路の展開部以外の部位および展開部の一部と対向する内層接地導体が形成されていることから、差動線路からの高周波信号(電磁波)の漏洩を有効に遮蔽し、高周波信号の透過損失を抑制することが可能となる。その結果、差動線路と差動貫通導体との接続部における高周波信号の反射損失を極めて小さくすることができるので、本発明の配線基板に搭載される半導体素子の高周波領域における作動性を非常に良好なものとすることができる。
本発明の配線基板について以下に詳細に説明する。図1は本発明の配線基板の実施の形態の一例を示す断面図であり、図2は図1の配線基板における差動配線8と差動貫通導体9の接続部の周辺部の要部拡大平面図である。また、図3は図1の配線基板における差動配線8の要部拡大断面図である。
本発明の配線基板1においては、絶縁基板2を構成する絶縁層2a〜2fは基本的には同じ誘電率を有する絶縁材料で形成されている。絶縁層2c上には信号配線群3が形成され、絶縁層2b,2d上には信号配線群3に対向させて広面積の内層接地導体層4a,4cが形成されており、信号配線群3の各信号配線はストリップ線路構造を有している。内層接地導体層4a,4cは、配線基板1の仕様に応じて入れ換えて配置されることもある。
また、信号配線群3の各信号配線の配線幅、および信号配線群3と内層接地導体層4a,4cとの間に介在する絶縁層2b,2cの厚みを設定することにより、信号配線群3の特性インピーダンスを制御することができるため、高周波信号の良好な伝送特性を有する信号配線群3を形成することができる。信号配線群3の特性インピーダンスは一般的には50Ωに設定される。なお、信号配線群3に含まれる複数の信号配線は、それぞれ異なる電気信号を伝送するものとしてもよい。
図1の例では、配線基板1上面には高速で動作するIC,LSI等の半導体集積回路素子や半導体レーザ(LD),フォトダイオード(PD)等の光半導体素子等の半導体素子5や電子部品が搭載され、錫−鉛(Sn−Pb)合金半田等の半田や金(Au)等から成る導体バンプ6および半導体素子5を接続するための電極パッド7を介して、差動線路8に電気的に接続されている。また、配線基板1下面には、半導体素子5に信号の入出力および電源供給を行なうための外部接続用電極11が形成されている。
また、差動線路8は、絶縁層2cの上面に内層接地導体層4a,4cとの間に形成されたストリップ構造の一対の信号線路から成り、外部と信号の入出力を行なうために差動貫通導体9を介して外部接続用電極11に電気的に接続されており、また、差動貫通導体9、電極パッド7および錫−鉛合金半田等の半田や金等から成る導体バンプ6を介して半導体素子5の電極に電気的に接続されている。
また、信号配線群3および差動線路8の構造は、信号配線群3に対向して電源配線層もしくは内層接地導体層を形成して成るマイクロストリップ線路構造の他に、信号配線群3の上下に電源配線層もしくは内層接地導体層を形成して成るストリップ線路構造、また信号配線群3の各信号配線に隣接して所定間隔をもって同一面電源配線層もしくは同一面接地導体層を形成して成るコプレーナ線路構造であってもよい。
また、配線基板1にチップ抵抗,薄膜抵抗,コイルインダクタ,クロスインダクタ,チップコンデンサまたは電解コンデンサ等を搭載して、電子回路モジュール等を構成してもよい。
また、各絶縁層2a〜2fの平面視における形状は、正方形状や長方形状の他に、菱形状,六角形状または八角形状等の形状であってもよい。
そして、このような本発明の配線基板1は、半導体素子収納用パッケージ等の電子部品収納用パッケージや電子部品搭載用基板、多数の半導体素子が搭載される所謂マルチチップモジュールやマルチチップパッケージ、あるいはマザーボード等として使用される。
本発明の配線基板1は、図2に示すように、差動貫通導体9の貫通導体9a,9bと差動線路8の信号線路8a,8bとは、差動線路8の信号線路8a,8b同士の間の間隔が漸次広がっている展開部14が一端に接続されたランド導体部13(13a,13b)を介して電気的に接続されている。そして、差動線路8が形成された絶縁層2bに差動線路8を取り囲むとともに差動貫通導体9との接続部を円形状に取り囲むように開口部12が形成された同一面接地導体4bとを具備し、展開部14の信号線路8a,8bの線路幅が
ランド導体部13に向かって漸次小さくなっていることから、展開部14の信号線路8a,8bの誘導成分が増加する。その結果、差動線路8と差動貫通導体9との接続部において、ランド導体部13と同一面接地導体4bとの間に発生する容量成分を増加した誘導成分によって相殺し、特性インピーダンス低下を抑制することによって、差動線路8と差動貫通導体9との接続部における高周波信号の反射損失を抑えることが可能となる。また、展開部14の信号線路8a,8bの線路幅と展開部14以外の線路幅が段階的に異なるこ
とに伴う急激な特性インピーダンス変化を緩和し、高周波信号の反射損失をより抑えることが可能となる。
また本発明において好ましくは、絶縁基体2bは、図3に示されるように主面または内部に差動線路8の展開部14以外の部位および展開部14の一部と対向する(展開部14以外の部位から延出して展開部14の一部と対向する)内層接地導体4a,4cが形成されていることから、高周波信号(電磁波)の差動線路8からの漏洩を有効に遮蔽し、高周波信号の透過損失を抑制することが可能となる。
次に、図3に基き本発明における差動線路8について説明する。本発明の配線基板1において、絶縁層2a〜2fは例えばセラミックグリーンシート積層法によって形成される。この場合、絶縁層2a〜2fは、酸化アルミニウム質焼結体,窒化アルミニウム質焼結体,炭化珪素質焼結体,窒化珪素質焼結体,ムライト質焼結体またはガラスセラミックス等の無機絶縁材料から成る。また、絶縁層2a〜2fは、ポリイミド,エポキシ樹脂,フッ素樹脂,ポリノルボルネンまたはベンゾシクロブテン等の樹脂絶縁材料、あるいはセラミック粉末等の無機絶縁物粉末をエポキシ樹脂等の熱硬化性樹脂で結合して成る複合絶縁材料等の電気的な絶縁材料から成っていてもよい。
これらの絶縁層2a〜2fは以下のようにして作製される。絶縁層2a〜2fが例えば酸化アルミニウム質焼結体から成る場合、まず、酸化アルミニウム,酸化珪素,酸化カルシウムまたは酸化マグネシウム等の原料粉末に適当な有機バインダや溶剤等を添加混合して泥漿状となし、これをドクターブレード法等を採用してシート状となすことによってセラミックグリーンシートを得る。そして、セラミックグリーンシートに信号配線群3および各導体層4と成る金属ペーストを所定パターンに印刷塗布し、これらのセラミックグリーンシートを上下に積層し、最後にこの積層体を還元雰囲気中で約1600℃の温度で焼成することによって製作される。
また、絶縁層2a〜2fがエポキシ樹脂から成る場合、まず酸化アルミニウム質焼結体から成るセラミックスを混合した熱硬化性のエポキシ樹脂、あるいはガラス繊維を織り込んだ布にエポキシ樹脂を含浸させて成るガラスエポキシ樹脂等から成る絶縁層の上面に、樹脂前駆体をスピンコート法もしくはカーテンコート法等により被着させ、これを熱硬化処理することによって絶縁層を形成する。この絶縁層と、銅層を無電解めっき法や蒸着法等の薄膜形成技術およびフォトリソグラフィ技術を採用することによって形成して成る薄膜配線導体層とを交互に積層し、約170℃程度の温度で加熱硬化することによって製作される。
これらの絶縁層2a〜2fの厚みは、使用する材料の特性に応じて、要求される仕様に対応する機械的強度や電気的特性等の条件を満たすように設定される。
また、信号配線群3、差動線路8および各導体層4は、例えばタングステン(W),モリブデン(Mo),モリブデン−マンガン(Mo−Mn),銅(Cu),銀(Ag)または銀−パラジウム(Ag−Pd)等の金属粉末メタライズ、あるいは銅(Cu),銀(Ag),ニッケル(Ni),クロム(Cr),チタン(Ti),金(Au)またはニオブ(Nb)やそれらの合金等の金属材料の薄膜等により形成すればよい。
具体的には、信号配線群3や内層接地導体層4をWの金属粉末のメタライズ層で形成する場合、W粉末に適当な有機バインダや溶剤等を添加混合して得た金属ペーストを、絶縁層2a〜2fと成るセラミックグリーンシートに所定のパターンで印刷塗布し、これをセラミックグリーンシートの積層体とともに焼成することによって形成することができる。
また、信号配線群3や各導体層4を金属薄膜で形成する場合、例えばスパッタリング法,真空蒸着法またはメッキ法により金属薄膜を形成した後、フォトリソグラフィ法により所定の配線パターンに形成することによって形成できる。
このような配線基板1は、信号配線群3が配設されている絶縁層2a〜2fの誘電率に応じて、信号配線群3および差動線路8の信号線路8a,8bの配線幅,配線厚み,配線間隔を所望の値に設定することで、信号配線群3の各信号配線の特性インピーダンス値および差動線路8の特性インピーダンス値を所望の値とすることができる。
なお、本発明は上記の実施の形態の例に限定されず、本発明の要旨を逸脱しない範囲内で種々の変更を行なうことは何ら差し支えない。例えば、差動線路8は配線基板1の主面に形成されていてもよい。さらに、差動貫通導体9が電気的に接続される二次実装部は、コネクタやワイヤボンディングパッド等で接続されていてもよい。また、差動貫通導体9は、配線基板1の異なる絶縁層に形成された差動線路8同士の接続に用いてもよい。
本発明の図1の構成の配線基板1を以下のようにして作製した。酸化アルミニウム質焼結体から成る各厚みが0.14mmの絶縁層2a〜2fを、上述のセラミックグリーンシート積層法によって積層し形成することにより、絶縁基板2を作製した。このとき、信号配線群3、差動線路8、各導体層4、差動貫通導体9および接地貫通導体10を、上述のCuの金属粉末のメタライズ層で形成した。
そして、この場合、図2に示すように、比誘電率が5.2の絶縁基板2に、信号線路8a,8bのそれぞれの線路幅が65μm、信号線路8a,8b間の間隔が145μmであり、信号線路8a,8b間の間隔がランド導体部13の間隔に合わせて漸次広がっている展開部14を含む差動線路8を形成した。差動線路8の展開部14の信号線路8a,8bは、展開部14以外の部位の信号線路8a,8bとの成す角度が30度で展開され、ランド導体部13に接続されている。また、展開部14においては、信号線路8a,8bの線路幅は漸次細くなっており、ランド導体部13の一端に接続される部位の線路幅は35μmで形成した。
また、各直径が50μmで互いの間隔が0.3mmの一対の貫通導体9a,9bから成る差動貫通導体9を平面視で同心円状に取り囲むように、各直径が50μmで互いの間隔が0.15mmの6本の接地貫通導体10、および内層接地導体層4aと差動貫通導体9を絶縁する開口部12を形成した。開口部12の形状は、それぞれ貫通導体9a,9bを中心とする各直径150μmの2つの円を、それらの円の接線で結んだ楕円形状(長円形状)である。差動線路8と差動貫通導体9は直径100μmのランド導体部13を介して接続されている。
さらに、高周波信号をシールドするために、同一面接地導体4bは差動線路8の周囲を取り囲むとともに、差動線路8と差動貫通導体9との接続部を円形状に取り囲むように形成されている。その接続部を円形状に取り囲む部分は、それぞれランド導体部13a,13bを中心とする各直径150μmの2つの円を、それらの円の接線で結んだ楕円形状(長円形状)で形成されている。
上記構成の差動線路8について、40GHzの高周波信号を貫通導体a,bに位相差180度で入力したところ、差動線路8と差動貫通導体9との接続部における信号線路の不連続性を小さくできるため、高周波信号の反射損失を抑えることが可能となった。即ち、差動線路8と差動貫通導体9との接続部における高周波信号の反射レベルは−42dB程度となり、きわめて小さい値であった。
また、比較例として、差動線路8の展開部14において信号線路8a,8bの線路幅を65μmと一定として形成した配線基板1においては、差動貫通導体9と差動線路8との接続部における高周波信号の反射レベルは−26dB程度と大きくなった。
本発明の配線基板の実施の形態の一例を示す断面図である。 図1の配線基板の要部拡大平面図である。 図1の配線基板の要部拡大断面図である。 従来の配線基板の実施の形態の一例を示す断面図である。 従来の配線基板の一例の部分拡大断面図である。 従来の配線基板の一例の部分拡大平面図である。 従来の配線基板の一例の要部拡大平面図である。
符号の説明
1・・・配線基板
2・・・絶縁基板
2a〜2f・・・絶縁層
5・・・半導体素子
8・・・差動線路
8a,8b・・・一対の信号線路
9・・・差動貫通導体
9a,9b・・・貫通導体
12・・・開口部
13・・・ランド導体部
14・・・展開部

Claims (2)

  1. 絶縁基体の主面または内部に形成された互いに平行な一対の信号線路から成る差動線路と、該差動線路を所定間隔をもって取り囲むように形成された同一面接地導体と、前記各信号線路の一端に設けられたランド導体部と、該ランド導体部に一端が電気的に接続された貫通導体とを具備しており、前記差動線路は、前記ランド導体部側の一端部が前記一対の信号線路同士の間の間隔が漸次広がっている展開部とされているとともに、前記各信号線路の前記展開部の線路幅が前記ランド導体部に向かって漸次小さくなっていることを特徴とする配線基板。
  2. 前記絶縁基体は、主面または内部に前記差動線路の前記展開部以外の部位および前記展開部の一部と対向する内層接地導体が形成されていることを特徴とする請求項1記載の配線基板。
JP2004275521A 2004-09-22 2004-09-22 配線基板 Expired - Fee Related JP4601369B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004275521A JP4601369B2 (ja) 2004-09-22 2004-09-22 配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004275521A JP4601369B2 (ja) 2004-09-22 2004-09-22 配線基板

Publications (2)

Publication Number Publication Date
JP2006093325A JP2006093325A (ja) 2006-04-06
JP4601369B2 true JP4601369B2 (ja) 2010-12-22

Family

ID=36234017

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004275521A Expired - Fee Related JP4601369B2 (ja) 2004-09-22 2004-09-22 配線基板

Country Status (1)

Country Link
JP (1) JP4601369B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5034095B2 (ja) * 2007-07-13 2012-09-26 株式会社リコー プリント配線基板および電子装置
JP2009212400A (ja) * 2008-03-05 2009-09-17 Ngk Spark Plug Co Ltd 高周波パッケージ
JP5311669B2 (ja) * 2009-12-27 2013-10-09 京セラSlcテクノロジー株式会社 配線基板
CN112349668B (zh) * 2020-09-28 2022-04-26 中国电子科技集团公司第二十九研究所 一种采用射频母板的宽带射频模块结构及其设计方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349192A (ja) * 1999-06-07 2000-12-15 Canon Inc 半導体集積回路およびプリント配線板
JP2002190541A (ja) * 2000-12-22 2002-07-05 Kyocera Corp 高周波回路用パッケージ
JP2004006789A (ja) * 2002-04-04 2004-01-08 Seiko Epson Corp プリント配線基板
JP2004253746A (ja) * 2002-12-26 2004-09-09 Kyocera Corp 配線基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349192A (ja) * 1999-06-07 2000-12-15 Canon Inc 半導体集積回路およびプリント配線板
JP2002190541A (ja) * 2000-12-22 2002-07-05 Kyocera Corp 高周波回路用パッケージ
JP2004006789A (ja) * 2002-04-04 2004-01-08 Seiko Epson Corp プリント配線基板
JP2004253746A (ja) * 2002-12-26 2004-09-09 Kyocera Corp 配線基板

Also Published As

Publication number Publication date
JP2006093325A (ja) 2006-04-06

Similar Documents

Publication Publication Date Title
JP2009111658A (ja) 多層配線基板
JP5155582B2 (ja) 配線基板および電子装置
JP2005243864A (ja) 配線基板
JP2008311682A (ja) 配線基板
JP5318360B2 (ja) 配線基板および電子装置
JP2009004809A (ja) 配線基板
JP3878795B2 (ja) 多層配線基板
JP4601369B2 (ja) 配線基板
JP4373752B2 (ja) 配線基板
JP4340131B2 (ja) 配線基板
JP4511294B2 (ja) 配線基板
JP4557768B2 (ja) 半導体装置
JP4349827B2 (ja) 配線基板
JP3798978B2 (ja) 多層配線基板
JP2004289094A (ja) 配線基板
JP3935638B2 (ja) 多層配線基板
JP3792472B2 (ja) 多層配線基板
JP3796104B2 (ja) 多層配線基板
JP2002217545A (ja) 多層配線基板
JP3825293B2 (ja) 多層配線基板
JP3754863B2 (ja) 多層配線基板
JP2004253746A (ja) 配線基板
JP2002043762A (ja) 多層配線基板
JP3754865B2 (ja) 多層配線基板
JP2009088153A (ja) 多層配線基板および電子装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070820

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100406

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100603

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100622

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100811

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100831

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100928

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131008

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees