JP2009111658A - 多層配線基板 - Google Patents
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Abstract
【課題】微細加工が必要とされる貫通導体および伝送線路を有する多層配線基板において、貫通導体同士の接合点における特性インピーダンスの不整合を小さくし、反射損失を減じた多層配線基板を提供する。
【解決手段】多層配線基板1に形成される貫通導体5および貫通導体5を同心円状に取り囲む接地貫通導体6は、一方側から他方側にむけて、径が徐々に小さくなる部分と徐々に大きくなる部分とが交互に繰り返すように形成されている。貫通導体5同士の接続点で急激な特性インピーダンスの変化が起こらないことから、高周波信号の反射損失を小さなものにできる。
【選択図】 図1
【解決手段】多層配線基板1に形成される貫通導体5および貫通導体5を同心円状に取り囲む接地貫通導体6は、一方側から他方側にむけて、径が徐々に小さくなる部分と徐々に大きくなる部分とが交互に繰り返すように形成されている。貫通導体5同士の接続点で急激な特性インピーダンスの変化が起こらないことから、高周波信号の反射損失を小さなものにできる。
【選択図】 図1
Description
本発明は、高速で作動する半導体素子や光半導体素子等の電子部品を搭載するのに好適な、高周波用多層配線基板に関するものである。
従来、高速で作動する半導体素子や光半導体素子等の電子部品を搭載するためのセラミック多層配線基板が用いられている(例えば、特許文献1参照)。このような多層配線基板の例を図3(a)の断面図および図3(b)の平面図に示す。なお、図3(b)は、誘電体層32bを上から見た平面図を示す。
図3(a),図3(b)において、複数の誘電体層32a〜32dの表面または内層に形成された伝送線路37,38同士を接続するために、層間接続部分に高周波信号伝送用の貫通導体35が形成されている。そして、この貫通導体35の高周波伝送特性をよくするために、貫通導体35を取り囲むように貫通導体35の周囲に同心円状に複数の接地用貫通導体36が設けられている。
これら貫通導体35および接地用貫通導体36は、セラミックグリーンシートに金型で所定の打ち抜き加工を施し、打ち抜かれた貫通孔に導体ペーストを埋めることによって形成される。
このような多層配線基板において、近年の高集積化に伴い、微細配線や微細貫通導体を形成する必要性がでてきた。微細貫通導体の形成においては、従来の金型を用いた加工に代わり、レーザー等を用いた微細加工法が用いられる場合がある。
特開2003−204209号公報
しかしながら、レーザー等で加工した微細貫通導体35は、誘電体層32a〜32dのレーザーの入射面側と出射面側とで、貫通導体35の径が異なってしまうという問題がある。貫通導体35,接地用貫通導体36が形成された誘電体層32a〜32dを積層すると、貫通導体35および接地用貫通導体36によって構成される高周波信号線路部分で特性インピーダンスが変化してしまい、これら信号線路部分または線路導体37,38との接続部分で高周波信号の伝送特性が劣化するという問題点を有していた。
すなわち、上面から下面にかけて次第に細くなる貫通導体35および接地用貫通導体36が形成された誘電体層32bの下面に、同様に上面から下面にかけて次第に細くなる貫通導体35および接地用貫通導体36が形成された誘電体層32cを積層すると、誘電体層32bと誘電体層32cとの貫通導体35および接地用貫通導体36の接続部分で急激に直径が変化し、特性インピーダンスの不整合を生じてしまう。特に、貫通導体35および接地用貫通導体36の長さが高周波信号の波長の4分の1程度になると顕著になる。
本発明は上記問題点に鑑み案出されたものであり、その目的は、高周波信号が伝送される貫通導体を有する多層配線基板において、高周波信号の伝送特性が良好な多層配線基板を提供することにある。
本発明の多層配線基板は、絶縁体を貫通して形成された高周波信号伝送用の貫通導体と、この貫通導体を同心円状に取り囲むように形成された複数の接地貫通導体とが設けられており、前記貫通導体および前記接地貫通導体は、一方側から他方側に向けて、径が徐々に小さくなる部分と径が徐々に大きくなる部分とが交互に繰り返すように形成されていることを特徴とするものである。
本発明の多層配線基板は、上記構成において好ましくは、前記貫通導体と、前記接地貫通導体とで成る高周波信号線路は、前記貫通導体の径の大きい部位において前記絶縁体の内部または表面に形成された伝送線路に接続されており、特性インピーダンスが前記伝送線路の特性インピーダンスと同じになるように設定されていることを特徴とするものである。
また、本発明の多層配線基板は、上記各構成において好ましくは、前記貫通導体の径の小さい部位の周囲に、前記貫通導体と前記接地貫通導体との間の距離よりも小さな半径の開口を有する導体層が配され、前記貫通導体は、前記導体層に設けられた開口を貫通しているとともに、前記接地貫通導体は、前記導体層に接続されていることを特徴とするものである。
本発明の多層配線基板は、絶縁体を貫通して形成された高周波信号伝送用の貫通導体と、この貫通導体を同心円状に取り囲むように形成された複数の接地貫通導体とが設けられており、貫通導体および接地貫通導体は、一方側から他方側に向けて、径が徐々に小さくなる部分と徐々に大きくなる部分とが交互に繰り返すように形成されていることから、貫通導体同士の接続点で、貫通導体の径の急激な変化に伴う特性インピーダンスの変化が起こらない。したがって、高周波信号の反射損失を小さなものにすることが可能となる。
本発明の多層配線基板において、好ましくは、貫通導体と、接地貫通導体とで成る高周波信号線路は、貫通導体の径の大きい部位において絶縁体の内部または表面に形成された伝送線路に接続されており、特性インピーダンスが伝送線路の特性インピーダンスと同じになるように設定されている場合、伝送線路と貫通導体との接続点における特性インピーダンスの不整合から生じる高周波信号の反射損失を小さなものにすることが可能となる。
本発明の多層配線基板において、好ましくは、貫通導体の径の小さい部位の周囲に、貫通導体と接地貫通導体との間の距離よりも小さな半径の開口を有する導体層が配され、貫通導体は、導体層に設けられた開口を貫通しているとともに、接地貫通導体は、導体層に接続されている場合、貫通導体の径の小さい部位と接地導体層との間の結合容量を大きくすることによって、貫通導体の径が小さい部位の貫通導体の特性インピーダンスの上昇を抑えることが可能となる。
本発明の多層配線基板について、以下図面を参照しつつ詳細に説明する。
図1は本発明の多層配線基板の実施の形態の一例を示す断面図である。図2は図1に示す多層配線基板における貫通導体5の周辺部の要部拡大平面図であり、図2(a)は絶縁層2e上面の平面図、図2(b)は絶縁層2f上面の平面図を示す。
本発明の多層配線基板1の実施の一形態において、絶縁基板を構成する絶縁体2は、絶縁層2a〜2fが積層されて成る。絶縁層2a〜2fは基本的には同じ比誘電率を有する絶縁材料で形成される。絶縁層2cの上面には信号配線群3aおよび高速信号が伝送される伝送線路7が形成される。絶縁層2bおよび2dの上面には信号配線群3aおよび伝送線路7に平行させて広面積の導体層4として接地配線層もしくは電源配線層4a,4b,4cが形成される。そして、絶縁層2bおよび絶縁層2cに挟まれる信号配線群3aの各信号配線および伝送線路7は、絶縁層2aおよび絶縁層2bに挟まれる接地配線層もしくは電源配線層4aと、絶縁層2cおよび絶縁層2dに挟まれる接地配線層もしくは電源配線層4bとによって挟まれたストリップ線路構造を有した高周波伝送線路とされている。
なお、接地導体層もしくは電源配線層4a,4bは、多層配線基板1の仕様に応じて適宜に入れ替えて配置されることがある。すなわち、図1の接地導体層もしくは電源配線層4a,4bの一方を接地配線層とし、他方を電源配線層とする場合があるし、両方とも接地導体層または電源配線層として用いる場合もある。
また、信号配線群3aの各信号配線および伝送線路7の配線幅および信号配線群3aおよび伝送線路7と接地配線層もしくは電源配線層4a,4bとの間に介在する絶縁層2b,2cの厚みを適宜設定することで、信号配線群3aおよび伝送線路7の特性インピーダンスを任意の値に設定することができる。信号配線群3aおよび伝送線路7は、特性インピーダンスが50Ωになるように設定される場合が多い。
信号配線群3aに含まれる複数の信号配線は、それぞれ異なる周波数や位相、電圧等の電気信号を伝送するものとしてもよい。
図1の例では、多層配線基板1の上面には高速で動作するIC,LSI等の半導体集積回路素子や半導体レーザー(LD),フォトダイオード(PD)等の光半導体素子等の半導体素子11が搭載され、錫−鉛(Sn−Pb)合金等の半田や金(Au)等から成る導体バンプ10を介して半導体素子11を接続するための電極パッド8に接続される。電極パッド8は伝送線路7に電気的に接続される。また、多層配線基板1の下面には、半導体素子11に入力または半導体素子11から出力される信号および半導体素子11の電源電圧を供給するための外部接続用電極9が形成されている。
また、伝送線路7は、絶縁体2の表面から裏面にかけて、表面から内層にかけて、または内層間に形成された貫通導体5を介して電極パッド8や外部接続用電極9を含む外部配線と接続される。図1の例では、絶縁層2c,2d,2e,2fに設けられた貫通導体5を介して外部接続用電極9に電気的に接続され、また、絶縁層2a,2bに設けられた貫通導体5を介して電極パッド8に接続されている。
貫通導体5は、図2(a)および図2(b)に示すように、貫通導体5を中心にして同心円状に配置され、貫通導体5と並行させた複数の接地貫通導体6に取り囲まれている。このように貫通導体5と接地貫通導体6とが配置されることによって、貫通導体5を中心導体とし、接地貫通導体6を外周導体とする同軸状の線路構造、すなわち擬似同軸構造を成している。
貫通導体5および接地貫通導体6は、上端側から下端側に向けて、径が徐々に小さくなる部分と徐々に大きくなる部分とが交互に繰り返すように形成されている。すなわち、絶縁層2cにおいて、貫通導体5および接地貫通導体6は上端から下端に向けて、径が徐々に小さくなるようにテーパー状に形成されており、絶縁層2dにおいては、貫通導体5および接地貫通導体6は、上端から下端に向けて、径が徐々に大きくなるように逆テーパー状に形成されている。以下、絶縁層2eにおいては、再び上端から下端に向けて、径が徐々に小さくなるように形成され、径が徐々に大きくなる部分と徐々に小さくなる部分とが交互に繰り返されるように形成されている。
そして、絶縁層2cの下端で径が最小になる貫通導体5および接地貫通導体6は、絶縁層2dの上端で径が最小になり、絶縁層2cの下端の径とほぼ同じ径とされた貫通導体5および接地貫通導体6にそれぞれ接続され、絶縁層2dの下端で径が最大になる貫通導体5および接地貫通導体6は、絶縁層2eの上端で径が最大になり、絶縁層2dの下端の径とほぼ同じ径とされた貫通導体5および接地貫通導体6にそれぞれ接続される。
貫通導体5および接地貫通導体6がこのように形成されることにより、貫通導体5と接地貫通導体6とで成る高周波信号線路は、貫通導体5および接地貫通導体6の径が太い部分における特性インピーダンスに対して、径が細い部分における特性インピーダンスの高い部分へと次第に変化し、これらが交互に繰り返される伝送線路となる。特性インピーダンスは、径の変化に伴って徐々に変化するものとなり、太い部分および細い部分における接続点で反射を生じてしまうことはない。
また、貫通導体5の径の小さい部位の周囲の貫通導体5と直交する平面内に、接地導体層もしくは電源配線層4a,4b,4cが配されている。この接地導体層もしくは電源配線層4a,4b,4cは、貫通導体5の中心と接地貫通導体6の外周との間の距離Rよりも短い距離となる半径rの開口部12を有しており、貫通導体5は開口部12を貫通することによって接地導体層4cと電気的に絶縁されている。
すなわち、図2(b)に示す絶縁層2eおよび絶縁層2fに挟まれた接地導体層もしくは電源配線層4cの開口部12のように、開口部12の開口縁が同心円状に配置された接地貫通導体6よりも内側に配置されるように形成されている。この構成により、接地導体層もしくは電源配線層4cの開口部12を介して貫通導体5の径が細くなっている部分と接地導体層もしくは電源配線層4cとの間に大きな容量成分が発生する。この容量成分により貫通導体5の径の小さい部分のインピーダンスを低くすることができる。そして、貫通導体5の特性インピーダンスを、伝送線路7と貫通導体5の接続部から貫通導体5と電極パッド8ならびに外部接続用電極9の接続部に亘って略均一に保つことが出来る。そして、高周波信号線路におけるインピーダンス不整合による反射損失を小さくすることができる。
例えば、貫通導体5の中心からの半径rを調整することによって、貫通導体5の径の細い部位における高周波信号線路の特性インピーダンスを50Ωにする。これによって、貫通導体5の径の細い部位付近の特性インピーダンスを50Ωに近いものとできる。このように径が細くなり、特性インピーダンスがずれる貫通導体5の部位において接地導体層もしくは電源配線層4cを組み合わせることによって、高周波信号線路に沿った特性インピーダンスを一定に近いものとできる。
なお、接地貫通導体6は、開口部12の周囲において接地導体層4cと接続されているのが好ましい。接地貫通導体6と接地導体層4cとが接続されていることにより、接地貫通導体6がより安定した接地導体として機能する。これにより、特性インピーダンスの不連続性が抑えられるので、特性インピーダンスの不整合による高周波信号の反射損失を抑えることが可能となる。
また、伝送線路7の特性インピーダンスと貫通導体5および接地貫通導体6から成る垂直方向の高周波信号線路の特性インピーダンスが同じになるように、貫通導体5および接地貫通導体6の直径を調整したり、さらにこれらの相対位置、すなわち貫通導体5と接地貫通導体6との間の距離を調整したりすればよい。そして、貫通導体5と接地貫通導体6とで成る高周波信号線路の特性インピーダンスが大きく変化しないように、貫通導体5の径が細くなる部位に導体層4a,4b,4cを配し、高周波信号線路の特性インピーダンスが略一定になる半径rの開口部12を設ける。
好ましくは、貫通導体5と接地貫通導体6との間隔は、これらから成る高周波信号線路の特性インピーダンスが貫通導体5に接続される伝送線路7の特性インピーダンスと略同じになるように設定されているのがよく、伝送線路7と高周波信号線路との間の特性インピーダンスの不整合をなくすことができ、高周波信号の反射損失を小さく抑えることが可能となる。
さらに好ましくは、高周波信号線路は、貫通導体5の径の大きい部位において伝送線路7の特性インピーダンスと同じになるように設定するのがよい。貫通導体5の径の大きい部位においてインピーダンス整合が取れるようにすることにより、接地貫通導体6の径の小さい部位に導体層4を接続するとともに、この導体層4で容易にストリップライン構造を形成することができる。また、伝送線路7の線幅と貫通導体5の径とを合わせて、接続しやすくできる。
本発明の多層配線基板1において、絶縁層2a〜2fは、例えばセラミックスまたは樹脂によって形成される。セラミックスによって形成される場合、絶縁層2a〜2fは、酸化アルミニウム質焼結体,窒化アルミニウム質焼結体,炭化珪素質焼結体,窒化珪素質焼結体,ムライト質焼結体またはガラスセラミックス等の無機絶縁材料を使用して形成される。または、絶縁層2a〜2fは、ポリイミド,エポキシ樹脂,フッ素樹脂,ポリノルボルネンまたはベンゾシクロブテン等の有機絶縁材料、あるいはセラミック粉末等の無機絶縁物粉末をエポキシ樹脂等の熱硬化性樹脂で結合して成る複合絶縁材料等の電気絶縁材料を使用して形成される。
これらの絶縁層2a〜2fは以下のようにして作製される。例えば酸化アルミニウム質焼結体から成る場合であれば、まず、酸化アルミニウム,酸化珪素,酸化カルシウムまたは酸化マグネシウム等の原料粉末に適当な有機バインダや溶剤等を添加混合して泥漿状となし、これをドクターブレード法等を採用してシート状となすことによってセラミックグリーンシートを得る。
次に、これらセラミックグリーンシートの貫通導体5および接地貫通導体6が配置される場所に、レーザー加工によって貫通孔を開ける。これら加工法は、微細加工が可能であり、径が細く貫通孔の間の距離の短い加工を行なうことが可能である。また、セラミックグリーンシートの表面側からこれら加工を行なうことにより、表面側から裏面側に向けて次第に径が細いテーパー状の貫通孔を得ることができる。テーパーの傾斜角度は、レーザー出力やショット数を設定することによって調整することができる。
そして、これらセラミックグリーンシートに貫通導体5,接地貫通導体6,信号配線群3および各導体層となる金属ペースト、具体的には、タングステン(W),モリブデン(Mo),モリブデン−マンガン(Mo−Mn),銅(Cu),銀(Ag)または銀パラジウム(Ag−Pd)等の金属粉末メタライズ、例えば、W粉末に適当な有機バインダや溶剤等を添加混合して得た金属ペーストを所定のパターンに印刷塗布する。その後、これらセラミックグリーンシートの表面側同士および裏面側同士が接するように上下に順次積層し、最後にこの積層体を還元雰囲気中にて約1600℃の温度で焼成することによって製作される。
また、絶縁層2a〜2fがエポキシ樹脂から成る場合であれば、まず6枚の樹脂基板を準備する。具体的には例えば、酸化アルミニウム質焼結体から成るセラミックスを混合した熱硬化性樹脂あるいはガラス繊維を織り込んだ布にエポキシ樹脂を含浸させて成るガラスエポキシ樹脂等から成るコア絶縁層の上面に、有機樹脂前駆体をスピンコート法もしくはカーテンコート法等により被着させ、これを熱硬化処理することによって形成されるエポキシ樹脂等の有機樹脂から成る絶縁層2a〜2fを形成する。
そして、この絶縁層2a〜2fを上記セラミックスから成る場合と同様に、レーザー加工によって表面から裏面に貫通する貫通孔を開ける。
次いで、この絶縁層2a〜2fに、銅を無電解めっき法や蒸着法等の薄膜形成技術およびフォトリソグラフィ技術を採用することによって薄膜配線導体層を形成するとともに、貫通孔内部に金属導体を形成させる。具体的には、銅(Cu),銀(Ag),ニッケル(Ni),クロム(Cr),チタン(Ti),金(Au)またはニオブ(Nb)やそれらの合金等の金属材料の薄膜等を、スパッタリング法,真空蒸着法またはメッキ法により金属膜を形成した後、フォトリソグラフィ法により所定の配線パターンに形成する。その後、これら絶縁層2a〜2fを表面側同士および裏面側同士が接するように交互に積層し、約170℃程度の温度で加熱硬化させることによって製作される。
これらの絶縁層2a〜2fの厚みとしては、使用する材料の特性に応じて、要求される仕様に対応する機械的強度や電気的特性等の条件を満たすように適宜設定される。
また、異なる比誘電率を有する絶縁層2a〜2fを得るための方法としては、例えば酸化アルミニウム,窒化アルミニウム,炭化珪素,窒化珪素,ムライトまたはガラスセラミックス等の無機絶縁材料や、あるいはポリイミド,エポキシ樹脂,フッ素樹脂,ポリノルボルネンまたはベンゾシクロブテン等の有機絶縁材料にチタン酸バリウム,チタン酸ストロンチウム,チタン酸カルシウムまたはチタン酸マグネシウム等の高誘電体材料の粉末を添加混合し、しかるべき温度で加熱硬化することによって、所望の比誘電率のものを得るようにすればよい。
このとき、無機絶縁材料や有機絶縁材料に添加混合する高誘電体材料の粒径は、無機絶縁材料あるいは有機絶縁材料に高誘電体材料を添加混合したことによって起こる絶縁層2a〜2f内の比誘電率のバラツキの発生の低下や、絶縁層2a〜2fの粘度変化による加工性の低下を低減するため、0.5〜50μmの範囲とすることが望ましい。
また、無機絶縁材料や有機絶縁材料に添加混合する高誘電体材料の含有量は、絶縁層2a〜2fの比誘電率を大きな値とするためと、無機絶縁材料や有機絶縁材料と高誘電体材料の接合強度の低下を防止するために、5〜75重量%とすることが望ましい。
このような多層配線基板1は、信号配線群3が配設されている絶縁層2a〜2fの比誘電率に応じて、信号配線群3および高速信号伝送線路7の各信号配線の配線幅,配線厚み,配線間隔を適宜設定することで、信号配線群3の各信号配線の特性インピーダンス値および伝送線路7の特性インピーダンス値を所望の値とすることができる。
多層配線基板1には、チップ抵抗,薄膜抵抗,コイルインダクタ,クロスインダクタ,チップコンデンサまたは電界コンデンサ等といったものを搭載して、電子回路モジュール等を構成することもできる。
また、各絶縁層2a〜2fの平面視における形状は、正方形状や長方形状の他に、菱形状,六角形状または八角形状等の適宜の形状とすることができる。
そして、このような本発明の多層配線基板1は、半導体素子収納用パッケージ等の電子部品収納用パッケージや電子部品搭載用基板、多数の半導体素子が搭載されるいわゆるマルチチップモジュールやマルチチップパッケージ、あるいはマザーボード等として使用される。多層配線基板1の外部接続用電極9は、外部回路基板に、例えば、半田ボールを用いたBGA接続、コネクタ接続またはワイヤボンディング接続等によって二次実装される。
なお、本発明は上記の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を行なうことは何ら差し支えない。例えば、貫通導体5が接続される伝送線路7は、多層配線基板1の表面に形成されてもよい。
また、貫通導体5および接地貫通導体6が同じ方向に向けて径が細くなり次に太くなる形態を示したが、必ずしもこれらを揃える必要はない。例えば、絶縁層2cの上面から下面に向けて貫通導体5の径が徐々に細くなるとともに、接地貫通導体6の径は徐々に太くなり、絶縁層2dにおいては、貫通導体5の径が徐々に太くなるとともに、接地貫通導体6の径は徐々に細くなるように交互に形成してもよい。
しかしながら、上記実施の形態の例のように貫通導体5および接地貫通導体6の径の太く成る部位と細くなる部位とを揃え、径の細くなる部位に開口部12を有する導体層4を配することにより、高周波伝送線路の特性インピーダンスを略一定にする調整が容易に行なえる。
1:多層配線基板
2:絶縁体
2a〜2d:絶縁層
3:信号配線群
4,4a,4b,4c:導体層
5:貫通導体
6:接地貫通導体
7:伝送線路
8:電極パッド
9:外部接続用電極
2:絶縁体
2a〜2d:絶縁層
3:信号配線群
4,4a,4b,4c:導体層
5:貫通導体
6:接地貫通導体
7:伝送線路
8:電極パッド
9:外部接続用電極
Claims (3)
- 絶縁体を貫通して形成された高周波信号伝送用の貫通導体と、該貫通導体を同心円状に取り囲むように形成された複数の接地貫通導体とが設けられており、前記貫通導体および前記接地貫通導体は、一方側から他方側に向けて、径が徐々に小さくなる部分と徐々に大きくなる部分とが交互に繰り返すように形成されていることを特徴とする多層配線基板。
- 前記貫通導体と、前記接地貫通導体とで成る高周波信号線路は、前記貫通導体の径の大きい部位において前記絶縁体の内部または表面に形成された伝送線路に接続されており、特性インピーダンスが前記伝送線路の特性インピーダンスと同じになるように設定されていることを特徴とする請求項1記載の多層配線基板。
- 前記貫通導体の径の小さい部位の周囲に、前記貫通導体と前記接地貫通導体との間の距離よりも小さな半径の開口を有する導体層が配され、前記貫通導体は、前記導体層に設けられた開口を貫通しているとともに、前記接地貫通導体は、前記導体層に接続されていることを特徴とする請求項1または2記載の多層配線基板。
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011035120A (ja) * | 2009-07-31 | 2011-02-17 | Kyocer Slc Technologies Corp | 配線基板 |
CN102511110A (zh) * | 2010-05-12 | 2012-06-20 | 联发科技股份有限公司 | 具有信号线转接组件的电路装置 |
JP2012174781A (ja) * | 2011-02-18 | 2012-09-10 | Mitsubishi Electric Corp | 高周波信号接続構造 |
JP2013041991A (ja) * | 2011-08-16 | 2013-02-28 | Fujitsu Ltd | 多層回路基板、その製造方法及び半導体装置 |
WO2014034672A1 (ja) * | 2012-08-31 | 2014-03-06 | 学校法人明星学苑 | 伝送回路構造体 |
JP2014534642A (ja) * | 2011-11-09 | 2014-12-18 | サンミナ コーポレーションSanmina Corporation | 高域伝送用電気工学受動素子を埋め込んだプリント回路基板 |
US9147643B2 (en) | 2013-04-26 | 2015-09-29 | Samsung Electronics Co., Ltd. | Semiconductor package |
CN107926112A (zh) * | 2015-08-26 | 2018-04-17 | 日本电气太空技术株式会社 | 电路结构 |
WO2019044425A1 (ja) * | 2017-08-30 | 2019-03-07 | 株式会社村田製作所 | 多層基板及びアンテナモジュール |
WO2024024945A1 (ja) * | 2022-07-29 | 2024-02-01 | 京セラ株式会社 | 回路基板、半導体装置及び電子モジュール |
-
2007
- 2007-10-30 JP JP2007281254A patent/JP2009111658A/ja active Pending
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011035120A (ja) * | 2009-07-31 | 2011-02-17 | Kyocer Slc Technologies Corp | 配線基板 |
CN102511110A (zh) * | 2010-05-12 | 2012-06-20 | 联发科技股份有限公司 | 具有信号线转接组件的电路装置 |
JP2012520652A (ja) * | 2010-05-12 | 2012-09-06 | メディアテック インコーポレーテッド | 信号ライン遷移素子を備えた回路装置 |
US8558637B2 (en) | 2010-05-12 | 2013-10-15 | Mediatek Inc. | Circuit device with signal line transition element |
JP2012174781A (ja) * | 2011-02-18 | 2012-09-10 | Mitsubishi Electric Corp | 高周波信号接続構造 |
JP2013041991A (ja) * | 2011-08-16 | 2013-02-28 | Fujitsu Ltd | 多層回路基板、その製造方法及び半導体装置 |
JP2014534642A (ja) * | 2011-11-09 | 2014-12-18 | サンミナ コーポレーションSanmina Corporation | 高域伝送用電気工学受動素子を埋め込んだプリント回路基板 |
WO2014034672A1 (ja) * | 2012-08-31 | 2014-03-06 | 学校法人明星学苑 | 伝送回路構造体 |
US9147643B2 (en) | 2013-04-26 | 2015-09-29 | Samsung Electronics Co., Ltd. | Semiconductor package |
CN107926112A (zh) * | 2015-08-26 | 2018-04-17 | 日本电气太空技术株式会社 | 电路结构 |
EP3344019A4 (en) * | 2015-08-26 | 2019-04-17 | NEC Space Technologies, Ltd. | CIRCUIT STRUCTURE |
CN107926112B (zh) * | 2015-08-26 | 2021-03-05 | 日本电气太空技术株式会社 | 电路结构 |
US11018404B2 (en) | 2015-08-26 | 2021-05-25 | Nec Space Technologies, Ltd. | Circuit body structure, where planar conductors on different layers of a multilayer board are connected by an interlayers connection |
WO2019044425A1 (ja) * | 2017-08-30 | 2019-03-07 | 株式会社村田製作所 | 多層基板及びアンテナモジュール |
US10893617B2 (en) | 2017-08-30 | 2021-01-12 | Murata Manufacturing Co., Ltd. | Multilayer substrate and antenna module |
US11259418B2 (en) | 2017-08-30 | 2022-02-22 | Murata Manufacturing Co., Ltd. | Multilayer substrate and antenna module |
WO2024024945A1 (ja) * | 2022-07-29 | 2024-02-01 | 京セラ株式会社 | 回路基板、半導体装置及び電子モジュール |
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