JP4349827B2 - 配線基板 - Google Patents

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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、高速で作動する半導体素子や光半導体素子等の電子部品を搭載するのに好適な、差動伝送線路を有する配線基板に関するものである。
【0002】
【従来の技術】
高速で作動する半導体素子や光半導体素子等の電子部品を搭載するための配線基板においては、高速信号を正確かつ効率よく伝播させるために、図6に従来の配線基板の例を断面図で、また図7にその差動伝送線路の周辺部を要部拡大平面図で示すように、高速信号が伝播する信号線路に差動伝送線路48を用いている。
【0003】
差動伝送線路48は、図7に示すように、一対の伝送線路48a・48bを用いてそれぞれの伝送線路の入力側に正相および逆相の信号を印加し、出力側でその差をとることによりコモンモードノイズ成分をキャンセルすることができ、高品質の信号を伝送することができる伝送方式に用いられるものである。また、この例においては、差動伝送線路48における伝送特性の向上を図るために、伝送線路48a・48bが接地配線導体44aにより一定の間隔411を隔てて囲繞されている。この差動伝送線路48の構造は、一対の伝送線路48a・48bによって決定される差動インピーダンスが所望の特性に一致するように、絶縁基板42の絶縁層42a〜42dの材料や、絶縁層42a〜42dの断面構造(配線導体43・44の幅,厚みおよび間隔,グランド層やグランド導体との距離等)を制御し決定されている。
【0004】
また、差動伝送線路48のレイアウト設計においては、半導体素子45の電極と導体バンプ46および半導体素子接続用電極47を介して電気的に接続された差動伝送線路48を用いて配線基板40の上面で信号を伝送し、配線基板40の二次実装側である外部接続用電極410等の配列間隔に応じてその差動伝送線路48を形成する一対の伝送線路48a・48b間の線路間隔を広げて、二次実装部である外部接続用電極410に接続されている。
【0005】
【特許文献1】
特開2002−9511号公報
【0006】
【発明が解決しようとする課題】
しかしながら、従来の配線基板40上に形成された差動伝送線路48においては、差動インピーダンスが例えば約100Ωになるように設計された線路間隔が一定の部分48cに対し、2次実装部である外部接続用電極410の配列間隔に合わせて差動伝送線路48を展開して配線する必要がある。このとき、線路間隔が広がる部分48dにおいて一対の伝送線路48a・48bをそれぞれ接地配線層44aで一定の間隔411を持って囲繞して展開することから、伝送モードが一対の伝送線路48a・48bで信号を伝送する差動モードから1本の伝送線路48aまたは48bで信号を伝送するシングルモードに変化することとなる。
【0007】
通常、差動インピーダンスは、一対の伝送線路48a・48bのうちの一つの伝送線路48aまたは48bの自己インピーダンスからもう一つの伝送線路48aまたは48bからの相互インピーダンスの差を2倍した値が100Ωになるように設定される。つまり、自己インピーダンスと相互インピーダンスとの差が50Ωになるように設定される。このため、一対の伝送線路48a・48bのうちのそれぞれ一本の伝送線路48aまたは48bの自己インピーダンスは50Ωより高いものとされている。
【0008】
また、線路間隔が広がる部分48dにおいては、伝送モードが一対の伝送線路48a・48bで信号を伝送する差動モードから1本の伝送線路48aまたは48bで信号を伝送するシングルモードに変化するため、それぞれもう一本の伝送線路48aまたは48bからの相互インピーダンスの影響が小さくなり、結果として差動伝送線路48として見た場合に差動伝送線路48の差動インピーダンスは上昇してしまうこととなる。
【0009】
このため、伝送モードが差動モードからシングルモードへ切り替わる線路間隔が広がる部分48dにおいては、差動インピーダンスが100Ωからずれて高くなってしまい、線路間隔が一定の部分48cと線路間隔が広がる部分48dとにおいてインピーダンスの不整合が起こり、反射損失が大きくなって信号の伝送が阻害され、半導体素子45の作動性が損なわれる場合があるという問題点を有していた。
【0010】
本発明は上記問題点に鑑み案出されたものであり、その目的は、差動伝送線路において線路間隔が一定の部分から線路間隔が広がる部分において生じる反射損失を非常に小さなものに抑制することができ、それにより半導体素子の作動性を良好なものとできる配線基板を提供することにある。
【0011】
【課題を解決するための手段】
本発明の配線基板は、絶縁基板と、前記絶縁基板上に形成された一対の伝送線路からなり、該一対の伝送線路は、その間隔が一定である第1部分と該間隔が広がっている第2部分とを有する一対の差動伝送線路と、前記一対の差動伝送線路を囲繞するように形成された接地配線導体とを有し、前記接地配線導体と前記差動伝送線路との間隔は、前記第1部分に対して前記第2部分において小さくなっており、該間隔が変化する位置は、前記第1部分と前記第2部分との境界部から前記第2部分側にずれている
【0012】
また、本発明の配線基板は、上記構成において、好ましくは、前記差動伝送線路と前記接地配線導体との間の前記間隔は、前記第1部分における差動インピーダンスと、前記第2部分における差動インピーダンスとが略同じとなるように小さくされている。
【0013】
また、本発明の配線基板は、上記各構成において、好ましくは、前記一対の伝送線路の間隔が広がった端部にそれぞれ形成された信号用貫通導体と、前記一対の信号用貫通導体を取り囲むようにそれぞれ形成された複数の接地用貫通導体とを有する。
【0014】
また、本発明の配線基板は、上記構成において、好ましくは、前記接地用貫通導体は、前記第2部分における差動インピーダンスと前記信号用貫通導体の差動インピーダンスとが略同じとなるように形成されている。また、好ましくは、前記接地用貫通導体は、前記接地配線導体の角部に形成されている。
【0015】
本発明の配線基板によれば、配線基板上に形成された差動伝送線路について、差動伝送線路の線路間隔が広がる部分においてそれぞれの差動伝送線路とそれを囲繞する接地配線導体との間の間隔が小さくなっていることから、それぞれの伝送線路の接地配線導体との間の容量成分の増加による自己インピーダンスの減少によって、一対の差動伝送線路として見た場合に差動インピーダンスが減少することとなるため、線路間隔が広がる部分において差動伝送線路の線路間隔の変化により発生していた差動インピーダンスの不整合による反射損失を効果的に抑えることが可能となる。
【0016】
また、本発明の配線基板によれば、差動伝送線路と接地配線導体との間の間隔が、差動伝送線路の線路間隔が一定の部分における差動インピーダンスと、線路間隔が広がる部分における差動インピーダンスとが略同じとなるように小さくされているときには、差動伝送線路の線路間隔が広がる部分における差動インピーダンスの不整合をなくすことができ、高周波信号の反射損失を無視できる程度に小さく抑えることが可能となる。
【0017】
また、差動伝送線路の線路間隔が広がった後の端部にそれぞれ信号用貫通導体が接続されるとともに、この信号用貫通導体を取り囲むようにそれぞれ複数の接地用貫通導体が形成されていることにより、これら信号用貫通導体および接地用貫通導体によって擬似同軸線路が形成され、信号用貫通導体からの放射による高周波信号の透過損失を抑えることが可能となる。
【0018】
また、差動伝送線路の線路間隔が広がる部分における差動インピーダンスと信号用貫通導体の差動インピーダンスとが略同じとなるように接地用貫通導体が形成されていることにより、差動伝送線路と信号用貫通導体との接続部における差動インピーダンスの不整合をなくすことができ、高周波信号の反射損失を抑えることが可能となる。
【0019】
これらのことにより、本発明の配線基板によれば、差動伝送線路の線路間隔が広がる部分における高周波信号の反射損失を極めて小さなものとすることができるので、これに搭載される半導体素子の高周波領域における作動性を良好なものとすることができる。
【0020】
【発明の実施の形態】
本発明の配線基板について以下に図面を参照しつつ詳細に説明する。
【0021】
図1は本発明の配線基板の実施の形態の一例を示す断面図であり、図2は図1に示す配線基板における差動伝送線路の周辺部の要部拡大平面図である。
【0022】
この例の配線基板1においては、絶縁基板2を構成する絶縁層2a〜2dは基本的には同じ比誘電率を有する絶縁材料で形成されている。絶縁層2c上には信号配線群3が形成され、絶縁層2bおよび2d上には信号配線群3に対向させて広面積の接地配線層4bもしくは電源配線層4cが形成されており、信号配線群3の各信号配線はストリップ線路構造を有している。絶縁層2a上には接地配線導体4aが差動伝送線路8を一定の間隔11で囲繞するように形成されている。なお、電源配線層4bおよび接地配線層4cは、配線基板1の仕様に応じて入れ換えて配置されることもある。
【0023】
また、信号配線群3の各信号配線の配線幅および信号配線群3と電源配線層4cもしくは接地配線導体4aおよび接地配線層4bとの間に介在する絶縁層2a,2bおよび2cの厚みを適宜設定することで、信号配線群3の特性インピーダンスを任意の値に設定することができるため、良好な伝送特性を有する信号配線群3を形成することが可能となる。信号配線群3の特性インピーダンスは、一般的には50Ωに設定される場合が多い。
【0024】
なお、信号配線群3に含まれる複数の信号配線は、それぞれ異なる電気信号を伝送するものとしてもよい。
【0025】
この例では、配線基板1の上面には高速で動作する半導体素子や光半導体素子等の半導体素子5が搭載され、錫−鉛合金(Sn−Pb)等の半田や金(Au)等から成る導体バンプ6および半導体素子5を接続するための半導体素子接続用電極7を介して差動伝送線路8と電気的に接続されている。また、配線基板1の半導体素子5を搭載する上面と反対側の下面には、半導体素子5に信号の入出力および電源供給を行なうための外部接続用電極10を有している。
【0026】
また、差動伝送線路8は、絶縁層2aの上面に一定の間隔11をもって囲繞された接地配線導体4aおよび接地配線層4bとの間で形成されたいわゆるグランド付きコプレーナ構造の一対の信号線路8a・8bで形成され、半導体素子接続用電極7および錫−鉛合金(Sn−Pb)等の半田や金(Au)等から成る導体バンプ6を介して半導体素子5の電極と電気的に接続されており、外部と信号の入出力を行なうために貫通導体9を介して外部接続用電極10と電気的に接続されている。
【0027】
これを図2を用いて詳細に説明する。図2は本発明の配線基板の実施の形態の一例における差動伝送線路の周辺部を示す要部拡大平面図である。図2において、絶縁層2は図1に示す絶縁層2aに相当するものである。
【0028】
また、差動伝送線路8aおよび8bは、図1に示す差動伝送線路8に相当するものであり、接地配線導体4aによって一定の間隔11をもって囲繞されており、半導体素子5と図1に示す導体バンプ6および半導体素子接続用電極7を介して電気的に接続され、また貫通導体9を介して外部接続用電極10と電気的に接続されている。差動伝送線路8は、一対の信号線路8a・8b間の間隔が一定である部分8cと一対の信号線路8a・8b間の間隔が広がる部分8dとによって形成され、信号線路8a・8b間の間隔が広がる部分8dの信号線路8a・8bと接地配線導体4aとの間の間隔11は、信号線路8a・8b間の間隔が一定である部分8cにおける差動伝送線路8と接地配線導体4aとの間の間隔11より小さく形成されている。そして、その信号線路8a・8b間の間隔が広がる部分8dの端部において、差動伝送線路8aおよび8bはそれぞれ貫通導体9aおよび9bを介して外部接続用電極10と電気的に接続されている。
【0029】
次に、図3は本発明の配線基板の実施の形態の一例における差動伝送線路の周辺部を示す要部拡大断面図である。図3において、差動伝送線路8の信号線路8aおよび8bは、差動伝送線路8の配線幅,配線間隔,配線厚み,電源配線層もしくは接地配線層4bとの間に介在する絶縁層2aの厚みおよび差動伝送線路8と接地配線導体4aとの間の間隔11を適宜設定することにより、差動伝送線路8の差動インピーダンスを任意の値に設定することができるため、良好な伝送特性を有する差動伝送線路8を形成することが可能となる。差動伝送線路8の差動インピーダンスは、一般的には100Ωに設定される場合が多い。
【0030】
次に、図4は本発明の配線基板の実施の形態の他の例を示す断面図であり、図5は図4に示す配線基板における差動伝送線路の周辺部の要部拡大平面図である。これら図4および図5において、図1〜図3と同様の箇所には同じ符号を付してある。
【0031】
この例の配線基板1’においては、差動伝送線路8は、その線路間隔が広がる部分8dにおいて、線路間隔が広がった後の信号線路8a・8bの端部に、それぞれ信号用貫通導体9が接続され、これを介して信号用の外部接続用電極10と電気的に接続されているとともに、信号用貫通導体9を取り囲むようにそれぞれ複数の接地用貫通導体12が形成され、これら接地用貫通導体12は電源配線層4bもしくは接地配線層4cを介して電源もしくは接地用の外部接続用電極10に電気的に接続されている。
【0032】
これを図5を用いて詳細に説明する。図5は本発明の配線基板の実施の形態の他の例における差動伝送線路の周辺部を示す図2と同様の要部拡大平面図である。
【0033】
図5において、差動伝送線路8aおよび8bは、図4に示す差動伝送線路8に相当するものであり、半導体素子5と図4に示す導体バンプ6および半導体素子接続用電極7を介して電気的に接続され、また信号用貫通導体9a・9bを介して信号用の外部接続用電極10と電気的に接続されている。信号用貫通導体9a・9bはそれぞれ複数の接地用貫通導体12によって疑似同軸線路を構成するように取り囲まれ、接地用貫通導体12は電源配線層4bもしくは接地配線層4cを介して電源用もしくは接地用の外部接続用電極10に接続されている。
【0034】
このような本発明の配線基板1’によれば、差動伝送線路8の線路間隔が広がった後の信号線路8a・8bの端部にそれぞれ信号用貫通導体9a・9bが接続されるとともに、この信号用貫通導体9a・9bを取り囲むようにそれぞれ複数の接地用貫通導体12が形成されていることにより、これら信号用貫通導体9a・9bおよび接地用貫通導体12によって擬似同軸線路が形成され、信号用貫通導体9a・9bからの放射による高周波信号の透過損失を抑えることが可能となる。
【0035】
また、差動伝送線路8の線路間隔が広がる部分8dにおける差動インピーダンスと信号用貫通導体9a・9bの差動インピーダンスとが略同じとなるように接地用貫通導体12が形成されていることにより、差動伝送線路8と信号用貫通導体9a・9bとの接続部における差動インピーダンスの不整合をなくすことができ、高周波信号の反射損失を抑えることが可能となる。
【0036】
本発明の配線基板1・1’は、同様の配線構造をさらに多層に積層して多層配線基板を構成したものであってもよい。
【0037】
また、信号配線群3および差動伝送線路8の構造は、信号配線群および差動伝送線路の各信号配線に隣接して電源配線層もしくは接地配線層を形成したコプレーナ線路構造の他にも、信号配線群および差動伝送線路に対向して形成された電源配線層もしくは接地配線層を有するマイクロストリップ線路構造や、信号配線群および差動伝送線路の上下に電源配線層もしくは接地配線層を有するストリップ線路構造であってもよく、配線基板1に要求される仕様等に応じて適宜選択して用いることができる。
【0038】
また、この配線基板1・1’にチップ抵抗・薄膜抵抗・コイルインダクタ・クロスインダクタ・チップコンデンサまたは電解コンデンサ等といったものを取着して、電子回路モジュール等を構成してもよい。
【0039】
また、各絶縁層2a〜2dの平面視における形状は、正方形状や長方形状の他に、菱形状・六角形状または八角形状等の形状であってもよい。
【0040】
そして、このような本発明の配線基板1・1’は、半導体素子収納用パッケージ等の電子部品収納用パッケージや電子部品搭載用基板、多数の半導体素子が搭載されるいわゆるマルチチップモジュールやマルチチップパッケージ、あるいはマザーボード等として使用される。
【0041】
本発明の配線基板1・1’において、各絶縁層2a〜2dは、例えばセラミックグリーンシート積層法によって、酸化アルミニウム質焼結体・窒化アルミニウム質焼結体・炭化珪素質焼結体・窒化珪素質焼結体・ムライト質焼結体またはガラスセラミックス等の無機絶縁材料を使用して、あるいはポリイミド・エポキシ樹脂・フッ素樹脂・ポリノルボルネンまたはベンゾシクロブテン等の有機絶縁材料を使用して、あるいはセラミックス粉末等の無機絶縁物粉末をエポキシ樹脂等の熱硬化性樹脂で結合して成る複合絶縁材料等の電気絶縁材料を使用して形成される。
【0042】
これらの絶縁層2a〜2dは以下のようにして作製される。例えば酸化アルミニウム質焼結体から成る場合であれば、まず、酸化アルミニウム・酸化珪素・酸化カルシウムまたは酸化マグネシウム等の原料粉末に適当な有機バインダや溶剤等を添加混合して泥漿状となすとともに、これをドクターブレード法等を採用してシート状となすことによってセラミックグリーンシートを得る。そして、各信号配線群3および各導体層4と成る金属ペーストを所定のパターンに印刷塗布して上下に積層し、最後にこの積層体を還元雰囲気中にて約1600℃の温度で焼成することによって製作される。
【0043】
また、例えばエポキシ樹脂から成る場合であれば、一般に酸化アルミニウム質焼結体から成るセラミックスやガラス繊維を織り込んだ布にエポキシ樹脂を含浸させて形成されるガラスエポキシ樹脂等から成る絶縁層の上面に、有機樹脂前駆体をスピンコート法もしくはカーテンコート法等により被着させ、これを熱硬化処理することによって形成されるエポキシ樹脂等の有機樹脂から成る絶縁層と、銅を無電解めっき法や蒸着法等の薄膜形成技術およびフォトリソグラフィ技術を採用することによって形成される薄膜配線導体層とを交互に積層し、約170℃程度の温度で加熱硬化することによって製作される。
【0044】
これらの絶縁層2a〜2dの厚みとしては、使用する材料の特性に応じて、要求される仕様に対応する機械的強度や電気的特性等の条件を満たすように適宣設定される。
【0045】
また、異なる比誘電率を有する絶縁層2a〜2dを得るための方法としては、例えば酸化アルミニウム・窒化アルミニウム・炭化珪素・窒化珪素・ムライトまたはガラスセラミックス等の無機絶縁材料や、あるいはポリイミド・エポキシ樹脂・フッ素樹脂・ポリノルボルネンまたはベンゾシクロブテン等の有機絶縁材料にチタン酸バリウム・チタン酸ストロンチウム・チタン酸カルシウムまたはチタン酸マグネシウム等の高誘電体材料の粉末を添加混合し、しかるべき温度で加熱硬化することによって、所望の比誘電率のものを得るようにすればよい。
【0046】
このとき、無機絶縁材料や有機絶縁材料に添加混合する高誘電体材料の粒径は、無機絶縁材料あるいは有機絶縁材料に高誘電体材料を添加混合したことによって起こる絶縁層内の比誘電率のバラツキの発生の低下や、絶縁層の粘度変化による加工性の低下を低減するため、0.5〜50μmの範囲とすることが望ましい。
【0047】
また、無機絶縁材料や有機絶縁材料に添加混合する高誘電体材料の含有量は、絶縁層の比誘電率を大きな値とするためと、無機絶縁材料や有機絶縁材料と高誘電体材料の接着強度の低下を防止するために、5〜75重量%とすることが望ましい。
【0048】
また、信号配線群3および各差動伝送線路8や接地配線導体4a・接地配線層4bもしくは電源配線層4cは、例えばタングステン(W)・モリブデン(Mo)・モリブデンマンガン(Mo−Mn)・銅(Cu)・銀(Ag)または銀パラジウム(Ag−Pd)等の金属粉末メタライズ、あるいは銅(Cu)・銀(Ag)・ニッケル(Ni)・クロム(Cr)・チタン(Ti)・金(Au)またはニオブ(Nb)やそれらの合金等の金属材料の薄膜等により形成すればよい。
【0049】
具体的には、信号配線群3や接地配線導体4a・接地配線層4bもしくは電源配線層4cをWの金属粉末メタライズで形成する場合は、W粉末に適当な有機バインダや溶剤等を添加混合して得た金属ペーストを絶縁層2a〜2dと成るセラミックグリーンシートに所定のパターンに印刷塗布し、これをセラミックグリーンシートの積層体とともに焼成することによって形成することができる。
【0050】
また、金属材料の薄膜で形成する場合は、例えばスパッタリング法・真空蒸着法またはメッキ法により金属膜を形成した後、フォトリソグラフィ法により所定の配線パターンに形成することができる。
【0051】
このような配線基板1・1’は、信号配線群3が配設されている絶縁層2a〜2dの比誘電率に応じて、信号配線群3および差動伝送線路8の各信号配線の配線幅,配線厚み,配線間隔を適宣設定することで、信号配線群3の各信号配線の特性インピーダンス値および差動伝送線路8の差動インピーダンス値を所望の値とすることができる。
【0052】
本発明の配線基板1・1’において、差動伝送線路8の線路間隔が広がる部分8dにおいてそれぞれ小さくなっている差動伝送線路8と接地配線導体4aとの間の間隔11は、差動伝送線路8の線路間隔が一定である部分8cにおける差動伝送線路8と接地配線導体4aとの間の間隔11に対して、差動伝送線路8の線路間隔が広がる部分8dにおける線路間隔が、線路間隔が一定である部分8cにおける間隔の1.5倍以上大きくなって離れる部分において、差動伝送線路8と接地配線導体4aとの間の間隔11を70%以下の大きさとなるように小さくすればよい。
【0053】
例えば、誘電率が5.3で絶縁層の厚みが120μmの絶縁基板2上に、導体幅が100μmで導体厚みが12μmの一対の線路導体8a・8bが形成され、差動インピーダンスが100Ωになるよう線路間隔が一定の部分8cの線路間隔が100μm、差動伝送線路8と接地配線導体4aとの間の間隔11が100μmに設定されている差動伝送線路8において、線路間隔が広がる部分8dの差動伝送線路8と接地配線導体4aとの間の間隔11を約48μmに設定することによって、その部分における差動インピーダンスを約100Ωとすることが可能である。
【0054】
また、差動伝送線路8の線路間隔が一定の部分8cにおける差動インピーダンスと、線路間隔が広がる部分8dにおける差動インピーダンスとを略同じとするように差動伝送線路8と接地配線導体4aとの間の間隔11を小さくするには、線路間隔が広がる部分8dにおける差動インピーダンスが100Ω±5%となるように線路幅を設定すればよい。例えば、誘電率が5.3で絶縁層厚みが120μmの絶縁基板2上に導体幅が100μmで導体厚みが12μmの一対の線路導体8a・8bが形成され、差動インピーダンスが100Ωになるよう線路間隔が100μm、差動伝送線路8と接地配線導体4aとの間の間隔11が100μmに設定されている差動伝送線路8において、差動伝送線路8と接地配線導体4aとの間の間隔11を40μm〜58μmの間に設定することによって、差動伝送線路8の線路間隔が一定の部分8cにおける差動インピーダンスと、線路間隔が広がる部分8dにおける差動インピーダンスとを略同じとすることが可能である。
【0055】
また、本発明の配線基板1’において、信号用貫通導体9a・9bを取り囲むように形成された接地用貫通導体12は、例えば、誘電率が5.3の絶縁基板2上に線路間隔が広がる部分8dにおける差動インピーダンスが100Ωになるように差動伝送線路8が形成され、線路間隔が広がる部分8dの一対の信号線路8a・8bの端部に接続される直径75μmの信号用貫通導体9a・9bに対して、信号用貫通導体9a・9bを中心としてそれぞれ230μmの位置に同心円状に接地用貫通導体12を等間隔で4本設置することにより、その部分における差動インピーダンスを約100Ωとすることが可能である。
【0056】
また、信号用貫通導体9a・9bを取り囲むようにそれぞれ形成された複数の接地用貫通導体12を、差動伝送線路8の線路間隔が広がる部分8dにおける差動インピーダンスと信号用貫通導体9a・9bの差動インピーダンスとを略同じとなるように形成するには、信号用貫通導体9a・9bの差動インピーダンスが100Ω±5%となるように信号用貫通導体9a・9bと接地用貫通導体12との距離を設定すればよい。例えば、誘電率が5.3の絶縁基板2上に線路間隔が広がる部分8dにおける差動インピーダンスが100Ωになるよう差動伝送線路8が形成され、線路間隔が広がる部分8dの一対の信号線路8a・8bの端部に接続される直径75μmの信号用貫通導体9a・9bにおいて、信号用貫通導体9a・9bを中心としてそれぞれ225μm〜250μmの間の位置に同心円状に接地用貫通導体12を等間隔で4本設置することにより、その部分における信号用貫通導体9a・9bの差動インピーダンスを約100Ω±5%とすることが可能である。
【0057】
なお、本発明は上記の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を行なうことは何ら差し支えない。
【0058】
例えば、差動伝送線路は、配線基板の内層に形成されてもよく、さらに差動伝送線路が電気的に接続される二次実装部は、コネクタやワイヤボンディングパッド等でもよい。また、線路間隔が一定の部分から線路間隔が広がる部分において、線路幅は変化部を設けて序々に大きくしてもよい。
【0059】
【発明の効果】
本発明の配線基板によれば、絶縁基板上に形成された差動伝送線路について、差動伝送線路の線路間隔が広がる部分においてそれぞれの差動伝送線路とそれを囲繞する接地配線導体との間の間隔が小さくなっていることから、それぞれの伝送線路の接地配線導体との間の容量成分の増加による自己インピーダンスの減少によって、一対の差動伝送線路として見た場合に差動インピーダンスが減少するため、線路間隔が広がる部分において差動伝送線路の線路間隔の変化により発生していた差動インピーダンスの不整合による反射損失を効果的に抑えることが可能となる。
【0060】
また、本発明の配線基板によれば、差動伝送線路と接地配線導体との間の間隔が、差動伝送線路の線路間隔が一定の部分における差動インピーダンスと、線路間隔が広がる部分における差動インピーダンスとが略同じとなるように小さくされているときには、差動伝送線路の線路間隔が広がる部分における差動インピーダンスの不整合をなくすことができ、高周波信号の反射損失を無視できる程度に小さく抑えることが可能となる。
【0061】
また、差動伝送線路の線路間隔が広がった後の端部にそれぞれ信号用貫通導体が接続されるとともに、この信号用貫通導体を取り囲むようにそれぞれ複数の接地用貫通導体が形成されていることにより、これら信号用貫通導体および接地用貫通導体によって擬似同軸線路が形成され、信号用貫通導体からの放射による高周波信号の透過損失を抑えることが可能となる。
【0062】
また、差動伝送線路の線路間隔が広がる部分における差動インピーダンスと信号用貫通導体の差動インピーダンスとが略同じとなるように接地用貫通導体が形成されていることにより、差動伝送線路と信号用貫通導体との接続部における差動インピーダンスの不整合をなくすことができ、高周波信号の反射損失を抑えることが可能となる。
【0063】
これらのことにより、本発明の配線基板によれば、差動伝送線路の線路間隔が広がる部分における高周波信号の反射損失を極めて小さなものとすることができるので、これに搭載される半導体素子の高周波領域における作動性を良好なものとすることができる。
【図面の簡単な説明】
【図1】本発明の配線基板の実施の形態の一例を示す断面図である。
【図2】図1に示す配線基板における差動伝送線路の周辺部の要部拡大平面図である。
【図3】図1に示す配線基板における差動伝送線路の周辺部の要部拡大断面図である。
【図4】本発明の配線基板の実施の形態の他の例を示す断面図である。
【図5】図4に示す配線基板における差動伝送線路の周辺部の要部拡大平面図である。
【図6】従来の配線基板の例を示す断面図である。
【図7】図6に示す配線基板における差動伝送線路の周辺部の要部拡大平面図である。
【符号の説明】
1・1’・・・配線基板
2・・・絶縁基板
2a〜2d・・・絶縁層
3・・・信号配線群
4・・・電源配線層および接地配線層
4a・・・接地配線導体
4b・・・接地配線層
4b・・・電源配線層
5・・・半導体素子
6・・・導体バンプ
7・・・半導体素子接続用電極
8・・・差動伝送線路
8c・・・線路間隔が一定の部分
8d・・・線路間隔が広がる部分
9,9a,9b・・・貫通導体
10・・・外部接続用電極
11・・・差動伝送線路と接地配線導体との間の間隔
12・・・接地用貫通導体

Claims (5)

  1. 絶縁基板と、
    前記絶縁基板上に形成された一対の伝送線路からなり、該一対の伝送線路は、その間隔が一定である第1部分と該間隔が広がっている第2部分とを有する一対の差動伝送線路と、
    前記一対の差動伝送線路を囲繞するように形成された接地配線導体と
    を有し、
    前記接地配線導体と前記差動伝送線路との間隔は、前記第1部分に対して前記第2部分において小さくなっており、該間隔が変化する位置は、前記第1部分と前記第2部分との境界部から前記第2部分側にずれている配線基板。
  2. 前記差動伝送線路と前記接地配線導体との間の前記間隔は、前記第1部分における差動インピーダンスと、前記第2部分における差動インピーダンスとが略同じとなるように小さくされている請求項1記載の配線基板。
  3. 前記一対の伝送線路の間隔が広がった端部にそれぞれ形成された信号用貫通導体と、
    前記一対の信号用貫通導体を取り囲むようにそれぞれ形成された複数の接地用貫通導体と
    を有する請求項1または請求項2記載の配線基板。
  4. 前記接地用貫通導体は、前記第2部分における差動インピーダンスと前記信号用貫通導体の差動インピーダンスとが略同じとなるように形成されていることを特徴とする請求項3記載の配線基板。
  5. 前記接地用貫通導体は、前記接地配線導体の角部に形成されている請求項3または請求項4に記載の配線基板。
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JP6813263B2 (ja) * 2015-09-16 2021-01-13 京セラ株式会社 配線基板、半導体素子パッケージおよび半導体装置
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3635873B2 (ja) * 1997-06-26 2005-04-06 三菱電機株式会社 ストリップライン給電装置
JP3721796B2 (ja) * 1998-08-20 2005-11-30 株式会社村田製作所 分布定数線路のフィールドスルー構造およびそれを用いたパッケージ基板
JP2000164766A (ja) * 1998-11-26 2000-06-16 Kyocera Corp 高周波用配線基板
JP3487283B2 (ja) * 2000-10-31 2004-01-13 三菱電機株式会社 差動ストリップ線路垂直変換器および光モジュール
JP3877132B2 (ja) * 2000-11-20 2007-02-07 富士通株式会社 多層配線基板及び半導体装置
JP2002353588A (ja) * 2001-05-29 2002-12-06 Mitsubishi Electric Corp 配線基板及び配線基板の製造方法
JP2004253746A (ja) * 2002-12-26 2004-09-09 Kyocera Corp 配線基板
JP2004289094A (ja) * 2003-01-29 2004-10-14 Kyocera Corp 配線基板

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