WO2024024945A1 - 回路基板、半導体装置及び電子モジュール - Google Patents

回路基板、半導体装置及び電子モジュール Download PDF

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WO2024024945A1
WO2024024945A1 PCT/JP2023/027770 JP2023027770W WO2024024945A1 WO 2024024945 A1 WO2024024945 A1 WO 2024024945A1 JP 2023027770 W JP2023027770 W JP 2023027770W WO 2024024945 A1 WO2024024945 A1 WO 2024024945A1
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electrode
circuit board
view
plan
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PCT/JP2023/027770
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English (en)
French (fr)
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芳宏 戸田
健 長谷川
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京セラ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details

Definitions

  • the present disclosure relates to a circuit board, a semiconductor device, and an electronic module.
  • Japanese Unexamined Patent Publication No. 2001-15930 describes an electrode located on a first substrate surface, an electrode located on a second substrate surface, an electrode located on the first substrate surface, an electrode located on the second substrate surface, and an electrode located on the second substrate surface.
  • a circuit board is shown having an internal conductor that connects to the circuit board.
  • the circuit board includes: an insulating base having a first surface and a second surface located on the opposite side of the first surface; a first area located on the first surface and in which electronic components are mounted; a second region located outside the first region on the first surface and spaced apart from the first region; a third region located between the first region and the second region on the first surface; a first electrode located in the second region and electrically connected to the electronic component; a second electrode located on the second surface and electrically connected to an external component; Equipped with The second electrode is located inside the second region in plan view.
  • a semiconductor device includes: The above circuit board, a semiconductor integrated circuit mounted in the first area; Equipped with.
  • the electronic module according to the present disclosure includes: The above semiconductor device, a module substrate on which the semiconductor device is mounted; Equipped with.
  • FIG. 1 is a plan view showing a circuit board and a semiconductor device according to Embodiment 1 of the present disclosure.
  • FIG. 1 is a side view showing a circuit board and a semiconductor device according to Embodiment 1 of the present disclosure.
  • FIG. 2 is a back view showing a circuit board and a semiconductor device according to Embodiment 1 of the present disclosure.
  • 1 is a plan view showing a circuit board of Embodiment 1.
  • FIG. 3 is a back view showing the circuit board of Embodiment 1.
  • FIG. 1 is a plan perspective view showing the circuit board of Embodiment 1.
  • FIG. It is an enlarged view of the first electrode, showing details of the electrode portion of the circuit board.
  • It is an enlarged view of the second electrode showing details of the electrode portion of the circuit board.
  • FIG. 4A is a plan view taken along line AA in FIG. 4A.
  • FIG. 4A is a sectional view taken along line BB in FIG. 4A.
  • FIG. 4A is a cross-sectional view taken along line CC in FIG. 4A.
  • FIG. 4A is a cross-sectional view taken along line DD in FIG. 4A.
  • FIG. 4A is a plan view taken along line EE in FIG. 4A.
  • FIG. FIG. 4B is a cross-sectional view of a portion C3 of FIG. 4B seen from the side.
  • 6A is a cross-sectional view taken along line FF in FIG. 6A.
  • FIG. 7 is a plan view showing a circuit board according to Embodiment 2 of the present disclosure.
  • FIG. 3 is a back view showing a circuit board according to Embodiment 2 of the present disclosure.
  • FIG. 3 is a plan perspective view showing a circuit board according to Embodiment 2 of the present disclosure.
  • FIG. 7 is a plan view showing a circuit board according to Embodiment 3 of the present disclosure.
  • FIG. 7 is a back view showing a circuit board according to Embodiment 3 of the present disclosure.
  • FIG. 7 is a plan perspective view showing a circuit board according to Embodiment 3 of the present disclosure.
  • FIG. 7 is a plan view showing a circuit board according to Embodiment 4 of the present disclosure.
  • FIG. 7 is a back view showing a circuit board according to Embodiment 4 of the present disclosure.
  • FIG. 7 is a plan perspective view showing a circuit board according to Embodiment 4 of the present disclosure.
  • FIG. 7 is a plan view of the first surface of the circuit board of Embodiment 4.
  • FIG. 7 is a first cross-sectional view of a circuit board according to a fourth embodiment.
  • FIG. 4 is a second sectional view of the circuit board of Embodiment 4.
  • FIG. 7 is a third sectional view of the circuit board of Embodiment 4.
  • FIG. 4 is a fourth sectional view of the circuit board of Embodiment 4.
  • Embodiment 1A to 1C are a plan view, a side view, and a back view, respectively, showing a circuit board and a semiconductor device according to Embodiment 1 of the present disclosure.
  • a semiconductor device 60 includes a circuit board 10 and an electronic component 63 mounted on the circuit board 10.
  • the electronic component 63 may be a semiconductor integrated circuit.
  • the electronic component 63 may be a large semiconductor integrated circuit having a diagonal length of 1 inch or more, 4 inches or more, or 8 inches or more in plan view.
  • the circuit board 10 according to Embodiment 1 of the present disclosure includes an insulating base 14 having a first surface 11 and a second surface 12 located on the opposite side of the first surface 11.
  • the insulating base 14 has a first region 31 on the first surface 11 on which the electronic component 63 is mounted.
  • an outer frame A31 of the first region 31 is indicated by a dashed line.
  • the first region 31 may mean a region that overlaps with the electronic component 63 in plan view. Planar view means looking through from a direction perpendicular to the first surface 11.
  • the insulating base 14 may be plate-shaped.
  • the insulating substrate 14 may be made of, for example, a ceramic such as an aluminum oxide sintered body (for example, alumina ceramics), an aluminum nitride sintered body, a silicon nitride sintered body, a mullite sintered body, or a glass ceramic sintered body. Can be done.
  • a ceramic such as an aluminum oxide sintered body (for example, alumina ceramics), an aluminum nitride sintered body, a silicon nitride sintered body, a mullite sintered body, or a glass ceramic sintered body.
  • a ceramic such as an aluminum oxide sintered body (for example, alumina ceramics), an aluminum nitride sintered body, a silicon nitride sintered body, a mullite sintered body, or a glass ceramic sintered body.
  • raw material powder such as aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), magnesium oxide (MgO), calcium oxide (CaO), etc.
  • a ceramic green sheet is produced by forming this slurry into a sheet shape using a conventionally well-known doctor blade method, calender roll method, or the like. Next, this ceramic green sheet is subjected to an appropriate punching process, a plurality of ceramic green sheets are laminated to form a green body, and this green body is fired at a high temperature (for example, about 1600°C) to form an insulating base 14. is produced.
  • a high temperature for example, about 1600°C
  • the circuit board 10 further includes a first electrode 21 located on the first surface 11.
  • the circuit board 10 may have a plurality of first electrodes 21, and the plurality of first electrodes 21 may be arranged along the edge of the first region 31 over the entire circumference of the first region 31.
  • the first electrode 21 may be electrically connected to a terminal of the electronic component 63 via a conductive wire such as a bonding wire.
  • the terminals of the electronic component 63 may be located on the top surface of the electronic component 63.
  • the circuit board 10 further includes a second electrode 22 located on the second surface 12.
  • the circuit board 10 has a plurality of second electrodes 22, and the plurality of second electrodes 22 may be arranged along the edge of the first region 31 over the entire circumference of the first region 31 in a plan view.
  • the second electrode 22 may be an electrode connected to an external component (for example, a connector component).
  • a pin terminal 65 connected to an external component may be bonded to the second electrode 22 .
  • the first electrode 21 and the second electrode 22 may be thin film conductors.
  • the first electrode 21 and the second electrode 22 can be miniaturized, and the density of the first electrode 21 and the second electrode 22 can be increased. Therefore, even if a large number of first electrodes 21 and a large number of second electrodes 22 are required, the area of the region where the first electrodes 21 and second electrodes 22 are located can be reduced. Therefore, the area of the circuit board 10 can be reduced.
  • only one of the first electrode 21 and the second electrode 22 may be a thin film conductor.
  • the first electrode 21 and the second electrode 22, which are thin film conductors, may be manufactured by the following method.
  • a resin film is formed on the first surface 11 and the second surface 12 of the insulating substrate 14.
  • the resin film is made of, for example, polyimide resin, polyamideimide resin, siloxane-modified polyamideimide resin, siloxane-modified polyimide resin, polyphenylene sulfide resin, wholly aromatic polyester resin, BCB (benzocyclobutene) resin, epoxy resin, bismaleimide triazine resin, polyphenylene. It is made of a material appropriately selected from insulating resins such as ether resin, polyquinoline resin, and fluororesin.
  • a resin adhesive such as siloxane-modified polyamide-imide resin, siloxane-modified polyimide resin, polyimide resin, bismaleimide triazine resin, or epoxy resin is applied to the bottom surface of a sheet of about 20 ⁇ m to 50 ⁇ m made of the above resin to a dry thickness of about 5 ⁇ m to 20 ⁇ m.
  • An adhesive layer is formed by coating and drying using a coating method such as a blade method, and this is superimposed on the first surface 11 and second surface 12 of the insulating substrate 14 and heated and pressed to form an adhesive layer.
  • a resin film can be formed on the first surface 11 and the second surface 12.
  • sputtering is performed from the top and bottom surfaces.
  • An adhesive layer is formed on the exposed surface of the insulating substrate 14 by a method such as a method.
  • the adhesive layer is made of active metals such as titanium, chromium, and molybdenum, or at least one of the active metals, and has a thickness of, for example, 0.1 to 1 ⁇ m.
  • a plating resist for forming a main conductor layer is formed on the front and back surfaces of the insulating substrate 14, and a main conductor layer made of metal materials such as copper, gold, silver, and nickel or at least one of the metal materials is formed by plating.
  • a thickness of 1 to 15 ⁇ m is applied to the required areas on the adhesive layer.
  • a plating resist is formed again to form a protective layer if necessary, and a protective layer of nickel, gold, or the like is formed with a thickness of 1 to 5 ⁇ m using a plating method.
  • the protective layer is made of nickel, gold, etc. as described above, and has the function of suppressing oxidation of the main conductor layer. After that, the resist is peeled off, and the exposed adhesive layer is removed by etching.
  • the first electrode 21 and the second electrode 22 can be formed by the above method.
  • the first electrode 21 and the second electrode 22, which are thin film conductors, may be manufactured, for example, by the following method.
  • a thin film forming method such as sputtering is applied to the entire first surface 11 and second surface 12 of the insulating substrate 14 on which the internal conductor 24 (to be described later) is formed.
  • Form a bonding metal layer such as
  • a main conductor layer of copper or the like having a thickness of about 2 to 10 ⁇ m is formed on the entire surface of this bonding metal layer to form a conductive thin film layer.
  • a barrier layer or the like may be formed between the bonding metal layer and the main conductor layer.
  • the first electrode 21 and the second electrode 22 can be formed by patterning the conductive thin film layer using photolithography.
  • a thin film conductor may mean a conductor having a thickness of 50 ⁇ m or less formed by a thin film forming method such as a vapor deposition method, a sputtering method, or an ion plating method.
  • the first electrode 21 and the second electrode 22 are made of one or more metals such as copper (Cu), gold (Au), silver (Ag), chromium (Cr), or titanium (Ti). can be taken as a thing.
  • it may be a conductor having a base metal layer of chromium or titanium and a main conductor layer of copper.
  • the circuit board 10 may further include an internal conductor 24 located inside the insulating base 14 (see FIG. 6A).
  • the internal conductor 24 may be a conductor that electrically connects the first electrode 21 and the second electrode 22.
  • the internal conductor 24 may be a conductor that connects either the first electrode 21, the second electrode 22, or both to the ground potential.
  • the insulating base 14 has a multilayer structure including a plurality of insulating layers, and the internal conductor 24 includes an interlayer via conductor 24a extending from one surface to the other surface of an arbitrary insulating layer of the insulating base 14, and a pair of adjacent insulating layers. It may also include a film-like conductor 24b located between the insulating layers. Then, the internal conductor 24 may be configured by connecting the interlayer via conductor 24a and the film-like conductor 24b.
  • the internal conductor 24 may be a metal powder metallization whose main component is, for example, tungsten (W), molybdenum (Mo), manganese (Mn), silver (Ag), or copper (Cu).
  • W tungsten
  • Mo molybdenum
  • Mn manganese
  • Ag silver
  • Cu copper
  • the insulating substrate 14 is made of an aluminum oxide sintered body, a metallized paste obtained by adding and mixing an appropriate organic binder, solvent, etc. to high-melting point metal powder such as W, Mo, or Mn is used as the insulating substrate.
  • the ceramic green sheet for the insulating base 14 is coated in advance in a predetermined pattern by a screen printing method, and is fired at the same time as the ceramic green sheet for the insulating base 14, thereby being adhered to a predetermined position on the insulating base 14.
  • the film-like conductor 24b can be formed by, for example, applying a metallization paste for the film-like conductor 24b to a ceramic green sheet for the insulating base 14 by printing means such as a screen printing method, and firing the same with the ceramic green sheet for the insulating base 14.
  • the interlayer via conductor 24a is formed by forming a through hole in the ceramic green sheet for the insulating substrate 14 by a processing method such as die processing or punching or laser processing. It is formed by filling the metallizing paste with the printing means described above and firing it together with the ceramic green sheet for the insulating substrate 14.
  • the metallization paste is prepared by adding an appropriate solvent and binder to the metal powder described above and kneading the mixture to adjust the viscosity to an appropriate level. Note that in order to increase the bonding strength with the insulating base 14, glass powder or ceramic powder may be included.
  • ⁇ Details of the first electrode 21 and the second electrode 22> 2A to 2C are a plan view, a back view, and a perspective plan view showing the circuit board of Embodiment 1, respectively.
  • 3A and 3B show details of the electrode portion of the circuit board, with FIG. 3A being an enlarged view of the first electrode, and FIG. 3B being an enlarged view of the second electrode.
  • the first surface 11 of the insulating base 14 includes, in addition to the first region 31 described above, a second region 32 located outside the first region 31 and spaced apart from the first region 31; 31 and a third region 33 located between the second region 32.
  • the outer frame A31 of the first region 31 and the inner frame A32 of the second region 32 are shown by dashed lines.
  • the third area 33 means an area between the above-mentioned outer frame A31 and inner frame A32.
  • the first electrode 21 may be located in the second region 32. Since there is a gap between the second area 32 and the first area 31, a gap is provided between the electronic component 63 and the first electrode 21, and a gap is provided between the terminal of the electronic component 63 (see FIG. 1A) and the first electrode 21. Wiring connection to the electrode 21 becomes easier.
  • the second electrode 22 may be located inside the second region 32 in plan view (see FIG. 2C). That is, the second electrode 22 may be located in the first region 31 or the third region 33 in plan view. Since the second electrode 22 is located inside the second region 32, the second electrode 22 does not expand, and the area of the circuit board 10 (the area when viewed from above) can be reduced.
  • first electrode 21 and the second electrode 22 are located in an area divided into an inner area and an outer area in a plan view, an internal conductor 24 (see FIG. 6A) are dispersed in the second region 32 and the region inside the second region 32 in plan view. Therefore, the flatness of the first surface 11 and the second surface 12 of the circuit board 10 can be improved compared to a configuration in which the internal conductor 24 is concentrated in the second region 32, the first region 31, or the third region 33.
  • the reason why the flatness is improved is as follows. If a substrate is fabricated with a plurality of interlayer via conductors 24a (see FIG. 6A) formed by metallization in some areas of the ceramic, the high temperature during firing will occur due to the difference in thermal shrinkage between the ceramic and the conductor. When the temperature returns to normal temperature, a difference in the amount of shrinkage occurs between a region having no interlayer via conductor 24a and a region where a plurality of interlayer via conductors 24a are concentrated. The flatness of the substrate deteriorates due to the difference in the amount of shrinkage. Therefore, by distributing the plurality of interlayer via conductors 24a, the flatness of the substrate is improved.
  • all of the plurality of first electrodes 21 and the plurality of second electrodes 22 may be arranged as described above. With this configuration, the flatness of the first surface 11 and the second surface 12 can be further improved. Further, most of the plurality of first electrodes 21 and most of the plurality of second electrodes 22 may be arranged as described above, and this configuration improves the flatness of the first surface 11 and the second surface 12. The effect is produced. The majority can be 80% or more, 90% or more, or 95% or more, and the larger the value, the more the above effect is achieved.
  • Each first electrode 21 includes a pad portion 21a for wiring connection such as wire bonding, a contact portion 21b connected to the interlayer via conductor 24a, and a lead portion 21c connecting the pad portion 21a and the contact portion 21b. It may have. Note that the lead portion 21c may be omitted and the contact portion 21b may be included in a part of the pad portion 21a.
  • the pad portion 21a may be located closer to the edge of the first surface 11 than the contact portion 21b, and the contact portion 21b may be located closer to the center of the first surface 11 than the pad portion 21a.
  • the portion C2 in FIG. 2B may have a plurality of second electrodes 22 as shown in FIG. 3B.
  • the plurality of second electrodes 22 may be arranged in a plurality of rows and a plurality of columns.
  • Each second electrode 22 may have a pad shape, as shown in FIG. 2B, and a part of the pad shape may be connected to an interlayer via conductor 24a (see FIG. 6A).
  • each second electrode 22 may include a pad portion, a contact portion connected to the interlayer via conductor 24a, and a lead portion connecting the pad portion and the contact portion. It's okay.
  • FIGS. 5A to 5C, and FIGS. 6A to 6B are diagrams illustrating the wiring structure of the circuit board of the first embodiment.
  • 4A is a side view of the circuit board
  • FIG. 4B is a plan view taken along line AA in FIG. 4A
  • FIG. 4C is a sectional view taken along line BB in FIG. 4A.
  • 5A is a sectional view taken along line CC in FIG. 4A
  • FIG. 5B is a sectional view taken along line DD in FIG. 4A
  • FIG. 5C is a plan view taken along line EE in FIG. 4A.
  • 6A is a cross-sectional view of a portion C3 of FIG.
  • FIG. 6B is a cross-sectional view taken along line FF of FIG. 6A.
  • the direction from the second surface 12 to the first surface 11 will be referred to as the height direction, and the direction along the first surface 11 will be referred to as the planar direction.
  • the internal conductor 24 includes an interlayer via conductor 24a-1 connected to the first electrode 21, an interlayer via conductor 24a-2 connected to the second electrode 22, and an interlayer via conductor 24a-2 connected to the second electrode 22. It may also include a film-like conductor 24b interposed between the interlayer via conductors 24a-1 and 24a-2.
  • the internal conductor 24 configured as described above has a one-step staircase shape when viewed from the side.
  • the plurality of internal conductors 24 may include an internal conductor 24 having a multi-step staircase shape when viewed from the side. That is, the internal conductor 24 includes three or more interlayer via conductors 24a located in different height ranges and a plurality of film-like conductors 24b interposed between each pair of interlayer via conductors 24a adjacent in the height direction. It may also have.
  • the internal conductor 24 has a multi-step staircase shape when viewed from the side.
  • the plurality of internal conductors 24 include an internal conductor 24 that is connected to the second electrode 22 but not connected to the first electrode 21 (in FIG. 6A, an interlayer via conductor 24a- 3).
  • the internal conductor 24 may be connected to an unillustrated ground conductor (for example, a solid conductor, etc.) included in the circuit board 10.
  • the plurality of internal conductors 24 may include an internal conductor 24 that is connected to the first electrode 21 but not connected to the second electrode 22.
  • the internal conductor 24 may be connected to the aforementioned ground conductor.
  • the position of the internal conductor 24 in the step-like shape in the horizontal direction differs depending on the height. Therefore, when the number of interlayer via conductors 24a is counted at the height of each cross-sectional line in FIG. 4A, the number of interlayer via conductors 24a in each region differs depending on the height.
  • FIGS. 4B, 4C, and 5A to 5C schematically represent the number of interlayer via conductors 24a of the internal conductor 24. That is, FIGS. 4B, 4C, and 5A to 5C show that interlayer via conductors 24a, the number of which is approximately proportional to the area of the plurality of blocks 41, are located in a region where the plurality of blocks 41 are connected in a frame shape. ing. Similarly, FIGS. 4B, 4C, and 5A to 5C show that interlayer via conductors 24a, the number of which is approximately proportional to the area of the plurality of blocks 42, are located in a region where the plurality of blocks 42 are connected in a frame shape. It shows.
  • the number of interlayer via conductors 24a that overlap with the second region 32 increases as the number approaches the second surface 12. May be decreased. Furthermore, the number of interlayer via conductors 24a overlapping with the first region 31 or the third region 33 may increase as it approaches the second surface 12 in plan view. In this configuration, the distribution of interlayer via conductors 24a changes stepwise in the height direction. Therefore, interlayer via conductors 24a can be further dispersed, and deterioration of the flatness of the substrate surface due to concentration of interlayer via conductors 24a can be further reduced. Therefore, the flatness of the first surface 11 and the second surface 12 of the circuit board 10 can be further improved.
  • the electronic component 63 is mounted on the first surface 11 of the circuit board 10, and the electronic component 63 and the first electrode 21 are connected by wiring (for example, wire bonding, etc.). By doing so, the signal line of the electronic component 63 can be arranged on the second surface 12 side of the circuit board 10. Further, according to the circuit board 10 of the first embodiment, as described above, the area of the circuit board 10 (specifically, the area when viewed from above) can be reduced, and the first surface 11 and the second surface 12 can be reduced. The flatness of the surface can be improved. The improved flatness can improve the reliability of the connection of the electronic component 63 on the first surface 11, and further improve the reliability of the connection with an external component (for example, a connector component) via the second electrode 22.
  • an external component for example, a connector component
  • (Embodiment 2) 7A to 7C are a plan view, a back view, and a perspective plan view, respectively, showing a circuit board according to Embodiment 2 of the present disclosure.
  • the circuit board 10A of the second embodiment may be the same as the first embodiment except that the second electrode 22A is located in a range overlapping with the central portion of the first region 31 in plan view.
  • the second electrode 22 is schematically shown, and a large number of fine second electrodes 22A may be located at the portion indicated as the second electrode 22A in the figures.
  • the second electrode 22A may be electrically connected to the first electrode 21 via the internal conductor 24, and some of the plurality of second electrodes 22A are not electrically connected to the first electrode 21. may contain electrodes that are not present.
  • the circuit board 10A of the second embodiment also provides the same effects as the circuit board 10 of the first embodiment. Further, according to the circuit board 10A of the second embodiment, since the plurality of second electrodes 22, 22A connected to external components (for example, connector components) are located in a wide area, the plurality of second electrodes 22, 22A The individual dimensions of can be increased. Therefore, the reliability of connection with external components can be improved.
  • external components for example, connector components
  • the interlayer via conductor 24a of the internal conductor 24 is also located in a range that overlaps with the center portion of the first region 31 in plan view. Therefore, in addition to the peripheral part of the first region 31 and the second region 32, the difference in the distribution of the interlayer via conductors 24a can be reduced also in the central part of the first region 31. Therefore, the stress caused by the difference in thermal expansion coefficient between the insulating base 14 and the internal conductor 24 can be made uniform, and the flatness of the first surface 11 and the second surface 12 of the circuit board 10A can be further improved. Therefore, it is possible to improve the reliability of mounting the electronic component 63 and the reliability of connection with an external component (for example, a connector component) via the second electrodes 22, 22A.
  • an external component for example, a connector component
  • (Embodiment 3) 8A to 8C are a plan view, a back view, and a perspective plan view, respectively, showing a circuit board according to Embodiment 3 of the present disclosure.
  • the circuit board 10B of the third embodiment may be the same as the circuit boards 10 and 10A of the first and second embodiments, except that the position of the second electrode 22 in plan view is different.
  • the plurality of second electrodes 22 of Embodiment 3 may be located in the third region 33 in plan view. This configuration also provides the same effects as the circuit board 10 of the first embodiment. Furthermore, since the second electrode 22 is located in the second region 32 that does not overlap with the mounted electronic component 63, it is possible to reduce the influence of stress applied to the second electrode 22 on the mounting portion of the electronic component 63. Therefore, the reliability of mounting the electronic component 63 can be further improved.
  • FIGS. 11A to 11C are diagrams for explaining the wiring structure of the circuit board according to the fourth embodiment, in which FIG. 10A is a plan view of the first surface, FIG. 10B is a diagram of the first cross section, and FIG. 10C 11A is a diagram of the second cross section, FIG. 11A is a diagram of the third cross section, FIG. 11B is a diagram of the fourth cross section, and FIG. 11C is a plan view of the second surface.
  • the first to fourth cross sections respectively show the cross sections of each layer when the circuit board 10C is divided into five equal parts in the height direction. From the first surface 11 to the second surface 12, they are arranged in the order of the first sectional view to the fourth sectional view.
  • Blocks 41 and 42 shown in FIGS. 10A to 10C and 11A to 11C represent the distribution of interlayer via conductors 24a similarly to blocks 41 and 42 shown in FIGS. 4B, 4C, and 5A to 5C.
  • the circuit board 10C of the fourth embodiment may be the same as the circuit boards 10 and 10B of the first and third embodiments, except that it includes a plurality of via conductors 25.
  • the circuit board 10C of the fourth embodiment may have a plurality of via conductors 25 overlapping the first region 31 in plan view, as shown in FIGS. 9A to 9C.
  • a configuration is obtained in which the interlayer via conductors 24a or the via conductors 25 are distributed in the first region 31, the second region 32, and the third region 33. Therefore, the stress caused by the difference in coefficient of thermal expansion between the insulating base 14, the internal conductor 24, and the via conductor 25 can be made uniform in the first region 31 to the third region 33. Therefore, the flatness of the first surface 11 and second surface 12 of the circuit board 10C can be further improved. Therefore, it is possible to improve the reliability of mounting the electronic component 63 and the reliability of connection with an external component (for example, a connector component) via the second electrode 22.
  • an external component for example, a connector component
  • the via conductor 25 may be connected to a ground conductor (that is, ground potential) or may be insulated from the first electrode 21. That is, the via conductor 25 may be connected to a ground conductor and insulated from the first electrode 21.
  • the via conductor 25 may be a dummy pattern that does not transmit a signal.
  • the via conductor 25 may be exposed on at least one of the first surface 11 and the second surface 12. With this configuration, removal of the binder during firing of the insulating base 14 can be promoted.
  • the via conductor 25 may be configured not to be exposed to the second surface 12.
  • the via conductor 25 may extend from the first surface 11 to just before the second surface 12. By not exposing the via conductor 25 to the second surface 12, it is possible to reduce the possibility that an unexpected electrical connection will occur, such as a part of an external component (for example, a connector component) coming into contact with the via conductor 25.
  • the via conductor 25 may have a configuration in which it is not exposed to the first surface 11 or a configuration in which it is exposed to the second surface 12.
  • the via conductors 25 are preferably distributed uniformly in the first region 31. Uniform distribution is not limited to strictly uniform distribution, but is defined as the distribution density when comparing the distribution densities of the via conductors 25 by extracting multiple regions of arbitrary size that include multiple via conductors 25. This includes cases where the difference is within ⁇ 10%. With the configuration in which the via conductors 25 are uniformly distributed, the flatness of the first surface 11 and the second surface 12 of the circuit board 10C can be further improved.
  • FIG. 12 is a longitudinal cross-sectional view showing a semiconductor device and an electronic module according to an embodiment of the present disclosure.
  • a semiconductor device 60A according to an embodiment of the present disclosure includes a circuit board 10, an electronic component 63 mounted on the circuit board 10, and a connector component 51 to which the circuit board 10 can be attached. Connector component 51 may also be called a socket.
  • the circuit board 10 may be configured to be detachable from the connector component 51.
  • the semiconductor device 60A may further include a lid 67 that seals the electronic component 63.
  • the circuit board 10 may be replaced by the circuit boards 10A to 10C of the second to fourth embodiments.
  • a pin terminal 65 is joined to each of the plurality of second electrodes 22, and the pin terminal 65 is inserted into the recess of the connector component 51 and comes into contact with the connection terminal of the connector component 51, thereby creating a circuit.
  • a structure is applied in which the board 10 and the connector component 51 are electrically connected.
  • the connection mode between the connector component 51 and the circuit board 10 is not limited to the above example, and various connection modes may be applied.
  • a structure is applied in which the connector component 51 has a plurality of pin terminals, and the pin terminal contacts the second electrode 22 of the circuit board 10, thereby electrically connecting the connector component 51 and the circuit board 10. may be done.
  • the electronic module 100 includes a module substrate 110 and a semiconductor device 60A mounted on the module substrate 110.
  • a semiconductor device 60A mounted on the module substrate 110.
  • other electronic components, electrical components, etc. may be mounted on the module substrate 110.
  • the connector component 51 is mounted on the module board 110, and the circuit board 10 is attached to the connector component 51.
  • the connector component 51 has a large number of terminals, and the large number of terminals and the wiring conductor of the module board 110 may be bonded via a conductive bonding material such as solder.
  • the semiconductor device 60A may not include the connector component 51, and the circuit board 10 may be directly mounted on the module board 110.
  • the semiconductor device 60A of this embodiment it is possible to reduce the mounting area by using the circuit board 10 whose area is reduced. Furthermore, by improving the flatness of the first surface 11 and the second surface 12 of the circuit board 10, the reliability of the connection of the electronic component 63 and the reliability of the connection of the circuit board 10 can be improved.
  • the electronic module 100 of this embodiment since the area of the mounting area of the semiconductor device 60A is reduced, the entire module can be made more compact. Furthermore, since the reliability of the connection between the electronic component 63 and the circuit board 10 is improved, the reliability of the electronic module 100 is improved.
  • circuit board, semiconductor device, and electronic module of the present disclosure are not limited to the above embodiments. Details shown in the embodiments can be changed as appropriate without departing from the spirit of the invention.
  • the circuit board is an insulating base having a first surface and a second surface located on the opposite side of the first surface; a first area located on the first surface and in which electronic components are mounted; a second region located outside the first region on the first surface and spaced apart from the first region; a third region located between the first region and the second region on the first surface; a first electrode located in the second region and electrically connected to the electronic component; a second electrode located on the second surface and electrically connected to an external component; Equipped with The second electrode is located inside the second region in plan view.
  • the circuit board of (1) or (2) above is Further comprising a plurality of interlayer via conductors located from the first surface to the second surface and electrically connecting the first electrode and the second electrode, Among the plurality of interlayer via conductors, the number of interlayer via conductors that overlap with the second region in plan view decreases as it approaches the second surface, Among the plurality of interlayer via conductors, the number of interlayer via conductors that overlap with the first region or the third region in plan view increases as the distance between the interlayer via conductors approaches the second surface.
  • the circuit board in (2) above is Further comprising a plurality of interlayer via conductors located from the first surface to the second surface and electrically connecting the first electrode and the second electrode, Among the plurality of interlayer via conductors, the number of interlayer via conductors that overlap with the second region in plan view decreases as it approaches the second surface, Among the plurality of interlayer via conductors, the number of interlayer via conductors that overlap with the third region in plan view increases as the distance to the second surface approaches.
  • the circuit boards of (1) to (4) above are: having a plurality of via conductors overlapping the first region in plan view, Each of the plurality of via conductors is at least either connected to a ground conductor or insulated from the first electrode.
  • circuit boards of (1) to (5) above are: At least one of the first electrode and the second electrode is a thin film conductor.
  • the semiconductor device is Any one of the circuit boards (1) to (6); a semiconductor integrated circuit mounted in the first area; Equipped with.
  • the semiconductor device of (7) above is The device further includes a connector component to which the circuit board can be attached.
  • the electronic module is (7) or (8) semiconductor device; a module substrate on which the semiconductor device is mounted; Equipped with.
  • the present disclosure can be used for circuit boards, semiconductor devices, and electronic modules.

Abstract

回路基板は、第１面と第１面の反対側に位置する第２面とを有する絶縁基体と、第１面に位置しかつ電子部品が搭載される第１領域と、第１面における第１領域よりも外側に位置しかつ第１領域と間隔を開けて位置する第２領域と、第１面における第１領域と第２領域との間に位置する第３領域と、第２領域に位置しかつ電子部品に電気的に接続される第１電極と、第２面に位置しかつ外部の部品に電気的に接続される第２電極とを備え、平面視において第２電極が第２領域よりも内側に位置する。

Description

回路基板、半導体装置及び電子モジュール
　本開示は、回路基板、半導体装置及び電子モジュールに関する。
　特開２００１－１５９３０号公報には、第１の基板面に位置する電極と、第２の基板面に位置する電極と、第１の基板面の電極と第２の基板面と電極とを電気的に接続する内部導体とを有する回路基板が示されている。
　本開示に係る回路基板は、
　第１面と前記第１面の反対側に位置する第２面とを有する絶縁基体と、
　前記第１面に位置しかつ電子部品が搭載される第１領域と、
　前記第１面における前記第１領域よりも外側に位置しかつ前記第１領域と間隔を開けて位置する第２領域と、
　前記第１面における前記第１領域と前記第２領域との間に位置する第３領域と、
　前記第２領域に位置しかつ前記電子部品に電気的に接続される第１電極と、
　前記第２面に位置しかつ外部の部品に電気的に接続される第２電極と、
　を備え、
　平面視において前記第２電極が前記第２領域よりも内側に位置する。
　本開示に係る半導体装置は、
　上記の回路基板と、
　前記第１領域に搭載された半導体集積回路と、
　を備える。
　本開示に係る電子モジュールは、
　上記の半導体装置と、
　前記半導体装置が搭載されたモジュール用基板と、
　を備える。
本開示の実施形態１の回路基板及び半導体装置を示す平面図である。 本開示の実施形態１の回路基板及び半導体装置を示す側面図である。 本開示の実施形態１の回路基板及び半導体装置を示す裏面図である。 実施形態１の回路基板を示す平面図である。 実施形態１の回路基板を示す裏面図である。 実施形態１の回路基板を示す平面透視図である。 回路基板の電極部分の詳細を示すもので第１電極の拡大図である。 回路基板の電極部分の詳細を示すもので第２電極の拡大図である。 実施形態１の回路基板の側面図である。 図４ＡのＡ－Ａ線における平面図である。 図４ＡのＢ－Ｂ線における断面図である。 図４ＡのＣ－Ｃ線における断面図である。 図４ＡのＤ－Ｄ線における断面図である。 図４ＡのＥ－Ｅ線における平面図である。 図４Ｂの一部分Ｃ３を側方から透視した断面図である。 図６ＡのＦ－Ｆ線における断面図である。 本開示の実施形態２の回路基板を示す平面図である。 本開示の実施形態２の回路基板を示す裏面図である。 本開示の実施形態２の回路基板を示す平面透視図である。 本開示の実施形態３の回路基板を示す平面図である。 本開示の実施形態３の回路基板を示す裏面図である。 本開示の実施形態３の回路基板を示す平面透視図である。 本開示の実施形態４の回路基板を示す平面図である。 本開示の実施形態４の回路基板を示す裏面図である。 本開示の実施形態４の回路基板を示す平面透視図である。 実施形態４の回路基板の第１面の平面図である。 実施形態４の回路基板の第１断面図である。 実施形態４の回路基板の第２断面図である。 実施形態４の回路基板の第３断面図である。 実施形態４の回路基板の第４断面図である。 実施形態４の回路基板の第２面の平面図である。 本開示の実施形態に係る半導体装置及び電子モジュールを示す縦断面図である。
　以下、本開示の各実施形態について図面を参照して詳細に説明する。
　（実施形態１）
　図１Ａ～図１Ｃはそれぞれ、本開示の実施形態１の回路基板及び半導体装置を示す平面図、側面図及び裏面図である。
　本開示の実施形態に係る半導体装置６０は、回路基板１０と、回路基板１０に搭載された電子部品６３とを備える。
　電子部品６３は、半導体集積回路であってもよい。電子部品６３は、平面視において対角線の長さが１インチ以上、４インチ以上、或いは、８インチ以上の大型の半導体集積回路であってもよい。
　本開示の実施形態１に係る回路基板１０は、第１面１１と当該第１面１１の反対側に位置する第２面１２とを有する絶縁基体１４を備える。絶縁基体１４は、電子部品６３を搭載する第１領域３１を第１面１１に有する。図１Ａにおいて、第１領域３１の外枠Ａ３１を一点鎖線で示す。第１領域３１は、平面視において電子部品６３と重なる領域を意味してもよい。平面視とは、第１面１１に垂直な方向から透視することを意味する。絶縁基体１４は、板状であってもよい。
　絶縁基体１４は、例えば、酸化アルミニウム質焼結体（例えばアルミナセラミックス）、窒化アルミニウム質焼結体、窒化珪素質焼結体、ムライト質焼結体またはガラスセラミックス焼結体等のセラミックスを用いることができる。絶縁基体１４は、例えば酸化アルミニウム質焼結体である場合であれば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化珪素（ＳｉＯ２）、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）等の原料粉末に適当な有機バインダーおよび溶剤等を添加混合して泥漿物を作製する。この泥漿物を、従来周知のドクターブレード法またはカレンダーロール法等を採用してシート状に成形することによってセラミックグリーンシートを作製する。次に、このセラミックグリーンシートに適当な打ち抜き加工を施すとともに、セラミックグリーンシートを複数枚積層して生成形体を形成し、この生成形体を高温（例えば約１６００℃）で焼成することによって絶縁基体１４が製作される。
　回路基板１０は、さらに、第１面１１に位置する第１電極２１を有する。回路基板１０は、複数の第１電極２１を有し、複数の第１電極２１が第１領域３１の縁に沿って第１領域３１の全周にわたって並んでいてもよい。第１電極２１は、例えばボンディングワイヤーなどの導線を介して電子部品６３の端子と電気的に接続されていてもよい。電子部品６３の端子は、電子部品６３の上面に位置してもよい。
　回路基板１０は、さらに、第２面１２に位置する第２電極２２を有する。回路基板１０は、複数の第２電極２２を有し、平面視において、複数の第２電極２２が第１領域３１の縁に沿って第１領域３１の全周にわたって並んでいてもよい。第２電極２２は、外部の部品（例えばコネクタ部品）に接続される電極であってもよい。第２電極２２には、外部の部品に接続されるピン端子６５が接合されていてもよい。
　第１電極２１及び第２電極２２は、薄膜導体であってもよい。薄膜導体であることで、第１電極２１及び第２電極２２の微細化が図れ、第１電極２１及び第２電極２２の密度を高くすることができる。したがって、多数の第１電極２１及び多数の第２電極２２を要する場合でも、第１電極２１及び第２電極２２が位置する領域の面積を小さくできる。よって、回路基板１０の面積の削減を図ることができる。なお、第１電極２１及び第２電極２２の一方のみが、薄膜導体であってもよい。
　薄膜導体である第１電極２１及び第２電極２２は、次のような方法で製造されてもよい。まず、絶縁基体１４の第１面１１及び第２面１２に樹脂膜を形成する。樹脂膜は、例えばポリイミド樹脂、ポリアミドイミド樹脂、シロキサン変性ポリアミドイミド樹脂、シロキサン変性ポリイミド樹脂、ポリフェニレンサルファイド樹脂、全芳香族ポリエステル樹脂、ＢＣＢ（ベンゾシクロブテン）樹脂、エポキシ樹脂、ビスマレイミドトリアジン樹脂、ポリフェニレンエーテル樹脂、ポリキノリン樹脂およびフッ素樹脂等の絶縁樹脂から適宜選択された材料からなるものである。上記樹脂からなる２０μｍ～５０μｍ程度のシートの下面に、シロキサン変性ポリアミドイミド樹脂、シロキサン変性ポリイミド樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂またはエポキシ樹脂等の樹脂接着剤を乾燥厚みで５μｍ～２０μｍ程度にドクターブレード法等の塗布法にて塗布して乾燥させることで接着剤層を形成し、これを絶縁基体１４の第１面１１及び第２面１２に重ねて加熱プレスすることで絶縁基体１４の第１面１１上及び第２面１２上に樹脂膜を形成できる。
　次にＲＩＥ（リアクティブ　イオン　エッチング）法やレーザー法もしくはこれらを組み合わせる等で、樹脂膜の第１電極２１及び第２電極２２に対応する部分に樹脂貫通孔を形成後、上面からおよび下面からスパッタリング法等の方法で密着層を絶縁基体１４の露出面に形成する。密着層はチタン、クロムおよびモリブデン等の活性金属又は当該活性金属の少なくとも１種を例えば０．１～１μｍの厚みで形成する。
　その後、絶縁基体１４の表裏に主導体層を形成するためのめっきレジストを形成し、めっき法で銅、金、銀およびニッケル等の金属材料又は当該金属材料の少なくとも１種からなる主導体層を密着層上の必要部分に１～１５μｍ被着させる。めっきレジストを剥離した後に必要に応じ再度保護層を形成するためのめっきレジストを形成し、めっき法でニッケルや金等の保護層を１～５μｍ形成する。保護層は、上記のようにニッケルおよび金等からなり、主導体層の酸化等を抑制する機能を有する。その後レジストを剥離してから、露出している密着層をエッチングで除去する。以上の方法で第１電極２１及び第２電極２２を形成することができる。
　あるいは、薄膜導体である第１電極２１及び第２電極２２は、例えば次のような方法で製造してもよい。まず、後述の内部導体２４が形成された絶縁基体１４の第１面１１及び第２面１２の全体に、例えばスパッタ法等の薄膜形成法を用いて、０．１～３μｍ程度のチタンやクロム等の接合金属層を形成する。次に、この接合金属層の全面に２～１０μｍ程度の銅等の主導体層を形成して、導電性薄膜層を形成する。必要に応じて接合金属層と主導体層との間にバリア層等を形成してもよい。そして、フォトリソグラフィーにより導電性薄膜層をパターン加工することで第１電極２１及び第２電極２２を形成することができる。
　薄膜導体とは、蒸着法、スパッタリング法、イオンプレーティング法等の薄膜形成法によって形成される５０μｍ以下の厚みを有する導体を意味してもよい。第１電極２１及び第２電極２２は、例えば銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、クロム（Ｃｒ）またはチタン（Ｔｉ）等の金属材料の一種類または複数種類の金属からなるものとすることができる。例えば、クロム、チタンを下地金属層として銅を主導体層とする導体であってもよい。
　回路基板１０は、さらに、絶縁基体１４の内部に位置する内部導体２４を有してもよい（図６Ａを参照）。内部導体２４には、第１電極２１と第２電極２２とを電気的に接続する導体であってもよい。内部導体２４は、第１電極２１のいずれか、第２電極２２のいずれか、又は、これら両方を接地電位に接続する導体であってもよい。絶縁基体１４は複数の絶縁層を含んだ多層構造を有し、内部導体２４は絶縁基体１４の任意な絶縁層の一方の面からもう一方の面にわたって延びる層間ビア導体２４ａと、隣接する一対の絶縁層間に位置する膜状導体２４ｂとを含んでもよい。そして、層間ビア導体２４ａと膜状導体２４ｂとが繋がって内部導体２４が構成されてもよい。
　内部導体２４は、例えばタングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）または銅（Ｃｕ）等を主成分とする金属粉末メタライズであってもよい。例えば、絶縁基体１４が酸化アルミニウム質焼結体から成る場合であれば、Ｗ、ＭｏまたはＭｎ等の高融点金属粉末に適当な有機バインダーおよび溶媒等を添加混合して得たメタライズペーストを、絶縁基体１４用のセラミックグリーンシートに予めスクリーン印刷法によって所定のパターンに印刷塗布して、絶縁基体１４用のセラミックグリーンシートと同時に焼成することによって、絶縁基体１４の所定位置に被着形成される。膜状導体２４ｂは、例えば、絶縁基体１４用のセラミックグリーンシートに膜状導体２４ｂ用のメタライズペーストをスクリーン印刷法等の印刷手段によって印刷塗布し、絶縁基体１４用のセラミックグリーンシートとともに焼成することによって形成される。また、層間ビア導体２４ａは、例えば、絶縁基体１４用のセラミックグリーンシートに金型またはパンチングによる打ち抜き加工またはレーザー加工等の加工方法によって貫通孔を形成し、この貫通孔に層間ビア導体２４ａ用のメタライズペーストを上記印刷手段によって充填しておき、絶縁基体１４用のセラミックグリーンシートとともに焼成することによって形成される。メタライズペーストは、上述の金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、絶縁基体１４との接合強度を高めるために、ガラス粉末、セラミック粉末を含んでいても構わない。
　＜第１電極２１と第２電極２２の詳細＞
　図２Ａ～図２Ｃはそれぞれ、実施形態１の回路基板を示す平面図、裏面図及び平面透視図である。図３Ａ及び図３Ｂは、回路基板の電極部分の詳細を示すもので、図３Ａは第１電極の拡大図、図３Ｂは第２電極の拡大図である。
　絶縁基体１４の第１面１１は、前述した第１領域３１に加え、第１領域３１よりも外側に位置しかつ第１領域３１と間隔を開けて位置する第２領域３２と、第１領域３１と第２領域３２との間に位置する第３領域３３とを有してもよい。図２Ａ及び図２Ｃにおいて、第１領域３１の外枠Ａ３１と第２領域３２の内枠Ａ３２とを一点鎖線で示す。第３領域３３は、上記の外枠Ａ３１と内枠Ａ３２との間の領域を意味する。
　第１電極２１は、第２領域３２に位置してもよい。第２領域３２と第１領域３１との間に間隔があることで、電子部品６３と第１電極２１との間に間隔が設けられ、電子部品６３（図１Ａを参照）の端子と第１電極２１との配線接続が容易になる。
　一方、第２電極２２は、平面視において、第２領域３２よりも内側に位置してもよい（図２Ｃを参照）。すなわち、第２電極２２は、平面視において、第１領域３１又は第３領域３３に位置してもよい。第２電極２２が第２領域３２よりも内側に位置することで、第２電極２２が拡がらず、回路基板１０の面積（平面視したときの面積）の削減を図ることができる。
　さらに、平面視において、第１電極２１と第２電極２２とが内方と外方とに分かれた領域に位置するので、第１電極２１と第２電極２２とを接続する内部導体２４（図６Ａを参照）が、平面視において第２領域３２とその内側の領域とに分散する。したがって、内部導体２４が、第２領域３２、第１領域３１又は第３領域３３に集中する構成と比較して、回路基板１０の第１面１１及び第２面１２の平坦性を向上できる。
　平坦性が向上する理由は、次の通りである。仮に、セラミックの一部の領域にメタライズによる複数の層間ビア導体２４ａ（図６Ａを参照）を有する基板を作製した場合、セラミックと導体との熱収縮率に違いに起因して、焼成時の高温から常温に戻る際、層間ビア導体２４ａを有さない領域と複数の層間ビア導体２４ａが集中した領域とで収縮量の差が生じる。そして、上記の収縮量の差によって、基板の平坦性が劣化する。したがって、複数の層間ビア導体２４ａを分散させることで、基板の平坦性が向上する。
　なお、複数の第１電極２１と複数の第２電極２２とは、全てが上記のように配置されてもよい。当該構成により、第１面１１及び第２面１２の平坦性をより向上できる。また、複数の第１電極２１の大半及び複数の第２電極２２の大半が上記のように配置されてもよく、当該構成により、第１面１１及び第２面１２の平坦性が向上するという効果が奏される。大半とは、８０％以上、９０％以上、９５％以上とすることができ、値が大きくなるほど上記の効果がより奏される。
　図１Ａ～図１Ｃ、図２Ａ～図２Ｃに示した第１電極２１及び第２電極２２は、単純化して示しており、図２Ａの部分Ｃ１は、図３Ａに示すように複数の第１電極２１を含んでいてもよい。個々の第１電極２１は、ワイヤーボンディング等の配線接続が行われるパッド部２１ａと、層間ビア導体２４ａと接続されたコンタクト部２１ｂと、パッド部２１ａとコンタクト部２１ｂとを接続するリード部２１ｃとを有してもよい。なお、リード部２１ｃが省略され、パッド部２１ａの一部にコンタクト部２１ｂが含まれていてもよい。パッド部２１ａはコンタクト部２１ｂよりも第１面１１の縁の近くに位置し、コンタクト部２１ｂはパッド部２１ａよりも第１面１１の中央の近くに位置してもよい。
　図２Ｂの部分Ｃ２は、図３Ｂに示すように複数の第２電極２２を有してもよい。複数の第２電極２２は、複数行複数列に並んでいてもよい。個々の第２電極２２は、図２Ｂに示すように、パッド形状であり、パッド形状の一部の部分が層間ビア導体２４ａ（図６Ａを参照）に接続された構成であってもよい。あるいは、図示を省略するが、個々の第２電極２２は、パッド部と、層間ビア導体２４ａに接続されたコンタクト部と、パッド部とコンタクト部とを接続するリード部と、を有する構成であってもよい。
　＜層間ビア導体２４ａの詳細＞
　図４Ａ～図４Ｃ、図５Ａ～図５Ｃ、図６Ａ～図６Ｂは、実施形態１の回路基板の配線構造を説明する図である。図４Ａは回路基板の側面図、図４Ｂは図４ＡのＡ－Ａ線における平面図、図４Ｃは図４ＡのＢ－Ｂ線における断面図を示す。図５Ａは図４ＡのＣ－Ｃ線における断面図、図５Ｂは図４ＡのＤ－Ｄ線における断面図、図５Ｃは図４ＡのＥ－Ｅ線における平面図を示す。また、図６Ａは図４Ｂの一部分Ｃ３を側方から透視した断面図であり、図６Ｂは図６ＡのＦ－Ｆ線における断面図である。以下では、第２面１２から第１面１１に向かう方向を高さ方向とし、第１面１１に沿った方向を平面方向として説明する。
　図６Ａ及び図６Ｂに示すように、内部導体２４は、第１電極２１に接続された層間ビア導体２４ａ－１と、第２電極２２に接続された層間ビア導体２４ａ－２と、当該２つの層間ビア導体２４ａ－１、２４ａ－２の間に介在する膜状導体２４ｂとを有してもよい。図６Ａに示すように、上記のように構成された内部導体２４は、側方から見て、１ステップの階段形状を有する。
　図示を省略するが、複数の内部導体２４には、側方から見て、複数ステップの階段形状を有する内部導体２４が含まれてもよい。すなわち、当該内部導体２４は、異なる高さ範囲に位置する３つ以上の層間ビア導体２４ａと、高さ方向において隣接する各対の層間ビア導体２４ａの間にそれぞれ介在する複数の膜状導体２４ｂとを有してもよい。当該内部導体２４は、側方から見て複数ステップの階段形状となる。
　さらに、図６Ａ及び図６Ｂに示すように、複数の内部導体２４には、第２電極２２に接続される一方、第１電極２１には接続されない内部導体２４（図６Ａでは層間ビア導体２４ａ－３）を有してもよい。当該内部導体２４は、回路基板１０に含まれる図示しない接地導体（例えばベタ導体等）に接続されていてもよい。また、図示を省略するが、複数の内部導体２４には、第１電極２１に接続される一方、第２電極２２には接続されない内部導体２４が含まれてもよい。当該内部導体２４は、前述の接地導体に接続されていてもよい。
　上記のように階段形状を有する内部導体２４は、水平方向における位置が、高さによって異なる。したがって、図４Ａの各断面線の高さにおいて層間ビア導体２４ａの個数を計数すると、各領域において層間ビア導体２４ａの個数は高さによって異なることとなる。
　図４Ｂ、図４Ｃ、図５Ａ～図５Ｃにおいて破線で示した複数のブロック４１、４２は、内部導体２４の層間ビア導体２４ａの数を模式的に表わす。すなわち、図４Ｂ、図４Ｃ、図５Ａ～図５Ｃは、複数のブロック４１を枠状に結んだ領域に、複数のブロック４１の面積に略比例した数の層間ビア導体２４ａが位置することを表わしている。同様に、図４Ｂ、図４Ｃ、図５Ａ～図５Ｃは、複数のブロック４２を枠状に結んだ領域に、複数のブロック４２の面積に略比例した数の層間ビア導体２４ａが位置することを示している。
　実施形態１の回路基板１０は、図４Ｂ、図４Ｃ、図５Ａ～図５Ｃに示すように、平面視で、第２領域３２と重なる層間ビア導体２４ａの数が、第２面１２に近づくに従って減少してもよい。さらに、平面視で、第１領域３１又は第３領域３３と重なる層間ビア導体２４ａの数が、第２面１２に近づくに従って増加してもよい。当該構成においては、層間ビア導体２４ａの分布が高さ方向において段階的に変化する。よって、層間ビア導体２４ａをより分散させることができ、層間ビア導体２４ａが集中することに起因して基板面の平坦性が劣化してしまうことをより低減できる。したがって、回路基板１０の第１面１１及び第２面１２の平坦性をより向上できる。
　以上のように、実施形態１の回路基板１０によれば、回路基板１０の第１面１１に電子部品６３を搭載し、電子部品６３と第１電極２１とを配線接続（例えばワイヤーボンディング等）することで、電子部品６３の信号線を回路基板１０の第２面１２側に配置できる。さらに、実施形態１の回路基板１０によれば、前述したように、回路基板１０の面積（具体的には平面視したときの面積）を削減でき、かつ、第１面１１及び第２面１２の平坦性を向上できる。平坦性の向上により、第１面１１における電子部品６３の接続の信頼性を向上でき、さらに、第２電極２２を介した外部部品（例えばコネクタ部品）との接続の信頼性を向上できる。
　（実施形態２）
　図７Ａ～図７Ｃはそれぞれ、本開示の実施形態２の回路基板を示す平面図、裏面図及び平面透視図である。実施形態２の回路基板１０Ａは、平面視において第１領域３１の中央部と重なる範囲に第２電極２２Ａが位置する点が異なる他は、実施形態１と同様であってもよい。
　図７Ｂ及び図７Ｃでは、第２電極２２を模式的に表わしており、当該図において第２電極２２Ａと示された部位に、多数の微細な第２電極２２Ａが位置していてもよい。第２電極２２Ａは、内部導体２４を介して第１電極２１と電気的に接続されていてもよいし、複数の第２電極２２Ａの中には、第１電極２１と電気的に接続されていない電極が含まれていてもよい。
　実施形態２の回路基板１０Ａにおいても、実施形態１の回路基板１０と同様の効果が奏される。さらに、実施形態２の回路基板１０Ａによれば、外部の部品（例えばコネクタ部品など）と接続される複数の第２電極２２、２２Ａが広い領域に位置するので、複数の第２電極２２、２２Ａの個々の寸法を大きくすることができる。よって、外部の部品との接続の信頼性を向上できる。
　さらに、実施形態２の回路基板１０Ａにおいては、平面視において第１領域３１の中央部と重なる範囲にも内部導体２４の層間ビア導体２４ａが位置する。したがって、第１領域３１の周辺部と、第２領域３２とに加えて、第１領域３１の中央部においても、層間ビア導体２４ａの分布の差を小さくすることができる。したがって、絶縁基体１４と内部導体２４との熱膨張率の差に起因する応力の均一化を図ることができ、回路基板１０Ａの第１面１１及び第２面１２の平坦性をより向上できる。よって、電子部品６３の実装の信頼性の向上、並びに、第２電極２２、２２Ａを介した外部部品（例えばコネクタ部品）との接続の信頼性を向上できる。
　（実施形態３）
　図８Ａ～図８Ｃはそれぞれ、本開示の実施形態３の回路基板を示す平面図、裏面図及び平面透視図である。実施形態３の回路基板１０Ｂは、平面視における第２電極２２の位置が異なる他は、実施形態１、２の回路基板１０、１０Ａと同様であってもよい。
　実施形態３の複数の第２電極２２は、平面視において第３領域３３に位置してもよい。当該構成においても、実施形態１の回路基板１０と同様の効果が奏される。さらに、実装された電子部品６３と重ならない第２領域３２に、第２電極２２が位置するので、第２電極２２に加わる応力が電子部品６３の実装部に影響を及ぼすことを低減できる。したがって、電子部品６３の実装の信頼性をより向上できる。
　（実施形態４）
　図９Ａ～図９Ｃはそれぞれ、本開示の実施形態４の回路基板を示す平面図、裏面図及び平面透視図である。図１０Ａ～図１０Ｃ及び図１１Ａ～図１１Ｃは、実施形態４の回路基板の配線構造を説明する図であり、図１０Ａは第１面の平面図、図１０Ｂは第１断面の図、図１０Ｃは第２断面の図、図１１Ａは第３断面の図、図１１Ｂは第４断面の図、図１１Ｃは第２面の平面図である。第１断面から第４断面は、回路基板１０Ｃを高さ方向において５等分したときの各層の断面をそれぞれ示す。第１面１１から第２面１２にかけて第１断面図～第４断面図の順で並ぶ。図１０Ａ～図１０Ｃ、図１１Ａ～図１１Ｃに示すブロック４１、４２は、図４Ｂ、図４Ｃ、図５Ａ～図５Ｃに示したブロック４１、４２と同様に層間ビア導体２４ａの分布を表わす。
　実施形態４の回路基板１０Ｃは、複数のビア導体２５を有する点が異なる他は実施形態１、３の回路基板１０、１０Ｂと同様であってもよい。
　実施形態４の回路基板１０Ｃは、図９Ａ～図９Ｃに示すように、平面視において第１領域３１に重なる複数のビア導体２５を有してもよい。当該構成によれば、第１領域３１と第２領域３２と第３領域３３とに、層間ビア導体２４ａ又はビア導体２５が分布した構成が得られる。したがって、絶縁基体１４と内部導体２４及びビア導体２５との熱膨張率の差に起因する応力を、第１領域３１～第３領域３３において均一化できる。したがって、回路基板１０Ｃの第１面１１及び第２面１２の平坦性をより向上できる。よって、電子部品６３の実装の信頼性の向上、並びに、第２電極２２を介した外部部品（例えばコネクタ部品）との接続の信頼性を向上できる。
　ビア導体２５は、接地導体（すなわち接地電位）に接続された構成、または第１電極２１から絶縁された構成の、少なくとも一方であってもよい。すなわち、ビア導体２５は、接地導体に接続されかつ第１電極２１から絶縁された構成であってもよい。ビア導体２５は、信号を伝送しないダミーパターンであってもよい。
　ビア導体２５は、第１面１１又は第２面１２の少なくとも一方に露出していてもよい。当該構成により、絶縁基体１４の焼成時における脱バインダーを促進できる。
　ビア導体２５は、第２面１２に露出しない構成としてもよい。例えば、ビア導体２５は、第１面１１から第２面１２の直前にかけて延在してもよい。ビア導体２５が第２面１２に露出しないことで、ビア導体２５に外部の部品（例えばコネクタ部品）の一部が接触してしまうなど、想定しない電気的な接続が生じる恐れを低減できる。図示は省略するが、ビア導体２５は、第１面１１に露出しない構成としてもよいし、第２面１２に露出する構成としてもよい。
　ビア導体２５は、第１領域３１において均一に分布するとよい。均一に分布とは、厳密に均一な分布に限られず、複数のビア導体２５が含まれる大きさの任意な複数の領域を抽出してビア導体２５の分布密度を比較したときに、分布密度の差が±１０％以内である場合を含むものとする。ビア導体２５が均一に分布する構成により、回路基板１０Ｃの第１面１１及び第２面１２の平坦性をより向上できる。
　（半導体装置及び電子モジュール）
　図１２は、本開示の実施形態に係る半導体装置及び電子モジュールを示す縦断面図である。本開示の実施形態に係る半導体装置６０Ａは、回路基板１０と、回路基板１０に搭載された電子部品６３と、回路基板１０を装着可能なコネクタ部品５１とを備える。コネクタ部品５１は、ソケットと呼んでもよい。回路基板１０はコネクタ部品５１に対して脱着可能な構成であってもよい。半導体装置６０Ａは、電子部品６３を封止する蓋体６７を更に備えてもよい。回路基板１０は、実施形態２から実施形態４の回路基板１０Ａ～１０Ｃに代替されてもよい。
　図１２の例では、複数の第２電極２２それぞれにピン端子６５が接合され、当該ピン端子６５がコネクタ部品５１の凹部に挿入され、かつ、コネクタ部品５１の接続端子に接触することで、回路基板１０とコネクタ部品５１とが電気的に接続される構造が適用されている。なお、コネクタ部品５１と回路基板１０との接続態様は、上記の例に限られず、種々の接続態様が適用されてもよい。例えば、コネクタ部品５１が複数のピン端子を有し、当該ピン端子が回路基板１０の第２電極２２に接触することで、コネクタ部品５１と回路基板１０とが電気的に接続される構造が適用されてもよい。
　本開示の実施形態に係る電子モジュール１００は、モジュール用基板１１０と、モジュール用基板１１０に搭載された半導体装置６０Ａとを備える。モジュール用基板１１０には、半導体装置６０Ａに加えて、他の電子部品及び電気部品等が搭載されてもよい。図１２の例では、コネクタ部品５１がモジュール用基板１１０に実装され、コネクタ部品５１に回路基板１０が装着されている。コネクタ部品５１は多数の端子を有し、当該多数の端子とモジュール用基板１１０の配線導体とが半田等の導電性接合材を介して接合されてもよい。
　なお、半導体装置６０Ａは、コネクタ部品５１を有さず、モジュール用基板１１０に直接に回路基板１０が実装されてもよい。
　本実施形態の半導体装置６０Ａによれば、面積が削減された回路基板１０によって、実装領域の縮小化を図ることができる。さらに、回路基板１０の第１面１１及び第２面１２の平坦性の向上により、電子部品６３の接続の信頼性、並びに、回路基板１０の接続の信頼性を向上できる。
　本実施形態の電子モジュール１００によれば、半導体装置６０Ａの実装領域の面積が削減されることから、モジュール全体のコンパクト化を図ることができる。さらに、電子部品６３及び回路基板１０の接続の信頼性が向上されることから、電子モジュール１００の信頼性が向上される。
　以上、本開示の各実施形態について説明した。しかし、本開示の回路基板、半導体装置並びに電子モジュールは、上記実施形態に限られるものでない。実施形態で示した細部は、発明の趣旨を逸脱しない範囲で適宜変更可能である。
　以下、本開示の一実施形態を示す。一実施形態において、
（１）回路基板は、
　第１面と前記第１面の反対側に位置する第２面とを有する絶縁基体と、
　前記第１面に位置しかつ電子部品が搭載される第１領域と、
　前記第１面における前記第１領域よりも外側に位置しかつ前記第１領域と間隔を開けて位置する第２領域と、
　前記第１面における前記第１領域と前記第２領域との間に位置する第３領域と、
　前記第２領域に位置しかつ前記電子部品に電気的に接続される第１電極と、
　前記第２面に位置しかつ外部の部品に電気的に接続される第２電極と、
　を備え、
　平面視において前記第２電極が前記第２領域よりも内側に位置する。
（２）上記（１）の回路基板は、
　平面視において前記第２電極が前記第３領域に位置する。
（３）上記（１）又は（２）の回路基板は、
　前記第１面から前記第２面にわたって位置しかつ前記第１電極と前記第２電極とを電気的に接続する複数の層間ビア導体を更に備え、
　前記複数の層間ビア導体のうち、平面視で前記第２領域と重なる層間ビア導体の数が、前記第２面に近づくに従って減少し、
　前記複数の層間ビア導体のうち、平面視で前記第１領域又は前記第３領域と重なる層間ビア導体の数が、前記第２面に近づくに従って増加する。
（４）上記（２）の回路基板は、
　前記第１面から前記第２面にわたって位置しかつ前記第１電極と前記第２電極とを電気的に接続する複数の層間ビア導体を更に備え、
　前記複数の層間ビア導体のうち、平面視で前記第２領域と重なる層間ビア導体の数が、前記第２面に近づくに従って減少し、
　前記複数の層間ビア導体のうち、平面視で前記第３領域と重なる層間ビア導体の数が、前記第２面に近づくに従って増加する。
（５）上記（１）から（４）の回路基板は、
　平面視において前記第１領域に重なる複数のビア導体を有し、
　前記複数のビア導体の各々は、接地導体に接続される構成、または前記第１電極から絶縁される構成の、少なくとも一方である。
（６）上記（１）から（５）の回路基板は、
　前記第１電極及び前記第２電極の少なくとも一方は、薄膜導体である。
　一実施形態において、
（７）半導体装置は、
　（１）から（６）のいずれか一つの回路基板と、
　前記第１領域に搭載された半導体集積回路と、
　を備える。
（８）上記（７）の半導体装置は、
　前記回路基板を装着可能なコネクタ部品を更に備える。
　一実施形態において、
（９）電子モジュールは、
　（７）又は（８）の半導体装置と、
　前記半導体装置が搭載されたモジュール用基板と、
　を備える。
　本開示は、回路基板、半導体装置及び電子モジュールに利用できる。
　１０、１０Ａ～１０Ｃ　回路基板
　１１　第１面
　１２　第２面
　１４　絶縁基体
　２１　第１電極
　２２、２２Ａ　第２電極
　２４　内部導体
　２４ａ　層間ビア導体
　２４ｂ　膜状導体
　２５　ビア導体
　３１　第１領域
　３２　第２領域
　３３　第３領域
　５１　コネクタ部品
　６０、６０Ａ　半導体装置
　６３　電子部品
　６５　ピン端子
　１００　電子モジュール
　１１０　モジュール用基板

Claims (9)

  1. 　第１面と前記第１面の反対側に位置する第２面とを有する絶縁基体と、
    　前記第１面に位置しかつ電子部品が搭載される第１領域と、
    　前記第１面における前記第１領域よりも外側に位置しかつ前記第１領域と間隔を開けて位置する第２領域と、
    　前記第１面における前記第１領域と前記第２領域との間に位置する第３領域と、
    　前記第２領域に位置しかつ前記電子部品に電気的に接続される第１電極と、
    　前記第２面に位置しかつ外部の部品に電気的に接続される第２電極と、
    　を備え、
    　平面視において前記第２電極が前記第２領域よりも内側に位置する、
    　回路基板。
  2. 　平面視において前記第２電極が前記第３領域に位置する、
    　請求項１記載の回路基板。
  3. 　前記第１面から前記第２面にわたって位置しかつ前記第１電極と前記第２電極とを電気的に接続する複数の層間ビア導体を更に備え、
    　前記複数の層間ビア導体のうち、平面視で前記第２領域と重なる層間ビア導体の数が、前記第２面に近づくに従って減少し、
    　前記複数の層間ビア導体のうち、平面視で前記第１領域又は前記第３領域と重なる層間ビア導体の数が、前記第２面に近づくに従って増加する、
    　請求項１記載の回路基板。
  4. 　前記第１面から前記第２面にわたって位置しかつ前記第１電極と前記第２電極とを電気的に接続する複数の層間ビア導体を更に備え、
    　前記複数の層間ビア導体のうち、平面視で前記第２領域と重なる層間ビア導体の数が、前記第２面に近づくに従って減少し、
    　前記複数の層間ビア導体のうち、平面視で前記第３領域と重なる層間ビア導体の数が、前記第２面に近づくに従って増加する、
    　請求項２記載の回路基板。
  5. 　平面視において前記第１領域に重なる複数のビア導体を有し、
    　前記複数のビア導体の各々は、接地導体に接続される構成、または前記第１電極から絶縁される構成の、少なくとも一方である、
    　請求項１記載の回路基板。
  6. 　前記第１電極及び前記第２電極の少なくとも一方は、薄膜導体である、
    　請求項１記載の回路基板。
  7. 　請求項１記載の回路基板と、
    　前記第１領域に搭載された半導体集積回路と、
    　を備える半導体装置。
  8. 　前記回路基板を装着可能なコネクタ部品を更に備える、
    　請求項７記載の半導体装置。
  9. 　請求項７記載の半導体装置と、
    　前記半導体装置が搭載されたモジュール用基板と、
    　を備える電子モジュール。
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