JP5257763B2

JP5257763B2 - 多層回路基板

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Publication number: JP5257763B2
Application number: JP2008209530A
Authority: JP
Inventors: 健児林; 守安部; 初男池田
Original assignee: Hitachi Metals Ltd
Current assignee: Hitachi Metals Ltd
Priority date: 2008-08-18
Filing date: 2008-08-18
Publication date: 2013-08-07
Anticipated expiration: 2028-08-18
Also published as: JP2010045271A

Description

本発明は、マイクロ波帯域、準ミリ波帯域、ミリ波帯域等の高周波信号を取り扱う多層回路基板であって、キャビティを有する多層回路基板に関する。

準ミリ波帯域（１０GHｚ〜３０GHｚ）やミリ波帯域（３０GHｚ〜３００GHｚ）の高周波信号を取り扱う回路部品に用いられる伝送線路には、従来からマイクロストリップ線路、コプラーナ線路などが用いられてきた。マイクロストリップ線路では、線路導体が誘電体層を介して接地導体に対向している。かかる構造はセラミックス、樹脂等の基板の一方の主面に信号線路、他方の主面に接地導体を形成して得られる。例えばマイクロ波帯域やミリ波帯域における多層高周波回路基板の特性向上を図った特許文献１の図３には、地導体を底面に露出させたキャビティに、ＭＭＩＣを実装した構成が開示されている。該ＭＭＩＣ（高周波回路素子９）は、接続用ワイヤ１０によって、誘電体基板２ａ上面のマイクロストリップ線路パターン３ａ，３ｂ等と接続されている。

特開平１１−１０３１７６号公報

このようなキャビティを有する構成を、特許文献１に記載された、セラミックのグリーンシートに導体パターンのパターンニングを施して積層した後に同時焼成する多層セラミック基板製造技術などで実現しようとすると、以下のような問題が生じる場合があった。

特許文献１と同様のキャビティ周辺構造を図６に示す。図６（ａ）はキャビティ周辺の構造を示すための、多層回路基板の側面方向から見た断面図であり、図６（ｂ）はその周辺部分の拡大図である。主面に接地導体１９が形成された誘電体層１６に、開口部分を有する誘電体層１７を積層することでキャビティ１８が形成されている。誘電体層１７の主面には線路導体２０が形成されて、マイクロストリップライン構造が構成されている。一方、キャビティ１８の底面には接地導体１９が露出していて、ＭＭＩＣ等のチップ素子の搭載が可能となっている。しかしながら、もともと接地導体を構成する導体成分とセラミックス成分との密着性が低いうえに、キャビティ周辺部分では積層一体化する際の圧力がキャビティ方向に逃げてしまう。その結果、図６（ａ）に示す構成では、図６（ｂ）に示すように、キャビティ周辺部分において接地導体１９と誘電体層１７との間に隙間２１が生じやすい。かかる隙間が生じると、後工程や外部環境からめっき液や水分等が多層回路基板内部が入り込むようになり信頼性が低下する。また、ワイヤーボンディングのために、図６（ｂ）の矢印の位置に荷重が加わると、クラックが生じるなど、基板が破損するという問題もあった。

本発明は上述の問題点に鑑み、キャビティ底部の内外に接地導体のような同電位の導体を形成した多層回路基板において、キャビティ底部の周辺における隙間の発生を抑制し、クラック等の欠陥も生じにくい、信頼性の高い、多層回路基板を提供することを目的とする。

本発明の多層回路基板は、積層された複数の誘電体層を用いて構成された多層回路基板であって、前記多層回路基板の表面に形成された線路導体と、前記多層回路基板内部において該線路導体に対向するように形成された第１の平面導体と、チップ素子を搭載するためのキャビティとを有し、前記キャビティの底部と、前記第１の平面導体とは共通の誘電体層主面上に位置しており、前記キャビティの底部には第１の平面導体と同電位の第２の平面導体が形成され、前記共通の誘電体層主面で、かつ多層回路基板内部に位置する、前記底部の周縁部の少なくとも一部には、前記第１の平面導体が形成されていない領域が設けられていることを特徴とする。多層回路基板の内部であって、キャビティ底部の周縁部に導体を形成しない領域を設けることで、該領域においては誘電体層同士の接触になるため、密着強度が向上し、隙間が発生することが抑制される。

また、前記多層回路基板において、前記線路導体は、その一端が前記キャビティに向かうように延設されており、誘電体層の積層方向から見て、前記一端を挟むように前記領域が形成されていることが好ましい。かかる構成によれば、外力が加わる線路導体周辺の密着強度を上げることで、該部分における隙間の発生が抑制される。また、線路導体と第１の平面導体との対向関係も維持されるので、インピーダンスの変動も抑えることができる。

さらに、前記多層回路基板において、前記第１の平面導体と前記第２の平面導体とは、前記共通の誘電体層主面上で接続されていることが好ましい。かかる構成によれば、第１の平面導体と前記第２の平面導体とを一体的に構成できるため、接続信頼性が向上するとともに、インピーダンスの安定にも寄与する。

また、前記多層回路基板において、前記線路導体は、その一端が前記キャビティに向かうように延設されており、前記線路導体の延設方向に垂直な方向において、前記領域の幅が前記キャビティの幅よりも小さく、前記領域は、誘電体層の積層方向から見て、前記一端と重なるように、または前記線路導体の仮想延長部分上に形成されていることも好ましい。かかる構成によれば、線路導体の仮想延長部分上に係る誘電体層同士の密着性を確保できる。また、導体を形成しない領域を必要以上に大きくしないため、インピーダンスの安定にも寄与する。なお、前記領域が前記線路導体の仮想延長部分上に形成されているとは、前記線路導体の一端をそのまま延長したとすると、誘電体層の積層方向から見て、前記領域と前記線路導体とが重なることを意味する。

また、前記多層回路基板において、前記領域は前記底部を囲むように前記底部の周縁部全体に形成されていることも好ましい。かかる構成によれば、キャビティ底部の周縁部全体において、隙間の発生が抑制される。しがたって、キャビティ底部の周縁部分に係る信頼性を大幅に向上することができる。

さらに、前記多層回路基板において、前記線路導体は、その一端が前記キャビティに向かうように延設されており、誘電体層の積層方向から見て、前記一端と前記領域が重なるように配置されていることが好ましい。かかる構成によれば、外力が加わる線路導体下方における密着強度を上げて該部分での隙間の発生がより確実に抑制されるので、多層回路基板の信頼性を向上することができる。

さらに、前記多層回路基板において、前記キャビティに搭載されたチップ素子と、前記チップ素子と前記線路導体とを接続するボンディングワイヤを有し、前記ボンディングワイヤと前記線路導体とは、積層方向から見て前記領域と重なる部分で接続されていることが好ましい。かかる構成では、密着強度を上げて隙間の発生が抑制される領域で、ワイヤーボンディングされるため、クラックの発生を防ぎ、信頼性性の高い多層回路基板を提供することができる。

さらに、前記多層回路基板において、前記線路導体を、準ミリ波帯またはミリ波帯の信号用の線路導体として用いることが好ましい。準ミリ波帯またはミリ波帯の信号伝送にはマイクロストリップ線路構造が用いられるが、かかる高周波帯域では線路導体のわずかなずれが特性に大きく影響する。したがって、隙間の発生等の抑制に寄与する前記構成は、準ミリ波帯またはミリ波帯用のマイクロストリップ線路構造に好適である。

本発明によれば、キャビティ底部の内外に接地導体のような同電位の導体を形成した多層回路基板において、キャビティ底部の周辺における隙間の発生を抑制し、クラック等の欠陥も生じにくい、信頼性の高い多層回路基板を提供することが可能となる。

以下、本発明の実施形態について図面を参照して説明する。本発明に係る多層回路基板は、積層された複数の誘電体層を用いて構成され、多層回路基板の表面に形成された線路導体と、多層基板内部において該線路導体に対向するように形成された第１の平面導体と、チップ素子を搭載するためのキャビティとを有する。該多層回路基板は例えば低温同時焼成セラミックス（ＬＴＣＣ：Low Temperature Co-fired Ceramics）の製造工程にしたがって製造すればよい。Ａｇ等の導体パターンが形成された誘電体シートを積層一体化し、焼成することで多層回路基板が得られる。図１は本発明に係る多層回路基板の第１の実施形態を示す。なお、図１はキャビティ周辺の構造を示すために、多層回路基板の一部を示してある。図１（ａ）は多層回路基板を構成する第１の誘電体層（表層）の主面の一部を示し、（ｂ）は多層回路基板の第２の誘電体層（内層）の主面の一部を示す。図１（ｃ）は第１の誘電体層と第２の誘電体層を重ね合わせて積層一体化した後の多層回路基板を積層方向から見た平面図であり、（ｄ）は（ｃ）におけるＡ−Ａ’線における断面図である。多層基板の表面となる第１の誘電体層１にはキャビティを形成するための矩形の開口部３が設けられており、該開口部を挟むようにして、長手方向が同じ、線状の二つの線路導体６が形成されている。第２層の誘電体層２には、多層回路基板を構成した場合に、線路導体６に対向するように第１の平面導体４が形成されている。図１（ｂ）には、図１（ａ）の開口部の縁、すなわちキャビティの底部の縁となる位置と線路導体６の投影位置を点線で示してある。第２の誘電体層主面には、キャビティの底部の縁に相当する部分に沿って、該縁に相当する部分を幅方向の中心に含むように帯状（環状）の導体非形成部７が設けられている。該導体非形成部７の内側には矩形の第２の平面導体５が形成されている。

図１（ａ）の第１の誘電体層と（ｂ）の第２の誘電体層が積層されて、図１（ｃ）、（ｄ）に示す、キャビティを有する多層回路基板が構成される。図１（ｃ）には第１の平面導体４と導体非形成部７との境界が二点鎖線で示してある。図１に示す実施形態の場合、第１の誘電体層１を介して帯状の線路導体６に対向する第１の平面導体４はグランド電極であり、該実施形態ではマイクロストリップライン構造を構成している。誘電体層の積層方向から見て、第１の平面導体４はキャビティを囲むように、キャビティ底部周囲において連続的に形成されている。キャビティ３の底部と、第１の平面導体４とは共通の誘電体層（第２の誘電体層２）の主面上に位置しており、キャビティ３の底部には第１の平面導体４と同電位の第２の平面導体５が形成されている。第１の平面導体４と第２の平面導体５とは誘電体層に形成されたビア電極等（図示せず）を用いて接地される。図１（ｃ）、（ｄ）において、第２の誘電体層２の主面で、かつ多層回路基板内部に位置する、キャビティ３の底部の周縁部全体には、第１の平面導体４が形成されていない領域（図１（ｃ）において二点鎖線と、実線で表されるキャビティ底部の縁との間の領域）が該底部を囲むように設けられている。図１に示す構成では、第２の平面導体５もキャビティ３の底部の縁から離間して設けられているので、キャビティ３の底部にも、第２の平面導体５を囲むように、導体が形成されていない領域が設けられている。第２の平面導体５は矩形をなし、チップ素子の実装のために用いられる。第１の平面導体４が形成されていない上述の領域では、セラミックスである第１の誘電体層と第２の誘電体層とが導体を介さずに密着しているので、接合強度を高めることができる。そのため、キャビティ底部周縁における隙間の発生を抑えることができる。図１に示す実施形態ではキャビティ底部の周縁部全体が、第１の平面導体４の非形成領域となっているため、特に信頼性が高い。キャビティ３の底部における導体が形成されていない領域の大きさに関しては、キャビティ形成ばらつき、積層ばらつきを考慮した寸法が望ましく、それらの直接和が最大許容値となるように設定するのが望ましい。ただし、キャビティ３の底部での導体削除は基板の密着への直接的効果ではなく、ばらつき時の密着強度の確保が目的であるため、それ以上は必ずしも必要ない。一方、多層回路基板内部側も同様の理由から同等寸法が必要であり、導体削除面積が増加するほど強度は向上する。ただし、隙間はキャビティ境界部に発生するため、導体が形成されていない領域は境界に垂直な方向に長くするよりも、境界付近の面積が大きくなるようにした方が、強度向上への寄与は大きい。キャビティ底面の平坦性を確保し、キャビティ内に搭載する部品を安定に実装するためには、キャビティの面積は９ｍｍ^２以下が望ましい。また、より高い信頼性を得る観点からは第１の平面導体４の非形成領域の幅およびキャビティ３の底部における導体が形成されていない領域の幅は５０μｍ以上を確保することがより好ましい。一方、インピーダンスの変動を抑える観点からは第１の平面導体４の非形成領域の幅は２００μｍ以下がより好ましく、１００μｍ以下がいっそう好ましい。

また、線路導体６は、その一端がキャビティ３に向かうように延設されており、誘電体層の積層方向から見て、前記一端と第１の平面導体４が形成されていない領域の端が一致し、それらが重ならないように配置されている。この場合、線路導体６の下方には第１の平面導体４が存在するので、線路導体６とボンディングワイヤの接続位置が変わってもインピーダンス変化が抑えられる。一方、前記一端と前記領域が重なるようにしもてよい。接続信頼性を優先する場合は、かかる部分を用いてワイヤーボンディング等の接続を行うことが好ましいからである。図５には図１に示す構成にＭＭＩＣ等のチップ素子を搭載した実施形態の断面図を示す。キャビティに搭載されたチップ素子１３と、チップ素子１３の端子１５と線路導体６とを接続するボンディングワイヤ１４を有し、ボンディングワイヤ１４と線路導体６とは、積層方向から見て第１の平面導体４が形成されていない領域と重なる部分で接続されている。この場合、ワイヤーボンディング時の荷重は、密着性の高いセラミックス同士の接合部分になるため、クラック等の欠陥の発生を抑えることができる。

図１に示す実施形態では、図面上グランド電極である第１の平面導体４は誘電体層全体に渡って形成されているが、キャビティ周辺部以外の多層回路基板の他の部分や表層の線路導体が配置されていない部分などは第１の平面導体４を設けなくてもよい。また、第１の平面導体が形成されていない領域は、共通の誘電体層である第２の誘電体層２の主面で、かつ多層回路基板内部に位置する、キャビティ底部の周縁部の少なくとも一部に設けられていれば、その部分での誘電体層同士の密着性が向上し、信頼性も向上する。例えば図４に示す構成を採用することができる。図４に示す実施形態では、第２の誘電体層に形成された第１の平面導体１２に係る構成が図１に示す実施形態と異なる。その他の構成は図１に示す実施形態と同様であるので説明を省略する。図４（ｂ）に示すように、矩形のキャビティ３の対向する二対の辺のうち線路導体を配置していない一対側には第１の平面導体１２が形成されていない。第１の平面導体１２は線路導体６に対向するように配置すればよいので、かかる場合も本願発明に係る効果を発揮しうる。

第１の平面導体が形成されていない領域が、共通の誘電体層主面で、かつ多層回路基板内部に位置する、キャビティ底部の周縁部の少なくとも一部に設けられた他の実施形態を図２に示す。図２（ａ）は多層回路基板を構成する第１の誘電体層（表層）の主面の一部を示し、（ｂ）は多層回路基板の第２の誘電体層（内層）の主面の一部を示す。図２（ｃ）は第１の誘電体層と第２の誘電体層を重ね合わせて積層一体化した後の多層回路基板を積層方向から見た平面図であり、（ｄ）は（ｃ）におけるＢ−Ｂ’線における断面図である。図２に示した構成は、図１に示す実施形態とは、図２（ｂ）に示した第２の誘電体層に形成した平面導体８の構成が異なる。それ以外の構成は図１に示した構成と同様であるので説明を省略する。

第２の誘電体層２には、多層回路基板を構成した場合に、線路導体６に対向するように第１の平面導体８が形成されている。誘電体層の積層方向から見て、第１の平面導体８はキャビティを囲むように、キャビティ底部周囲において連続的に形成されている。図２（ｂ）には、図２（ａ）の開口部の縁、すなわちキャビティの底部の縁となる位置と線路導体６の投影位置を点線で示してある。また、線路導体６は、その一端がキャビティ３に向かうように延設されている。さらに、誘電体層の積層方向から見て、線路導体６の一端と重なるように導体非形成部９が設けられている。図２（ｃ）において、導体非形成部９の投影位置を二点鎖線で示してある。線路導体６の延設方向に垂直な方向（図の上下方向）において、導体非形成部９の幅がキャビティ３の幅よりも小さい。また、導体非形成部９は線路導体６がキャビティ３に近接する二辺側だけに配置されている。すなわち、図２に示す実施形態では、第１の平面導体８が形成されていない領域は、第１の平面導体８から、線路導体６の端部と重なる部分を含む一部をくり抜くように形成されている。導体非形成部９はキャビティ３の底部の縁に跨って形成されているため、第２の誘電体層２の主面で、かつ多層回路基板内部に位置する、キャビティ底部の周縁部の少なくとも一部に、第１の平面導体が形成されていない領域が設けられている構成が実現されている。第１の平面導体４が形成されていない上述の領域では、セラミックスである第１の誘電体層と第２の誘電体層とが導体を介さずに密着しているので、接合強度を高めることができる。そのため、キャビティ底部周縁における隙間の発生を抑えることができる。また、上記領域は線路導体６の端部に重なるごく一部で構成されている。したがって、第１の平面導体４を形成しない部分を必要最小限にすることができるため、インピーダンスの安定性に優れる。インピーダンスの安定性の観点から、前記領域は、誘電体層の積層方向から見て、線路導体６の仮想延長部分上に形成されていてもよい。線路導体６は仮想的に延長すればキャビティの縁に相当する部分まで到達する。その仮想的に延長された部分において、前記領域と前記線路導体とが重なるようにすればよい。いずれの構成においても、外力が加わる線路導体下方における密着性を上げることで、該部分での隙間の発生が確実に抑制される。図２に示す実施形態では、前記領域に連続してキャビティ底部にも導体非形成部９が配置される構成になっている。キャビティ底部側には必ずしも導体非形成部は必要ではないが、前記領域を形成しようとする部分において、製造ばらつき等によって導体がキャビティ底部の縁を跨ぐ場合があるので、それを防止するためには、前記領域に連続してキャビティ底部にも導体非形成部を設けることがより好ましい。また、より高い信頼性を得る観点からは、導体非形成部９のうち、多層回路基板内部における幅（導体非形成部９が跨るキャビティ底部の辺に垂直な方向の幅）およびキャビティ３の底部における幅は５０μｍ以上を確保することがより好ましい。一方、インピーダンスの変動を抑える観点からは多層回路基板内部における幅は２００μｍ以下がより好ましく、１００μｍ以下がいっそう好ましい。また、導体非形成部９が跨るキャビティ底部の辺に平行な方向の幅は線路導体６の幅よりも大きく、かつ線路導体６の幅の５倍以下にすることがより好ましい。さらに、導体非形成部９の面積は１ｍｍ^２以下がさらに好ましい。

図２に示す実施形態では、第２の誘電体層のうち導体非形成部９以外の全体に第１の平面導体８が形成されている。第１の平面導体とキャビティ３の底部に形成される第２の平面導体とは一体で構成されており、第１の平面導体と第２の平面導体とは、共通の誘電体層（第２の誘電体層）主面上で直接、接続されている。かかる構成によって、接続信頼性が向上し、インピーダンスも安定する。

第１の平面導体８が形成されていない領域が、誘電体層の積層方向から見て、線路導体６の仮想延長部分上に形成されている場合であれば、線路導体６の下方には第１の平面導体８が存在するので、線路導体６とボンディングワイヤの接続位置が変わってもインピーダンス変化が抑えられる。一方、図２の構成では、線路導体６は、その一端がキャビティ３に向かうように延設されており、誘電体層の積層方向から見て、前記一端と第１の平面導体４が形成されていない領域が重なるように配置されている。接続信頼性を優先する場合は、図１に示す実施形態と同様に、かかる部分を用いてワイヤーボンディング等の接続を行うことが好ましい。

次に、共通の誘電体層主面で、かつ多層回路基板内部に位置する、キャビティ底部の周縁部の少なくとも一部に、第１の平面導体が形成されていない領域が設けられた他の実施形態を図３に示す。図３（ａ）は多層回路基板を構成する第１の誘電体層（表層）の主面の一部を示し、（ｂ）は多層回路基板の第２の誘電体層（内層）の主面の一部を示す。図３（ｃ）は第１の誘電体層と第２の誘電体層を重ね合わせて積層一体化した後の多層回路基板を積層方向から見た平面図であり、（ｄ）は（ｃ）におけるＣ−Ｃ’線における断面図である。図３に示した構成は、図１または図２に示す実施形態とは図３（ｂ）に示した第２の誘電体層に形成した平面導体の構成が異なる。それ以外の構成は図１または図２に示した構成と同様であるので説明を省略する。

第２の誘電体層２には、多層回路基板を構成した場合に、線路導体６に対向するように第１の平面導体１０が形成されている。誘電体層の積層方向から見て、第１の平面導体１０はキャビティを囲むように、キャビティ底部周囲において連続的に形成されている。図３（ｂ）には、図３（ａ）の開口部の縁、すなわちキャビティの底部の縁となる位置と線路導体６の投影位置を点線で示してある。また、線路導体６は、その一端がキャビティ３に向かうように延設されている。さらに、誘電体層の積層方向から見て、線路導体６の延長線上の両脇において、線路導体６の一端を挟むように導体非形成部１１が設けられている。図３（ｃ）において、導体非形成部１１の投影位置を二点鎖線で示してある。導体非形成部１１は線路導体６がキャビティ３に近接する二辺側だけに配置されている。すなわち、図３に示す実施形態では、第１の平面導体１０が形成されていない領域は、第１の平面導体１０から、線路導体６の両側で一部をくり抜くように形成されている。図３に示した実施形態は、線路導体６の延長線上に導体非形成部１１を設けず、線路導体６の端部が導体非形成部１１と重なっていない点で図１または図２に示した実施形態と異なる。導体非形成部１１はキャビティ３の底部の縁に跨って形成されているため、第２の誘電体層２の主面で、かつ多層回路基板内部に位置する、キャビティ底部の周縁部の少なくとも一部に、第１の平面導体が形成されていない領域が設けられている構成が実現されている。キャビティ底部の周縁部のうち、線路導体６の延長線上には第１の平面導体１０の一部が存在するが、その両脇に第１の平面導体１０が形成されていない領域が設けられているので、かかる部分で十分な密着性を確保することができる。しかも、線路導体６の下方において導体非形成部１１は配置されておらず、線路導体全体が第１の平面導体１０と対向している図３に示す実施形態は、インピーダンスの変動を抑えるうえで特に好ましい構成である。

図３に示す実施形態では、図２に示した実施形態と同様に、前記領域に連続してキャビティ底部にも導体非形成部１１が配置される構成になっている。キャビティ底部側には必ずしも導体非形成部は必要ではないが、前記領域を形成しようとする部分において、製造ばらつき等によって導体がキャビティ底部の縁を跨ぐ場合があるので、それを防止するためには、前記領域に連続してキャビティ底部にも導体非形成部を設けることがより好ましい。また、より高い信頼性を得る観点からは、導体非形成部１１のうち、多層回路基板内部における幅（導体非形成部１１が跨るキャビティ底部の辺に垂直な方向の幅）およびキャビティ３の底部における幅は５０μｍ以上を確保することがより好ましい。一方、インピーダンスの変動を抑える観点からは多層回路基板内部における幅は２００μｍ以下がより好ましく、１００μｍ以下がいっそう好ましい。また、導体非形成部９が跨るキャビティ底部の辺に平行な方向の幅は、線路導体６の幅の５倍以下にすることがより好ましい。さらに、導体非形成部９の面積は１ｍｍ^２以下がさらに好ましい。

図３に示す実施形態では、図２に示す実施形態と同様に、第２の誘電体層のうち導体非形成部１１以外の全体に第１の平面導体１０が形成されている。第１の平面導体とキャビティ３の底部に形成される第２の平面導体とは一体で構成されており、第１の平面導体と第２の平面導体とは、共通の誘電体層（第２の誘電体層）主面上で直接、接続されている。かかる構成によって、接続信頼性が向上し、インピーダンスも安定する。

上記実施形態に係る多層回路基板は、第１の平面導体をグランド電極とするマイクロストリップライン構造を構成しているので、線路導体６を、準ミリ波帯またはミリ波帯の信号用の線路導体として用いる場合に好適である。

また、上記実施形態は、第１の誘電体層と第２の誘電体層を隣接して積層した例であるが、これらの間に他の誘電体層を配置してもよい。該他の誘電体層のうち、図１〜３に示すようなキャビティ周辺以外の部分には適宜導体を形成することができる。また、第２の誘電体層の下層にさらに誘電体層を配置してもよい。一方、チップ素子を搭載したキャビティ側等を樹脂封止してもよい。また、第１の平面導体と第２の平面導体とは同電位であるが、この場合の同電位とは、単なる接続配線による電位のばらつきは許容する趣旨である。上記実施形態は、第１の平面導体をグランド電極とするマイクロストリップライン構造に係る構成であるが、上記実施形態の構成は、第１の平面導体、第２の平面導体がグランド電位以外の場合にも用いることができる。また、キャビティは多層回路基板の二つの主面の少なくとも一方に形成されていればよく、両主面に形成されていてもよい。更に、二つの主面の少なくとも一方において多段のキャビティを形成しても良い。複数のキャビティが形成されている場合は、その少なくとも一つが上記実施形態に係る構成を備えていればよいが、全てのキャビティ部分が上記実施形態に係る構成を備えていることがより好ましい。また、チップ素子の実装には、ワイヤーボンディングではなく、フリップチップ実装を用いても良い。

本発明に係る多層回路基板は、例えば１０００℃以下で低温焼結が可能なセラミック誘電体材料ＬＴＣＣ（Low Temperature Co-fired Ceramics）を用いて、厚さが１０μｍ〜２００μｍのグリーンシートに、低抵抗率のＡｇやＣｕ等の導電ペーストを印刷して所定の電極パターンを形成し、複数のグリーンシートを適宜一体的に積層し、焼結することにより製造することが出来る。開口部（貫通孔）を有するグリーンシートと、該開口部（貫通孔）に対応する位置には開口部（貫通孔）を有しない、即ち一様なグリーンシートを重ねて圧着することで、半導体素子等のチップ素子を搭載するためのキャビティを構成する。その際、開口部を有さない方のグリーンシートの所定の部分に上述の導体非形成部を設けておく。ここで、グリーンシートの積層枚数等は特に限定されるものではないが、グリーンシートの層間には、グランド電極や所望の回路等を構成する導体パターンが印刷形成され、必要に応じて各層の導体パターンを接続するビアホール電極を設けられる。キャビティ底部の周縁部に形成される、第１の平面導体が形成されていない領域と重なるように、ダミー導体や部分的誘電体層を表層の誘電体層上に設けてもよい。それらの厚さがある分、圧着の際に前記領域に圧力がかかり易く、密着性がより向上する。前記誘電体材料としては、例えばＡｌ、Ｓｉ、Ｓｒを主成分として、Ｔｉ、Ｂｉ、Ｃｕ、Ｍｎ、Ｎａ、Ｋを副成分とする材料や、Ａｌ、Ｓｉ、Ｓｒを主成分としてＣａ、Ｐｂ、Ｎａ、Ｋを複成分とする材料や、Ａｌ、Ｍｇ、Ｓｉ、Ｇｄを含む材料や、Ａｌ、Ｓｉ、Ｚｒ、Ｍｇを含む材料が用いられ、誘電率は例えば３〜１５程度の材料を用いる。前記セラミック基板をＨＴＣＣ（高温同時焼成セラミック）技術を用いて、誘電体材料をＡｌ_２Ｏ_３を主体とするものとし、伝送線路等をタングステンやモリブデン等の高温で焼結可能な金属導体として構成しても良い。また、樹脂封止する場合の樹脂封止方法はこれを特に限定するものではなく、印刷やモールド等の従来からの方法を採用することができる。

本発明に係る多層回路基板は、例えば、準ミリ波帯またはミリ波帯の信号を取り扱う通信モジュール用基板、アンテナ基板、各種センサ基板のような用途に好適に用いることができる。但し、その用途はこれらに限らず、回路を誘電体基板に構成した多層回路基板に広く適用できる。

本発明に係る多層回路基板の一実施形態を示す図である。本発明に係る多層回路基板の他の実施形態を示す図である。本発明に係る多層回路基板の他の実施形態を示す図である。本発明に係る多層回路基板の他の実施形態を示す図である。本発明に係る多層回路基板の他の実施形態を示す図である。従来の多層回路基板を示す図である。

符号の説明

１：第１の誘電体層
２：第２の誘電体層
３、１８：キャビティ
４、８、１０、１２：第１の平面導体
５：第２の平面導体
６、２０：線路導体
７、９、１１：導体非形成部
１３：チップ素子
１４：ボンディングワイヤ
１５：端子
１６、１７：誘電体層
１９：接地導体
２１：隙間

Claims

積層された複数の誘電体層を用いて構成された多層回路基板であって、
前記多層回路基板の表面に形成された線路導体と、
前記多層回路基板内部において該線路導体に対向するように形成された第１の平面導体と、
チップ素子を搭載するためのキャビティとを有し、
前記キャビティの底部と、前記第１の平面導体とは共通の誘電体層主面上に位置しており、
前記キャビティの底部には第１の平面導体と同電位の第２の平面導体が形成され、
前記共通の誘電体層主面で、かつ多層回路基板内部に位置する、前記底部の周縁部の少なくとも一部には、前記第１の平面導体が形成されていない領域が設けられ、

前記線路導体は、その一端が前記キャビティに向かうように延設されており、

誘電体層の積層方向から見て、前記一端を挟むように前記領域が形成されていることを特徴とする多層回路基板。
前記第１の平面導体と前記第２の平面導体とは、前記共通の誘電体層主面上で接続され
ていることを特徴とする請求項１に記載の多層回路基板。
積層された複数の誘電体層を用いて構成された多層回路基板であって、
前記多層回路基板の表面に形成された線路導体と、
前記多層回路基板内部において該線路導体に対向するように形成された第１の平面導体と、
チップ素子を搭載するためのキャビティとを有し、
前記キャビティの底部と、前記第１の平面導体とは共通の誘電体層主面上に位置しており、
前記キャビティの底部には第１の平面導体と同電位の第２の平面導体が形成され、
前記共通の誘電体層主面で、かつ多層回路基板内部に位置する、前記底部の周縁部の少なくとも一部には、前記第１の平面導体が形成されていない領域が設けられ、

前記線路導体は、その一端が前記キャビティに向かうように延設されており、

前記線路導体の延設方向に垂直な方向において、前記領域の幅が前記キャビティの幅よ
りも小さく、

前記領域は、誘電体層の積層方向から見て、前記一端と重なるように、または前記線路
導体の仮想延長部分上に形成されていることを特徴とする多層回路基板。
前記第１の平面導体と前記第２の平面導体とは、前記共通の誘電体層主面上で接続され
ていることを特徴とする請求項３に記載の多層回路基板。
積層された複数の誘電体層を用いて構成された多層回路基板であって、
前記多層回路基板の表面に形成された線路導体と、
前記多層回路基板内部において該線路導体に対向するように形成された第１の平面導体と、
チップ素子を搭載するためのキャビティとを有し、
前記キャビティの底部と、前記第１の平面導体とは共通の誘電体層主面上に位置しており、
前記キャビティの底部には第１の平面導体と同電位の第２の平面導体が形成され、
前記共通の誘電体層主面で、かつ多層回路基板内部に位置する、前記底部の周縁部の少なくとも一部には、前記第１の平面導体が形成されていない領域が設けられ、

前記領域は前記底部を囲むように前記底部の周縁部全体に形成されていることを特徴と
する多層回路基板。
前記線路導体は、その一端が前記キャビティに向かうように延設されており、
誘電体層の積層方向から見て、前記一端と前記領域が重なるように配置されていることを特徴とする請求項５に記載の多層回路基板。
前記キャビティに搭載されたチップ素子と、前記チップ素子と前記線路導体とを接続するボンディングワイヤを有し、

前記ボンディングワイヤと前記線路導体とは、積層方向から見て前記領域と重なる部分で接続されていることを特徴とする請求項３、４、６のいずれかに記載の多層回路基板。
積層された複数の誘電体層を用いて構成された多層回路基板であって、
前記多層回路基板の表面に形成された準ミリ波帯またはミリ波帯の信号用の線路導体と、
前記多層回路基板内部において該線路導体に対向するように形成された第１の平面導体と、
チップ素子を搭載するためのキャビティとを有し、
前記キャビティの底部と、前記第１の平面導体とは共通の誘電体層主面上に位置しており、
前記キャビティの底部には第１の平面導体と同電位の第２の平面導体が形成され、
前記共通の誘電体層主面で、かつ多層回路基板内部に位置する、前記底部の周縁部の少なくとも一部には、前記第１の平面導体が形成されていない領域が設けられていることを特徴とする多層回路基板。