JP4514597B2 - 電子部品実装用基板 - Google Patents

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Description

本発明は、半導体レーザ(LD)、フォトダイオード(PD)、集積回路素子(IC)、チップコンデンサ等各種の電子部品を実装するための電子部品実装基板に関する。
従来の電子部品実装用基板(以下、単に基板ともいう)の例として基板が用いられたパッケージを図3に示す。図3(a)はパッケージの断面図であり、図3(b)はこのパッケージの平面図を示す。
この従来のパッケージは、上面に凹部101aを有する直方体状や円柱状の絶縁材料から成り、凹部101aの底面に電子部品107を実装する実装部101bを有するとともに、電子部品107の電極に電気的に接続される第一のメタライズ層102が形成された基体101から主に構成されている。この基体101は、3層以上の絶縁層を積層して成るとともに、基体101の上面には電子部品と接続される第一のメタライズ層102が、基体101の下面には第二のメタライズ層103が形成され、基体101の下面から側面にかけてメタライズ層104が内部に収容される溝部101cが形成された構成とされている。また、メタライズ層104は第一のメタライズ層102と第二のメタライズ層103とを接続する機能も有している(例えば、特許文献1参照)。
そして、第二のメタライズ層103はロウ材等の導電性接着剤を介して直接外部電気回路基板(図示せず)に接続されるか、または図3に示すように第二のメタライズ層103に一端側がロウ材等の導電性接着剤を介して接合されたリード端子109を介して外部電気回路基板に電気的および機械的に接続される。
第二のメタライズ層103に外部電気回路基板またはリード端子109をロウ材等の導電性接着剤を介して接合する際、導電性接着剤がメタライズ層104の表面にも濡れ広がって這い上がり、基体101と外部電気回路基板またはリード端子109とを接合するための導電性接着剤のメニスカスを良好なものとすることができる。その結果、外部電気回路基板またはリード端子109を強固に接合し得るパッケージの基板とすることができる。
特開2000−77943号公報
しかしながら、特許文献1に示されるような従来のパッケージにおいては、基体101が3層以上の絶縁層となるセラミックグリーンシートを複数枚積層して成る場合、基体101の下面側となる第1層目の絶縁層に順次上側の第2層および第3層の絶縁層となるセラミックグリーンシートを積層し加圧することによって作製するため、溝部101cよりも上側に位置する第2層および第3層の絶縁層は、第1層目の絶縁層の溝部101cによって下側を支持されないために、十分加圧されない状態となってしまい、溝部101cの直上部分の絶縁層間に密着不良(デラミネーション)が生じる場合があった。そのため、基体101の凹部101a内部を気密に保持できなくなったり、第一のメタライズ層102の表面を十分保護することができなくなったりするという問題点があった。
従って、本発明は上記問題点に鑑みて完成されたものであり、その目的は、気密信頼性が高く、内部に収納する電子部品等を長期にわたって正常かつ安定に作動させ得る電子部品実装用基板を提供することにある。
本発明の電子部品実装用基板は、絶縁層を積層して成るとともに、上面に電子部品が実装される実装部を有した基体と、該基体の下面から側面にかけて形成されたメタライズ層とを具備し、前記メタライズ層の一部が内部に収容された複数の溝部を前記基体の側面に前記基体の上下面間にわたって形成するとともに、前記複数の溝部の各々の開口幅を前記積層された絶縁層の下層に比し上層で大となし、前記複数の溝部の全てにおいて、上端部に絶縁層が露出されており、かつ、前記メタライズ層の上端が同じ高さに位置することを特徴とする。
本発明の電子部品実装用基板は、3層以上の絶縁層を積層して成るとともに、上面に電子部品が実装される実装部を有した基体と、基体の下面から側面にかけて形成されたメタライズ層とを具備し、基体の側面にメタライズ層の一部が収容される溝部を基体の上下面間にわたって形成するとともに、溝部の開口幅を前記積層された絶縁層の下層に比し上層で大となしたことから、溝部よりも上側に位置する絶縁層にも溝部が形成されており、溝部の真上において積層される絶縁層の積層部分がなくなるため、絶縁層間に密着不良が生じるのを確実に防止することができる。その結果、基体の凹部内部を気密に保持したり、絶縁層の間に形成されたメタライズ層の表面を保護したりすることができ、内部に収納する電子部品等を長期にわたって正常かつ安定に作動させ得る電子部品収納用パッケージとすることができる。
また、基体の下面に外部電気回路基板またはリード端子をロウ材等の導電性接着剤を介して接合する際、導電性接着剤が溝部内に収容されたメタライズ層の表面にも濡れ広がって這い上がり、基体と外部電気回路基板またはリード端子とを接合するための導電性接着剤のメニスカスを良好なものとすることができる。その結果、基体と外部電気回路基板またはリード端子とを強固に接合できる。
さらに、溝部の開口幅を積層された絶縁層の下層に比し上層で大となしたことにより、上層の絶縁層が若干ずれて下層の上に積層されても、絶縁層間に密着不良が生じるのを有効に防止できる。
本発明の基板(電子部品実装用基板)について以下に詳細に説明する。図1(a)(b)は本発明の基板を用いたパッケージの実施の形態の例を示す。図1(a)は本発明の基板を用いたパッケージの平面図、図1(b)は(a)のパッケージの断面図である。同図において、1は、上面に電子部品7が実装される実装部1bを凹部1aの底面に有した基体であり、この基体1にメタライズ層2の一部3が収容される溝部1cが基体1の上下面間にわたって形成されることによって基板が構成される。
また、図1(a)(b)において、5は基体1の上面に接合され蓋体6のシーム溶接を可能とする金属製のシールリング、9は基体1に形成されたメタライズ層2の基体1の下面部に接合されたリード端子である。
本発明の基体1は、アルミナ(Al)質セラミックスや窒化アルミニウム(AlN)質セラミックス等のセラミックスや樹脂等から成る絶縁材料から成り、搭載される電子部品7の特性に応じた誘電率や熱膨張係数等の特性を有するものが適宜選定される。
基体1がセラミックスから成る場合、以下のようにして作製される。例えば、基体1がアルミナ質セラミックスから成る場合、酸化アルミニウム(Al),酸化珪素(SiO),酸化マグネシウム(MgO),酸化カルシウム(CaO)等の原料粉末に適当な有機バインダ、溶剤等を添加混合してスラリーと成す。このスラリーをドクターブレード法やカレンダーロール法によって各絶縁層となるグリーンシートと成し、所要の大きさに切断する。次に、その中から選ばれた複数のグリーンシートにおいて凹部1a,溝部1c等を形成するために適当な打ち抜き加工を施す。
なお、溝部1cは、下層と成るグリーンシートの溝部1cの開口幅より上層と成るグリーンシートの溝部1cの開口幅が大きくなるように打ち抜き加工を施す。
そして、これらのセラミックグリーンシートにタングステン(W),モリブデン(Mo),マンガン(Mn)等の高融点金属粉末に適当な有機バインダ、溶剤等を添加混合して得た金属ペーストを印刷塗布してメタライズ層2を形成し、次いでこれらの導体層を形成したセラミックグリーンシートを基体1の下面となるものから順次積層するとともに加圧し、この積層成形体を約1600℃の温度で焼成することによって基体1が作製される。
なお、メタライズ層2は、基体1となるセラミックグリーンシートに予め従来周知のスクリーン印刷法により所定パターンで印刷塗布し、焼成することによって基体1に被着形成される。
また、溝部1cに収容されるメタライズ層2の一部3は、絶縁層の溝部1cとなる貫通孔が金型等による打ち抜き加工によって形成されたセラミックグリーンシートに、貫通孔の一端から貫通孔内部を吸引した状態で、貫通孔の他端側からスクリーン印刷等することにより、貫通孔内部にW,Mo,Mn等の高融点金属粉末に適当な有機バインダ、溶剤等を添加混合して得た金属ペーストを吸い込ませて貫通孔の内面全体に金属ペーストを付着させ、次いで、貫通孔を2分割するとともに基体1の外形形状となるように金型にて打ち抜き、焼成することによって、溝部1cの内面に被着形成される。
ここで、基体1の側面の上下面間にわたって連通するようにして溝部1cが形成されるとともに基体1の下層となる少なくとも一層の絶縁層の溝部1cの内面にメタライズ層2の一部3が形成されていることから、この下層となる絶縁層よりも上側に積層される上層となる絶縁層にも溝部1cが形成されており、溝部1cの真上の位置に積層される絶縁層の積層部分がなくなり、基体1が絶縁層を少なくとも3層以上の複数層を積層して成る場合においても、上層の絶縁層間に密着不良が生じるのを確実に防止することができる。
すなわち、従来の構成においては、上層となる絶縁層の下に溝部101cが存在するために、その溝部101cの真上の部分において上層となる絶縁層が下から支えられない部分が存在することとなるが、本発明の基板においては、溝部1cの真上の部分の上層となる絶縁層にも溝部1cが形成されているため、上層となる絶縁層の全面で下層となる絶縁層から支えられない部分がなくなり、従って、下層となるセラミックグリーンシートの上に上層となるセラミックグリーンシートを順に積層し、次にこれらセラミックグリーンシートを密着させるために加圧した際に、セラミックグリーンシートの間の溝部1cの部分において加圧力が加わらないということがなくなる。
その結果、絶縁層間に密着力不足によりデラミネーションが生じる部分を無くすことができ、基体1の凹部1a内部を気密に保持したり、メタライズ層2の絶縁層に挟まれた部分が露出しないようにしたりすることができ、内部に収納する電子部品7を長期にわたって正常かつ安定に作動させ得る電子部品実装用基板とすることができる。
基体1に凹部1aを形成する必要がない場合は、基体1の上側のセラミックグリーンシートを最下層とし、その上に基体1の下側となるセラミックグリーンシートを順次積層していくことにより、溝部1cが基体1の上下面間にわたって形成されていなくても上記問題を解決できるのであるが、凹部1aが形成されている場合は、凹部1aの真上の積層部分で同じ問題が生じるので、上記構成とすることが特に有効となる。
そして、溝部1cの開口幅の大きさは、図2に示すように、積層された絶縁層の下層から上層になるにつれて大きくなっているので、上層の絶縁層が若干ずれて下層の上に積層されても、絶縁層の間に密着不良が生じるのを有効に防止できる。
なお、好ましくは溝部1cは、その開口幅を積層された絶縁層の下層に比し上層で大と成すとともに、その溝深さも絶縁層の下層に比し上層で深くなるようにするのがよい。これにより、絶縁層が前後左右の両方向に若干ずれて積層されても、絶縁層の間に密着不良が生じるのを有効に防止できる。
また、基体1の下面のメタライズ層2にはリード端子9が、銀(Ag)ロウ等の導電性接着剤によって接合され、リード端子9を介してメタライズ層2が外部電気回路基板に接続される。このリード端子9は、基体1との熱膨張係数差による熱歪みを有効に防止するために、基体1の熱膨張係数に近似した金属から成るのがよい。その金属としては、Fe−Ni合金やFe−Ni−Co合金等がよく、例えばFe−Ni−Co合金のインゴットに圧延加工法や打ち抜き加工法等の従来周知の金属加工法を施すことによって所定形状に形成される。
基体1の下面側のメタライズ層2にリード端子9をAgロウ等の導電性接着剤を介して接合する際、導電性接着剤がメタライズ層2の一部3の表面にも濡れ広がって這い上がり、基体1とリード端子9とを接合するための導電性接着剤のメニスカスを良好なものとすることができる。その結果、基体1とリード端子9とを強固に接合できる。
さらにはメタライズ層2の一部3は、溝部1cに形成されていることから、溝部1c内に導電性接着剤のメニスカスを形成でき、導電性接着剤のメニスカスが基体1の側面よりも外側に突出することがなく、パッケージを外部電気回路基板に接合しても、外部電気回路基板に実装する他の部品の実装の障害となることを防止することができる。
基体1の上下面間に連通するようにして溝部1cが形成されるとともに、メタライズ層2の一部3が溝部1cの内面の上下面間の全面にわたって形成された場合、導電性接着剤が基体1の上面まで這い上がって導電性接着剤のメニスカスを良好なものとするのが困難となり、メタライズ層2とリード端子9とを強固に接合できなくなったり、また、基体1の上面に這い上がった導電性接着剤のために基体1の上面が平坦でなくなって、基体1の上面に蓋体6を気密に接合できなくなり、パッケージ内部を気密に封止できなくなるといった不具合が発生する可能性がある。さらには、メタライズ層2の一部3の長さが長くなるほど、メタライズ層2とリード端子9との接続部を伝送する高周波信号に反射損失が発生し易くなり、高周波信号の伝送効率が低下することとなる。従って、溝部1cの内面の基体1の下面側だけにメタライズ層2の一部3が形成される構成とする。
なお、メタライズ層2にはリード端子9が取着されずに、メタライズ層2と外部電気回路基板の線路導体とが半田等の導電性接着剤を介して直接接続されていても構わないが、好ましくはリード端子9を介して、メタライズ層2と外部電気回路基板の線路導体とが接続されているのがよく、この構成により、本発明の基板と外部電気回路基板との接続部を伝送する高周波信号のインピーダンスを、リード端子9の幅を全長にわたって同一幅とすることにより、リード端子9で整合させることができる。基板と外部電気回路基板との接続部においては、高周波信号に反射損失等の伝送損失が特に発生し易いが、この構成によって、接続部における伝送損失の発生を極力抑制し、高周波信号を効率良く伝送させることが可能となる。
またリード端子9を用いる構成によって、基体1の外部電気回路基板への実装が容易となるとともに、基体1に外部電気回路基板との熱膨張差による応力が大きく作用するのを防止でき、基体1にクラック等の破損が生ずるのを有効に防止することができる。
メタライズ層2と電子部品7との間の電気的な接続は、図1に示すように、メタライズ層2の一部3の終端から基体1の上面の電子部品7の周辺にかけてメタライズ層4を形成し、このメタライズ層4の端部と電子部品7とを電気的に接続すればよい。これにより、電子部品7の電極とメタライズ層2とを電気的に接続するとともにリード端子9を外部電気回路基板に接続することにより、電子部品7と外部電気回路基板とを電気的に接続して外部電気回路基板と電子部品7との間で信号の入出力を行なうことができる。
または、基体1の凹部1aの底面または基体1の上面の凹部1aの周囲に電子部品7の電極と電気的に接続するためのメタライズ層4が形成されているとともに、基体1の上面から基体1を貫通する内部配線を形成して基体1の下面に導出し、そこから基体1の下面の外周にかけてメタライズ層2を形成し、さらに基体1の側面の溝部1c内に収容されるメタライズ層2の一部3を形成してもよい。
なお、内部配線は、基体1に垂直な貫通接続導体と基体1の内層のメタライズ層2と平行なメタライズ層とを組み合わせてなる構成であってもよい。内部配線は、このように貫通接続導体とメタライズ層とを組み合わせることによって基体1の内部で電気回路を引き回すことができる。
また、好ましくは、図1(b)に示すように、基体1との熱膨張係数差による熱歪みを抑制するとともに基体1の上面に接合されて蓋体6のシーム溶接を可能とする金属製のシールリング5が、Agロウ等のロウ材を介して接合されるのがよい。その金属としてはFe−Ni合金やFe−Ni−Co合金等がよく、例えばFe−Ni−Co合金のインゴットに圧延加工法や打ち抜き加工法等の従来周知の金属加工法を施すことによって所定形状に形成される。
なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更を施すことは何等差し支えない。例えば、電子部品実装用基板の平面視形状は図1(a)に示した四角形である他に、六角形,八角形等の多角形や円形等であってもよく、種々の形状とし得る。
(a)は本発明の電子部品実装用基板を用いたパッケージの実施の形態の一例を示す平面図、(b)は(a)の断面図である。 本発明の電子部品実装用基板の溝部1cの実施の形態の一例を示す要部拡大側面図である。 (a)は従来の電子部品収納用パッケージの断面図、(b)は(a)の平面図である。
符号の説明
1:基体
1a:凹部
1b:実装部
1c:溝部
2:メタライズ層
3:メタライズ層の一部
6:蓋体
7:電子部品
8:電気的接続手段

Claims (1)

  1. 絶縁層を積層して成るとともに、上面に電子部品が実装される実装部を有した基体と、該基体の下面から側面にかけて形成されたメタライズ層とを具備し、前記メタライズ層の一部が内部に収容された複数の溝部を前記基体の側面に前記基体の上下面間にわたって形成するとともに、前記複数の溝部の各々の開口幅を前記積層された絶縁層の下層に比し上層で大となし、前記複数の溝部の全てにおいて、上端部に絶縁層が露出されており、かつ、前記メタライズ層の上端が同じ高さに位置することを特徴とする電子部品実装用基板。
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* Cited by examiner, † Cited by third party
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JP2003243556A (ja) * 2002-02-19 2003-08-29 Murata Mfg Co Ltd 積層型基板装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6316644A (ja) * 1986-07-08 1988-01-23 Kyocera Corp 半導体素子収納用パツケ−ジの製造法
JP2003243556A (ja) * 2002-02-19 2003-08-29 Murata Mfg Co Ltd 積層型基板装置

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