JP3898571B2 - 半導体素子収納用パッケージおよび半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体レーザ(LD),フォトダイオード(PD)等の半導体素子を収容するための半導体素子収納用パッケージ、およびその半導体素子収納用パッケージを用いた半導体装置に関する。
【0002】
【従来の技術】
従来の半導体素子収納用パッケージ(以下、半導体パッケージともいう)を図3に斜視図で示す。この半導体パッケージは、上面に凹部101aを有する略直方体の絶縁材料から成る基体101を有し、凹部101aの底面の中央部に半導体素子106を収容するための穴部107が設けられている。また、基体101の上面には、蓋体104をシーム溶接するための金属製のシールリング103が接合されている。
【0003】
図4は半導体パッケージの平面図であり、凹部101aの底面の穴部107に収容され載置された半導体素子106の各電極をボンディングワイヤ(図示せず)で複数のメタライズ配線層101cに電気的に接続する。複数のメタライズ配線層101cは、凹部101aの底面に、開口形状が略長方形の穴部107の開口縁の長辺から凹部101aの側面にかけてその長辺に対して斜めに伸びるように形成されている。リード端子105と半導体素子106は、それぞれ電気特性や機械特性を考慮したうえで最適な位置に配置されるが、メタライズ配線層101cを穴部107の開口縁に直交する直線状としてリード端子105と半導体素子106の電極とを電気的に接続することは困難である。そのため、複数のメタライズ配線層101cは斜めに形成されており、これによってリード端子105から半導体素子106までを最短距離で接続でき、メタライズ配線層101を伝送する高周波信号の伝送損失を最小限に抑えることができる。
【0004】
そして、これらのメタライズ配線層101cは、基体101の側面等に設けられたリード端子105に電気的に接続されることによって、外部電気回路等に接続される。
【0005】
このように、複数のメタライズ配線層101cをできるだけ半導体素子106の各電極の近くまで配線することにより、ボンディングワイヤを短くすることができ、半導体素子106に入出力される高周波信号の伝送損失を小さくすることができる。
【0006】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体パッケージにおいては、基体101の凹部101aおよび穴部107はセラミックグリーンシートを金型等で打ち抜くことによって形成されるが、セラミックグリーンシートを位置決めして打ち抜き加工する際に、形成された凹部101aおよび穴部107の位置がずれていることがあった。すると、凹部101aの底面の穴部107を打ち抜いて形成する際に位置ずれが発生し、メタライズ配線層101cと半導体素子106の電極との位置がずれる。そのため、少なくとも一部のボンディングワイヤの長さが長くなって、そのボンディングワイヤを伝送する高周波信号の伝送損失が大きくなるという問題点があった。
【0007】
従って、本発明は上記従来の問題点に鑑み完成されたものであり、その目的は、基体の上面に形成された凹部の底面の穴部とメタライズ配線層との位置がずれても、メタライズ配線層のボンディング位置がずれることがなくなり、その結果、ボンディングワイヤの長さを最短として高周波信号の伝送損失を最小限に抑えることができる半導体パッケージを提供することにある。
【0008】
【課題を解決するための手段】
本発明の半導体素子収納用パッケージは、上面に形成された凹部の底面の中央部に半導体素子を収容するための開口形状が略長方形の穴部が形成された基体と、前記凹部の底面に前記穴部の開口縁の長辺から前記凹部の側面にかけて、前記長辺側の端部が前記長辺に対して略直交する直線部と、前記長辺に対して全体として斜めに伸びるように形成された互いに略平行で一定幅の残部とから成る複数のメタライズ配線層とを具備し、前記直線部は、その長さが0.2〜3mmであるとともにその幅が残部の50〜90%であることを特徴とする。
【0009】
本発明の半導体素子収納用パッケージは、複数のメタライズ配線層は長辺側の端部が長辺に対して略直交するように形成されていることから、穴部とメタライズ配線層との位置がずれても、直線部とされたメタライズ配線層の長辺側の端部の範囲内に位置ずれをおさめることができ、実質的にメタライズ配線層のボンディング位置がずれることがなくなる。その結果、メタライズ配線層の端部にボンディングされるボンディングワイヤの長さを最短として高周波信号の伝送損失を最小限に抑えることができる。
【0010】
本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、前記穴部に収容されるとともに前記複数のメタライズ配線層に電気的に接続された半導体素子と、前記基体の上面に接合された蓋体とを具備したことを特徴とする。
【0011】
本発明の半導体装置は、上記の構成により、半導体素子に高周波信号を低損失で入出力できるものとなる。
【0012】
【発明の実施の形態】
本発明の半導体素子収納用パッケージおよび半導体装置について、半導体素子として光半導体素子を用いた場合について詳細に説明する。図1は本発明の半導体パッケージについて実施の形態の例を示す斜視図である。同図において、1は、上面に凹部1aを有する略直方体の絶縁材料から成り、凹部1aの底面の中央部に半導体素子6を収容するための開口形状が略長方形の穴部7を有するとともに、一側部に凹部1aから外側面にかけて貫通する貫通孔1bが形成された基体である。2は、貫通孔1bの基体1外側面側開口の周囲に一端が接合されるかまたは貫通孔1bに嵌着された筒状の光ファイバの固定部材、3は、基体1の上面に蓋体4をシーム溶接するための金属製のシールリング、5は、基体1の他の側部で対向する側部の外面にそれぞれ被着されたメタライズ層に接合されたリード端子である。これら基体1、固定部材2、シールリング3、リード端子5で半導体パッケージが主に構成される。
【0013】
本発明の基体1は、アルミナ(Al2O3)セラミックスや窒化アルミニウム(AlN)セラミックス等のセラミックス、樹脂等の絶縁材料から成り、その誘電率や熱膨張係数等の特性と半導体素子6の特性に応じて適宜選定される。
【0014】
また、基体1の一側部に形成された貫通孔1bは、光ファイバから出力される光信号または光ファイバに入力される光信号の伝達経路であり、貫通孔1bに設けられる固定部材2の内周面には、光を集光するサファイア等から成るレンズ等の透光性部材が接合される。固定部材2は、基体1との熱膨張係数差による熱歪みを有効に防止するものでもあり、外側の端部に光ファイバを樹脂等で接着固定した金属ホルダをYAGレーザ溶接する際の熱応力を緩和するために、基体1の熱膨張係数に近似した金属から成る。その金属としては、Fe(鉄)−Ni(ニッケル)合金やFe−Ni−Co(コバルト)合金等がよく、例えばFe−Ni−Co合金のインゴット(塊)に圧延加工法や打ち抜き加工法等の従来周知の金属加工法を施すことによって所定形状に形成される。
【0015】
本発明の半導体素子収納用パッケージは、上面に形成された凹部1aの底面の中央部に半導体素子6を収容するための開口形状が略長方形の穴部7が形成された基体1と、凹部1aの底面に穴部7の開口縁の長辺から凹部1aの側面にかけて、凹部1aの底面に穴部7の開口縁の長辺から凹部1aの側面にかけて、長辺側の端部が長辺に対して略直交するとともに長辺に対して全体として斜めに伸びるように形成された複数のメタライズ配線層1cとを具備している。
【0016】
本発明のメタライズ配線層1cは、マンガン(Mn)等の高融点金属粉末に適当な有機バインダ、溶剤等を添加混合して得た金属ペーストを、基体1となるセラミックグリーンシートの多層積層体に、従来周知のスクリーン印刷法により所定パターンで印刷塗布し、その後焼成することによって、基体1に被着形成される。または、基体1となるセラミックグリーンシートの多層積層体を焼成した後に、その焼成体に金属ペーストを所定パターンで印刷塗布し金属ペーストを焼成することによって、基体1に被着形成される。
【0017】
そして、メタライズ配線層1cは、穴部7の開口縁の長辺側の端部が長辺に対して略直交するように形成された直線部1dとなっている。この直線部1dの長さは0.2〜3mmとする。0.2mm未満では、穴部7とメタライズ配線層1cとの位置ずれが一般に0.1mm程度であることから、直線部1dの範囲内に位置ずれをおさめることが困難となり、その結果、ボンディングワイヤのボンディング位置がずれることとなる。また、3mmを超えると、メタライズ配線層1cの長さが長くなり、メタライズ配線層1cを伝送する高周波信号の伝送損失が大きくなる。
【0018】
また、直線部1dは穴部7の長辺に略直交しているため、斜めになっている場合よりもボンディング位置のずれを許容できる幅が広がることとなり、その結果、メタライズ配線層1cに直線部1dを設けない場合(図4)と比べて、直線部1dをその残部よりも細くすることができる。これにより、直線部1d間での電気的な容量結合が抑制されて高周波信号の伝送特性が向上するという作用効果が得られる。この直線部1dの幅は、その残部の50〜90%(0.6〜1mm程度)とする。50%未満では、ボンディング位置のずれを許容するのが困難となるとともに直線部1dの電気抵抗が増大して伝送特性が劣化し易くなる。90%を超えると、直線部1d間での容量結合が増大して伝送特性が劣化し易くなる。
【0019】
メタライズ配線層1cの直線部1d以外の部分の穴部7の長辺に対する傾斜角度は10°以上90°未満がよい。10°未満では、メタライズ配線層1cの長さが長くなり、メタライズ配線層1cを伝送する高周波信号の伝送損失が大きくなる。また、複数のメタライズ配線層1cは、図2のように互いに略平行になっていてもよいし、リード端子5の設置間隔に整合させるために穴部7から遠ざかるにつれて互いの間隔が広がっていてもよい。ただし、複数のメタライズ配線層1cは互いに略平行になっている方がよく、この場合メタライズ配線層1c間の電気的な容量結合がメタライズ配線層1cの全長にわたって略一定になり高周波信号の伝送特性が安定化するため好ましい。
【0020】
リード端子5は、基体1との熱膨張係数差による熱歪みを有効に防止するとともに高周波信号の伝送を可能とするために、基体1の熱膨張係数に近似した金属から成るのがよい。その金属としては、Fe−Ni合金やFe−Ni−Co合金等がよく、リード端子5は、例えばFe−Ni−Co合金のインゴット(塊)に圧延加工法や打ち抜き加工法等の従来周知の金属加工法を施すことによって所定形状に形成される。
【0021】
また、基体1の上面には、基体1との熱膨張係数差による熱歪みを有効に防止するとともに基体1の上面に接合されて蓋体4のシーム溶接を可能とする金属製のシールリング3が、Agロウ等のロウ材を介して接合される。その金属としてはFe−Ni合金やFe−Ni−Co合金等がよく、例えばFe−Ni−Co合金のインゴット(塊)に圧延加工法や打ち抜き加工法等の従来周知の金属加工法を施すことによって所定形状に形成される。
【0022】
かくして、本発明の半導体素子収納用パッケージは、上記の構成により、半導体素子6の穴部7とメタライズ配線層1cとの位置がずれても、直線部とされたメタライズ配線層1cの長辺側の端部の範囲内に位置ずれをおさめることができ、実質的にメタライズ配線層1cのボンディング位置がずれることがなくなる。その結果、メタライズ配線層1cの端部にボンディングされるボンディングワイヤの長さを最短として高周波信号の伝送損失を最小限に抑えることができる。
【0023】
本発明の半導体装置は、本発明の半導体パッケージと、穴部7に収容され載置固定されるとともにメタライズ配線層1cに電気的に接続された半導体素子6と、基体1の上面に接合された蓋体4とを具備している。具体的には、基体1の穴部7に半導体素子6を収容しガラス,樹脂,ロウ材等の接着剤を介して接着固定するとともに、半導体素子6の各電極をボンディングワイヤを介して所定のメタライズ配線層1cに接続し、しかる後、基体1上面にシールリング3を介して蓋体4をシーム溶接等により接合して封止することにより、半導体素子6を内部に気密に封止した半導体装置となる。メタライズ配線層1cは、セラミック層等を多層積層して成る基体1の側部を貫通して形成されることにより、基体1外面のメタライズ層に電気的に接続されている。そして、半導体素子6と外部電気回路とは、リード端子5を介して電気的に接続されることとなる。
【0024】
なお、本発明は上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更を施すことは何等差し支えない。例えば、半導体素子6は、LD,PD等の光半導体素子、またはIC,LSI等の半導体集積回路素子であってもよい。
【0025】
【発明の効果】
本発明の半導体素子収納用パッケージは、上面に形成された凹部の底面の中央部に半導体素子を収容するための開口形状が略長方形の穴部が形成された基体と、凹部の底面に穴部の開口縁の長辺から凹部の側面にかけて、長辺側の端部が長辺に対して略直交するとともに長辺に対して全体として斜めに伸びるように形成された複数のメタライズ配線層とを具備していることにより、穴部とメタライズ配線層との位置がずれても、直線部とされたメタライズ配線層の長辺側の端部の範囲内に位置ずれをおさめることができ、実質的にメタライズ配線層のボンディング位置がずれることがなくなる。その結果、メタライズ配線層の端部にボンディングされるボンディングワイヤの長さを最短として高周波信号の伝送損失を最小限に抑えることができる。
【0026】
本発明の半導体装置は、本発明の半導体素子収納用パッケージと、穴部に収容されるとともに複数のメタライズ配線層に電気的に接続された半導体素子と、基体の上面に接合された蓋体とを具備したことにより、半導体素子に高周波信号を低損失で入出力できるものとなる。
【図面の簡単な説明】
【図1】本発明の半導体素子収納用パッケージについて実施の形態の例を示す斜視図である。
【図2】図1の半導体素子収納用パッケージの上面図である。
【図3】従来の半導体素子収納用パッケージの例を示す斜視図である。
【図4】図3の半導体素子収納用パッケージの上面図である。
【符号の説明】
1:基体
1a:凹部
1c:メタライズ配線層
6:半導体素子
7:穴部
Claims (2)
- 上面に形成された凹部の底面の中央部に半導体素子を収容するための開口形状が略長方形の穴部が形成された基体と、前記凹部の底面に前記穴部の開口縁の長辺から前記凹部の側面にかけて、前記長辺側の端部が前記長辺に対して略直交する直線部と、前記長辺に対して全体として斜めに伸びるように形成された互いに略平行で一定幅の残部とから成る複数のメタライズ配線層とを具備し、前記直線部は、その長さが0.2〜3mmであるとともにその幅が残部の50〜90%であることを特徴とする半導体素子収納用パッケージ。
- 請求項1記載の半導体素子収納用パッケージと、前記穴部に収容されるとともに前記複数のメタライズ配線層に電気的に接続された半導体素子と、前記基体の上面に接合された蓋体とを具備したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002156844A JP3898571B2 (ja) | 2002-05-30 | 2002-05-30 | 半導体素子収納用パッケージおよび半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002156844A JP3898571B2 (ja) | 2002-05-30 | 2002-05-30 | 半導体素子収納用パッケージおよび半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003347461A JP2003347461A (ja) | 2003-12-05 |
JP3898571B2 true JP3898571B2 (ja) | 2007-03-28 |
Family
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Family Applications (1)
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Country | Link |
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JP (1) | JP3898571B2 (ja) |
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