JPS63216366A - 集積回路用パツケ−ジ - Google Patents
集積回路用パツケ−ジInfo
- Publication number
- JPS63216366A JPS63216366A JP5071387A JP5071387A JPS63216366A JP S63216366 A JPS63216366 A JP S63216366A JP 5071387 A JP5071387 A JP 5071387A JP 5071387 A JP5071387 A JP 5071387A JP S63216366 A JPS63216366 A JP S63216366A
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- dielectric substrate
- substrate
- package
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 239000004020 conductor Substances 0.000 claims abstract description 27
- 230000000149 penetrating effect Effects 0.000 claims abstract description 7
- 230000013011 mating Effects 0.000 claims description 2
- 239000011104 metalized film Substances 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のリード状端子が横並びに配設された外部接続端子
部を有する集積回路用パッケージにおいて、 誘電体基板を介して端子の並び面に対向する接地用導体
に、誘電体基板内に貫通せずに突出する突出部を端子に
対応させて設けることにより、端子の線路インピーダン
スの整合をとり且つ端子間のクロストークを低減させ、
然も端子間隔の縮小を可能にしたものである。
部を有する集積回路用パッケージにおいて、 誘電体基板を介して端子の並び面に対向する接地用導体
に、誘電体基板内に貫通せずに突出する突出部を端子に
対応させて設けることにより、端子の線路インピーダン
スの整合をとり且つ端子間のクロストークを低減させ、
然も端子間隔の縮小を可能にしたものである。
本発明は、複数のリード状端子が横並びに配設された外
部接続端子部を有する集積回路用パンケージに係り、特
に、その外部接続端子部の構成に関す。
部接続端子部を有する集積回路用パンケージに係り、特
に、その外部接続端子部の構成に関す。
上記パッケージは、集積回路が高速化された際に上記端
子部における端子の線路インピーダンスの整合および端
子間のクロストークの低減がｆｆｌ’？になり、更に高
集積化された際にもそれらの確保が求められる。
子部における端子の線路インピーダンスの整合および端
子間のクロストークの低減がｆｆｌ’？になり、更に高
集積化された際にもそれらの確保が求められる。
第５図は集積回路用パッケージの従来例の要部を示す斜
視図（ａｌと図Ｔａ１図示Ｘ−Ｘ、Ｙ−Ｙの側断面図（
ｂ） （ｅ）である。
視図（ａｌと図Ｔａ１図示Ｘ−Ｘ、Ｙ−Ｙの側断面図（
ｂ） （ｅ）である。
同図において、アルミナなどの誘電体からなり枠状をな
す誘電体基板１の上面に導電パターンからなる複数のリ
ード状の端子２が横並びに配列され、その上に基板１と
同し誘電体からなり幅が基板１より小さな棒状をなす誘
電体基板３が端子２の内側と外側とを露出させて固着さ
れ、且つ、基Ｆｊ、１の下面に銅などの金属からなる接
地用導体４が設けられて、外部接続端子部５を構成して
いる。
す誘電体基板１の上面に導電パターンからなる複数のリ
ード状の端子２が横並びに配列され、その上に基板１と
同し誘電体からなり幅が基板１より小さな棒状をなす誘
電体基板３が端子２の内側と外側とを露出させて固着さ
れ、且つ、基Ｆｊ、１の下面に銅などの金属からなる接
地用導体４が設けられて、外部接続端子部５を構成して
いる。
端子２の内側は、図（ｂ）に示す如く接地用導体４の上
面中央部に搭載される集積回路チップＣに接続され、端
子２の外側は、外部回路に接続される。
面中央部に搭載される集積回路チップＣに接続され、端
子２の外側は、外部回路に接続される。
なお多くの場合、チップＣを搭載した後、基板３上に金
属の蓋が被せられる。このため基板３の上面に他方の接
地用導体となるメタライズ膜を設けておくことが多い。
属の蓋が被せられる。このため基板３の上面に他方の接
地用導体となるメタライズ膜を設けておくことが多い。
上記構成のパッケージは、端子２が伝送線路を形成し、
その線路インピーダンスが外部回路のインピーダンスよ
り高いのが一般である。
その線路インピーダンスが外部回路のインピーダンスよ
り高いのが一般である。
このため、外部回路から入力した信号がインピーダンス
不整合により反射し、また上記の線路インピーダンスが
高いことから隣接する端子２の相互間にクロストークが
発生するようになり、超高速動作の際に誤動作を招く問
題がある。
不整合により反射し、また上記の線路インピーダンスが
高いことから隣接する端子２の相互間にクロストークが
発生するようになり、超高速動作の際に誤動作を招く問
題がある。
そこで、他の従来例として、第５図（Ｃ）に対応させた
第６図の側断面図に示す如く、端子２の両側に接地用導
体４に繋がる導電体６を設けて、−Ｆ記の線路インピー
ダンスを所定の大きさにすると共にクロストークを低減
させたパンケージがある。
第６図の側断面図に示す如く、端子２の両側に接地用導
体４に繋がる導電体６を設けて、−Ｆ記の線路インピー
ダンスを所定の大きさにすると共にクロストークを低減
させたパンケージがある。
一方、集積回路の高集積化が進んでくると、それに伴い
端子２の数が増加し、超高速集積回路では、インピーダ
ンス整合およびクロストーク低減を確保しながら端子２
相互間の間隔の縮小が要請される。
端子２の数が増加し、超高速集積回路では、インピーダ
ンス整合およびクロストーク低減を確保しながら端子２
相互間の間隔の縮小が要請される。
しかしながら、先に述べた導電体６を設けて線路インピ
ーダンスを所定の大きさにしクロストークを低減させた
パッケージは、隣接する端子２の間に導電体６が介在す
るため、端子２相互間の間隔の縮小が制約され、上記の
要請に応えるのが困難である。
ーダンスを所定の大きさにしクロストークを低減させた
パッケージは、隣接する端子２の間に導電体６が介在す
るため、端子２相互間の間隔の縮小が制約され、上記の
要請に応えるのが困難である。
上記問題点は、内部に集積回路チップを収納し、該チッ
プと外部回路とを接続する複数のリード状端子が横並び
に配設された外部接続端子部を有する集積回路用パフケ
ージにおいて、上記端子部は、市ね合わせて固着された
２つの誘電体基板の合わせ面に上記端子が並び、且つ、
少なくとも一方の誘電体基板の外側の面に、該各端子の
配設領域あるいは各端子の間の領域で該誘電体基板内に
該誘電体基板を貫通せずに突出する突出部を有する接地
用導体が設けられてなる本発明の集積回路用バ・７ケー
ジによって解決される。
プと外部回路とを接続する複数のリード状端子が横並び
に配設された外部接続端子部を有する集積回路用パフケ
ージにおいて、上記端子部は、市ね合わせて固着された
２つの誘電体基板の合わせ面に上記端子が並び、且つ、
少なくとも一方の誘電体基板の外側の面に、該各端子の
配設領域あるいは各端子の間の領域で該誘電体基板内に
該誘電体基板を貫通せずに突出する突出部を有する接地
用導体が設けられてなる本発明の集積回路用バ・７ケー
ジによって解決される。
先に述べた第５図図示の従来例は、端子２の線路インピ
ーダンスの高いことがインピーダンス不整合とクロスト
ークとを招いていた。
ーダンスの高いことがインピーダンス不整合とクロスト
ークとを招いていた。
上記接地用導体の上記突出部は、この線路インピーダン
スを低くさせるように作用し、且つその突出の程度がそ
のインピーダンスを加減するので、インピーダンスを突
出部のない場合より低い所定の値に近づけて、外部回路
に対しインピーダンスを整合させ、同時にクロストーク
を低減させる。
スを低くさせるように作用し、且つその突出の程度がそ
のインピーダンスを加減するので、インピーダンスを突
出部のない場合より低い所定の値に近づけて、外部回路
に対しインピーダンスを整合させ、同時にクロストーク
を低減させる。
然もこの突出部は、それが内に突出する誘電体基板を貫
通せぬことからして、隣接する上記端子（従来例の端子
２）の間に介在することがないので、本パッケージは、
第５図図示従来例で困難であった端子間隔の縮小が容易
であり、超高速集積回路の高集積化に伴う端子数の増加
に応えることが出来る。
通せぬことからして、隣接する上記端子（従来例の端子
２）の間に介在することがないので、本パッケージは、
第５図図示従来例で困難であった端子間隔の縮小が容易
であり、超高速集積回路の高集積化に伴う端子数の増加
に応えることが出来る。
以下本発明による集積回路用パッケージの実施例につい
て第１図〜第４図により説明する。全図を通じ同一符号
は同一対象物を示す。
て第１図〜第４図により説明する。全図を通じ同一符号
は同一対象物を示す。
第１図は実施例の要部を示す斜視図（ａ）と図（ａ１図
図示−ｘ、ｙ−ｙの側断面図（ｂ） （Ｃ）、第２図は
他の実施例を説明する側断面図、第３図は別の実施例を
説明する側断面図、第４図は更に別の実施例を説明する
側断面図であり、第２図および第４図は第１図（Ｃ）に
また第３図は第１図（ｂｌに対応させた図である。
図示−ｘ、ｙ−ｙの側断面図（ｂ） （Ｃ）、第２図は
他の実施例を説明する側断面図、第３図は別の実施例を
説明する側断面図、第４図は更に別の実施例を説明する
側断面図であり、第２図および第４図は第１図（Ｃ）に
また第３図は第１図（ｂｌに対応させた図である。
第１図において、アルミナなどの誘電体からなり枠状を
なす誘電体基板１１の上面に導電パターンからなる複数
のリード状の端子１２が横並びに配列され、その上に基
板１１と同じ誘電体からなり幅が基板１１より小さな枠
状をなす誘電体基板１３が端子１２の内側と外側とを露
出させて固着され、且つ、基板１１の下面に銅などの金
属からなる接地用導体１４が設けられて、外部接続端子
部１５を構成している。
なす誘電体基板１１の上面に導電パターンからなる複数
のリード状の端子１２が横並びに配列され、その上に基
板１１と同じ誘電体からなり幅が基板１１より小さな枠
状をなす誘電体基板１３が端子１２の内側と外側とを露
出させて固着され、且つ、基板１１の下面に銅などの金
属からなる接地用導体１４が設けられて、外部接続端子
部１５を構成している。
ここで、接地用導体１４は、並んだ端子１２の間および
両側の直下部分に、端子１２に平行して誘電体基板１１
の内に貫通せずに突出する帯状の突出部１６を有してお
り、この点が第５図図示従来例と構成を異にしている。
両側の直下部分に、端子１２に平行して誘電体基板１１
の内に貫通せずに突出する帯状の突出部１６を有してお
り、この点が第５図図示従来例と構成を異にしている。
そして従来例の場合と同様に、端子１２の内側は、図ｆ
ｂｌに示す如（接地用導体１４の上面中央部に搭載され
る集積回路チップＣに接続され、端子１２の外側は、外
部回路に接続される。
ｂｌに示す如（接地用導体１４の上面中央部に搭載され
る集積回路チップＣに接続され、端子１２の外側は、外
部回路に接続される。
なお、第５図図示従来例で説明したように、基板１３の
上面には、他方の接地用導体となるメタライズ膜を設け
てあっても良い。
上面には、他方の接地用導体となるメタライズ膜を設け
てあっても良い。
上記構成のパッケージは、従来例の場合と同様に、端子
１２が伝送線路を形成するが、突出部１６が接地用導体
１４の端子１２に対する電磁的結合を高めるので、端子
１２の線路インピーダンスは、突出部１６のない場合よ
り低（なっており、外部回路のインピーダンスに略一致
している。また上記電磁的結合の高いことにより、隣接
する端子１２相互間のクロストークが低減している。
１２が伝送線路を形成するが、突出部１６が接地用導体
１４の端子１２に対する電磁的結合を高めるので、端子
１２の線路インピーダンスは、突出部１６のない場合よ
り低（なっており、外部回路のインピーダンスに略一致
している。また上記電磁的結合の高いことにより、隣接
する端子１２相互間のクロストークが低減している。
なお、上記電磁的結合の強さは、主として突出部１６の
高さにより変わるので、その高さを変えることによりイ
ンピーダンスを変えることが出来る。
高さにより変わるので、その高さを変えることによりイ
ンピーダンスを変えることが出来る。
然も突出部１６が基板１１の内に留まり、隣接する端子
１２の間に導電体が介在しないので、例えば端子１２の
幅が０．２ｍの場合にその間隔（ピッチ）を０．４Ｈに
することが出来るといった具合に、第６図図示従来例の
場合には困難であった端子間隔の縮小が容易であり、超
高速集積回路の高築積化に伴う端子数の増加に応えるこ
とが出来る。
１２の間に導電体が介在しないので、例えば端子１２の
幅が０．２ｍの場合にその間隔（ピッチ）を０．４Ｈに
することが出来るといった具合に、第６図図示従来例の
場合には困難であった端子間隔の縮小が容易であり、超
高速集積回路の高築積化に伴う端子数の増加に応えるこ
とが出来る。
この突出部１６は、基板１１に接地用導体１４を接合す
るため基板１１の表面に形成するメタライズ膜を利用し
て形成することが出来る。
るため基板１１の表面に形成するメタライズ膜を利用し
て形成することが出来る。
即ち、突出部１６の高さに相当する厚さを有し突出部１
６のパターンに相当する開孔を設けた第一のグリーンシ
ートと基板１１の残りの高さに相当する厚さの第二のグ
リーンシートとを重ねて一体化し、第一のグリーンシー
ト上の全面に上記メタライズ膜にする金属ペーストを上
記開孔を埋めて塗布し、また第二のグリーンシート上に
は端子１２のパターンを位置合わせして形成した後、−
上記開孔の部分が突出部１６となるように基板１１の焼
成前の状態のものを切り出せば良い。焼成によって上記
開孔の部分が導電体で埋められ突出部１６となる。
６のパターンに相当する開孔を設けた第一のグリーンシ
ートと基板１１の残りの高さに相当する厚さの第二のグ
リーンシートとを重ねて一体化し、第一のグリーンシー
ト上の全面に上記メタライズ膜にする金属ペーストを上
記開孔を埋めて塗布し、また第二のグリーンシート上に
は端子１２のパターンを位置合わせして形成した後、−
上記開孔の部分が突出部１６となるように基板１１の焼
成前の状態のものを切り出せば良い。焼成によって上記
開孔の部分が導電体で埋められ突出部１６となる。
接地用導体１４における突出部１６の設ける位置は、第
２図に示す如く、端子１２の直下部分であっても良い。
２図に示す如く、端子１２の直下部分であっても良い。
この場合も突出部１６が先の実施例の場合と同様に作用
することは、先の説明で理解されよう。
することは、先の説明で理解されよう。
また突出部１６は、第３図に示す如く、帯状でなくして
突起が端子１２に平行な線上に並んだものであっても良
い。
突起が端子１２に平行な線上に並んだものであっても良
い。
超高速動作の場合であっても信号波長が一般に上記突起
の配置ピッチに比して大きいので、この突出部１６は、
先の帯状をなす突出部１６と同様に作用する。
の配置ピッチに比して大きいので、この突出部１６は、
先の帯状をなす突出部１６と同様に作用する。
更に、第４図に示す如く、基板１４の上面に先に述べた
メタライズ膜からなる他方の接地用導体１７が設けられ
る場合、接地用導体１７に突出部１６と同様な突出部１
８を設けても良い。突出部１８は突出部１６と同様に作
用し、図示の場合は、突出部１６と１８との組み合わせ
によりインピーダンスを調整している。そして、突出部
１８のみで所望のインピーダンスにすることが出来る場
合には、突出部１６を設けなくとも良い。
メタライズ膜からなる他方の接地用導体１７が設けられ
る場合、接地用導体１７に突出部１６と同様な突出部１
８を設けても良い。突出部１８は突出部１６と同様に作
用し、図示の場合は、突出部１６と１８との組み合わせ
によりインピーダンスを調整している。そして、突出部
１８のみで所望のインピーダンスにすることが出来る場
合には、突出部１６を設けなくとも良い。
なお、第２図〜第４図で示した実施例における突出部１
６および１８の形成は、第１図で示した実施例の場合と
同様にして形成することが出来る。
６および１８の形成は、第１図で示した実施例の場合と
同様にして形成することが出来る。
以上説明したように本発明の構成によれば、複数のリー
ド状端子が横並びに配設された外部接続端子部を有する
集積回路用パッケージにおいて、端子の線路インピーダ
ンスの整合をとり且つ端子間のクロストークを低減させ
、然も端子間隔の縮小が可能になり、超高速集積回路の
高築積化に伴う端子数の増加に応えることを可能にさせ
る効果がある。
ド状端子が横並びに配設された外部接続端子部を有する
集積回路用パッケージにおいて、端子の線路インピーダ
ンスの整合をとり且つ端子間のクロストークを低減させ
、然も端子間隔の縮小が可能になり、超高速集積回路の
高築積化に伴う端子数の増加に応えることを可能にさせ
る効果がある。
第１図は本発明の実施例の斜視図と側断面図、第２図は
他の実施例の側断面図、 第３図は別の実施例の側断面図、 第４図は更に別の実施例の側断面図、 第５図は従来例の斜視図と側断面図、 第６図は他の従来例の側断面図、 である。 図において、 ｌ、３．１１．１３は誘電体基板、 ２．１２は端子、 ４．１４．１７は接地用導体、 ５．１５は外部接続端子部、 ６は導電体、 １６．１８は突出部、 Ｃは集積回路チップ、 である。 代理人 弁理士 井桁点−′（ ゛＼ り敦スｆ列の斜視図とル・ｊ断面図 子う后 イで−０４ｆ５釆グクリ つ項・ｊ所ａａＪｇ認
他の実施例の側断面図、 第３図は別の実施例の側断面図、 第４図は更に別の実施例の側断面図、 第５図は従来例の斜視図と側断面図、 第６図は他の従来例の側断面図、 である。 図において、 ｌ、３．１１．１３は誘電体基板、 ２．１２は端子、 ４．１４．１７は接地用導体、 ５．１５は外部接続端子部、 ６は導電体、 １６．１８は突出部、 Ｃは集積回路チップ、 である。 代理人 弁理士 井桁点−′（ ゛＼ り敦スｆ列の斜視図とル・ｊ断面図 子う后 イで−０４ｆ５釆グクリ つ項・ｊ所ａａＪｇ認
Claims (1)
- 【特許請求の範囲】 内部に集積回路チップを収納し、該チップと外部回路と
を接続する複数のリード状端子が横並びに配設された外
部接続端子部を有する集積回路用パッケージにおいて、 上記端子部は、重ね合わせて固着された２つの誘電体基
板の合わせ面に上記端子が並び、且つ、少なくとも一方
の誘電体基板の外側の面に、該各端子の配設領域あるい
は各端子の間の領域で該誘電体基板内に該誘電体基板を
貫通せずに突出する突出部を有する接地用導体が設けら
れてなることを特徴とする集積回路用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071387A JPS63216366A (ja) | 1987-03-05 | 1987-03-05 | 集積回路用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071387A JPS63216366A (ja) | 1987-03-05 | 1987-03-05 | 集積回路用パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63216366A true JPS63216366A (ja) | 1988-09-08 |
Family
ID=12866530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5071387A Pending JPS63216366A (ja) | 1987-03-05 | 1987-03-05 | 集積回路用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63216366A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218230A (en) * | 1990-09-28 | 1993-06-08 | Fujitsu Limited | Ic package with electric conductor lines in dielectric package body |
| JP2011181897A (ja) * | 2010-02-03 | 2011-09-15 | Toshiba Corp | 半導体素子収納用パッケージ及びそれを用いた半導体装置 |
| WO2013015216A1 (ja) * | 2011-07-26 | 2013-01-31 | 京セラ株式会社 | 半導体素子収納用パッケージ、これを備えた半導体装置および電子装置 |
-
1987
- 1987-03-05 JP JP5071387A patent/JPS63216366A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218230A (en) * | 1990-09-28 | 1993-06-08 | Fujitsu Limited | Ic package with electric conductor lines in dielectric package body |
| JP2011181897A (ja) * | 2010-02-03 | 2011-09-15 | Toshiba Corp | 半導体素子収納用パッケージ及びそれを用いた半導体装置 |
| WO2013015216A1 (ja) * | 2011-07-26 | 2013-01-31 | 京セラ株式会社 | 半導体素子収納用パッケージ、これを備えた半導体装置および電子装置 |
| JP5537736B2 (ja) * | 2011-07-26 | 2014-07-02 | 京セラ株式会社 | 半導体素子収納用パッケージ、これを備えた半導体装置および電子装置 |
| US8952518B2 (en) | 2011-07-26 | 2015-02-10 | Kyocera Corporation | Semiconductor device housing package, and semiconductor apparatus and electronic apparatus including the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4881116A (en) | Package for integrated circuit | |
| US4839717A (en) | Ceramic package for high frequency semiconductor devices | |
| KR900001273B1 (ko) | 반도체 집적회로 장치 | |
| EP1195079B1 (en) | An arrangement for mounting chips in multilayer printed circuit boards | |
| US6573600B2 (en) | Multilayer wiring substrate having differential signal wires and a general signal wire in different planes | |
| US7649499B2 (en) | High-frequency module | |
| US5225709A (en) | Package having a structure for stabilizing and/or impedance-matching a semiconductor IC device accommodated therein | |
| US4513266A (en) | Microwave ground shield structure | |
| US5495125A (en) | Molded semiconductor device | |
| US6489679B2 (en) | High-frequency package | |
| US8791369B2 (en) | Electronic component | |
| US7098531B2 (en) | Jumper chip component and mounting structure therefor | |
| US5923234A (en) | Hermetic feedthrough using three-via transmission lines | |
| US6140698A (en) | Package for microwave and mm-wave integrated circuits | |
| US6781488B2 (en) | Connected construction of a high-frequency package and a wiring board | |
| JPS63216366A (ja) | 集積回路用パツケ−ジ | |
| EP0272188A2 (en) | Ceramic package for high frequency semiconductor devices | |
| JPH11330298A (ja) | 信号端子付パッケージおよびそれを用いた電子装置 | |
| US20050167797A1 (en) | Structure package | |
| EP0486273B1 (en) | Package for microwave IC | |
| US7817438B2 (en) | Transceiver module and PCB structure thereof | |
| US6509633B1 (en) | IC package capable of accommodating discrete devices | |
| EP0962976A3 (en) | Intergrated circuit having unique lead configuration | |
| JP2661570B2 (ja) | 高周波装置 | |
| US20030234403A1 (en) | Optical package structure |