JPS62269349A - 半導体装置 - Google Patents

半導体装置

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JPS62269349A
JPS62269349A JP61112562A JP11256286A JPS62269349A JP S62269349 A JPS62269349 A JP S62269349A JP 61112562 A JP61112562 A JP 61112562A JP 11256286 A JP11256286 A JP 11256286A JP S62269349 A JPS62269349 A JP S62269349A
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JP
Japan
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transmission line
substrate
conductor film
width
lcc
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Yasuhiro Hosono
細野　泰宏
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にリードレスチップキャ
リア構造の半導体装置に関する。
〔従来の技術〕
従来から提供されているリードレスチップキャリア（以
下、ＬＣＣと称する）は、第２図（ａ）〜（Ｃ）に示す
ように、主にアルミナセラミックの基板１１にスパッタ
法、蒸着法等により所要パターンの伝送線路１２を形成
し、この伝送線路１２の一部で構成したチップ搭載部１
３に半導体チップ１５を半田や導電性ペーストで接着し
、この半導体チップ１５の電極バッドと前記伝送線路パ
ターン１２とを金属線１６で接続する構成となっている
。そして、前記伝送線路１２の先端部はアルミナセラミ
ック基板１１の裏面にまで延設され、この裏面先端１２
ａにおいて外部回路に電気接続する構成となっている。
ここで、このＬＣＣにおける特性インピーダンスは、ア
ルミナセラミック基板１１の比誘電率を約１０としかつ
伝送線路１２を形成する導体の膜厚が伝送線路幅に比較
して無視できるものとすると、アルミナセラミック基板
１．１の裏面の接地面から表面の伝送線路１２までの距
離と、伝送線路１２自携の幅の比で決定される。したが
って、伝送線路１２の幅Ｗが接地面からの距離１１に比
較して小さい場合には、伝送線路１２の特性インピーダ
ンスは５０Ωより高く、逆に大きい場合には５０Ωより
低く、略等しい場合（Ｗ　／　Ｈ＝　０．９５）には５
０Ωとなる。
〔発明が解決しようとする問題点Ｊ −１−述した従来のｉ、　ｃ　ｃでは、アルミナセラミ
ック基板１１の裏面には接地面となるべき金属面は存在
していない。このため、実際の接地面から伝送線路１２
までの距離は基板１１の厚さよりも大きくなる。通常、
このアルミナセラミック基板１１の厚さｌｅｔ：　２５
０〜７００／７ｍのものが使用されるため、伝送線路１
２の幅は１本当たり８０〜２００μｍである。これ＋；
１．　’Ｆ　＞Ｎ体千ツブ１３における電極パッド、つ
まり他−Ｊ綿が多数本の場合にはこれに対応し°ζ伝送
線路数を多数本に設定する必要があるためであり、Ｌ　
ＣＧの＝１法の制約からは各伝送線路の幅は小さいもの
となる。このため、ごの■、ＣＣにおける特性インピー
ダンスは５０Ωよりも高くならざるを得す、測定系のイ
ンピーダンスとして代表的な５０Ωの系に対してインピ
ーダンスの整合がとれないという問題が生じることにな
る。
この場合、伝送線路の特性インピーダンスを５０Ωに設
定しようとすると、その線路幅をアルミナセラミック基
板ＩＩの厚さに等しくしなければならず、最低でも２５
０μｍ程度となり、所要数の伝送線路数を配設する場合
にはＬ　ＣＣの寸法が極めて大きなものになる。
逆に、基板１１の厚さを薄くして特性インピーダンスを
５０Ωに設定することも考えられ、その厚さを仮に伝送
線路の最少幅である５０μｍに形成しても、前述のよう
にこの基板１１の裏面には接地面となるべき金属面がな
いために実際の接地面までの距離は５０μｍよりも大き
くなり、結局特性インピーダンスは５０Ωよりも高くな
ってしまう。
したがって、整合回路を付設して半導体チップの特性イ
ンピーダンスを５０Ωに設定することになるが、この半
導体チップと外部回路とを結ぶ伝送線路１２の特性イン
ピーダンスが５ｏΩ以外の値であると、外部回路からめ
た半導体装ノブのインピーダンスＣ１ｌ最ｊｉｊ５０Ω
とはならず、インピーダンス不整合とな−、゛Ｃ信号伝
送に１１失を生じてしまう。
〔問題点を解決するだめの手段〕
本発明の半導体装置は、以］−の問題を解消し、伝送線
路の特性インピーダンスを５０Ωに設定して外部回路と
の間のインピーダンス整合をとることを可能とするもの
である。
本発明の半導体装置は、１．、　ＣＣにおいて、アルミ
ナセラミック）４板の裏面に接地面としての導体膜を形
成するとともに、前記基板表面に形成した伝送線路とこ
の導体膜とでマイクロス］・リップ線路を構成し、かり
この伝送線路の周辺部をテーパ状に線幅を増大した構成
としている。
〔実施例〕
次に、本発明を図面を参１１４１　して説明する。
第１図は本発明の・実施例を示す図であり、同図におい
て、（ａ）は」二面図、（ｂ）は断面図、（Ｃ）は下面
図である。
このＬ　ＣＣでは、アルミナセラミック基板１の表面中
央部にはチップ搭載部を金属膜３で形成し、またこのチ
ップ搭載部３の周囲位置から表面、側面及び裏面の周辺
部に亘って電気導体を所要パターンに形成した伝送線路
２を形成している。この伝送線路２は例えば真空蒸着法
、スパック法或いは鍍金法により金属膜を形成し、これ
を選択エツチングしてパターニングする等の方法によっ
て形成する。また、前記基板ｌの裏面の中央部から中帯
部に亘る範囲には電気導体膜４を形成し、これを接地面
として構成している。この接地面４の形成により、これ
に対応する基板１の表面に形成した伝送線路２の一部は
マイクロストリップ線路として構成されることになる。
そして、前記チップ搭載部３に半田や導電性ペーストを
用いて半導体チップ５を固着し、この半導体チップ５の
電極バッド５ａを金属線６で前記伝送線路２の一部に接
続している。また、このＬＣＣを実装する場合には、基
板１の裏面周辺部に配設した伝送線路２の裏面先端２ａ
を図外の回路に接続する構成となっている。
ここで、前記伝送線路２は、図示Ｃ３からＣ２までの裏
面に接地面４が存在する領域、つまりマイクロストリッ
プ線路として構成されている領域では幅寸法をＷａとし
ており、基板１の厚さＨに等しくしている。これにより
、この領域での伝送線路２の特性インピーダンスは５０
Ωに設定されている。また、Ｃ２から周縁のＣ３までの
領域では徐々に幅寸法を増大さ−Ｉてテーパ状とし、最
終的に裏面先端２ａでは幅寸法をＷ　ｂ　（Ｗ　ｂ　＞
　Ｗ　ａ　＞に設定している。
ここで、前記Ｊ、（板１の厚さ）Ｊ法Ｈ及び伝送線路２
の幅寸法Ｗ　ａは、５０〜１５０７１ｍの範囲に設定し
ている。これは、伝送線路２の本数を多くするためには
線幅をできるだけ小さくすることが好ましく、一方半導
体チツブ５との間に金属線６を接続するためにはワイヤ
ボンダの制約から少なくとも５０μｍの線幅を必要とす
るためである。また、線幅をこの範囲に設定すると、Ｌ
　ＣＣのサイズを大型化することはなく、しかも半導体
チップ５の熱放散性も大幅に改善することができる。
一方、伝送線路２の幅寸法ｗｂは、これを外部の回路や
他のＬＣＣとの電気的な接続をとるために用いられるが
、このとき外部の回路パターンをアルミナセラミック上
のマイクロストリップラインで形成することを考えると
、現在一般に用いられている基板の厚さは２５０μｍ　
、　３８０μｍ　、　６３５μｍのものが代表的である
ため、これらの基板上の伝送線路の太さも２５０μｍ以
上となる。即ち、ｗｂとして例えば２５０１７ｍを選択
すれば、外部の線路パターンも２５０μｍ厚の基板」二
に２５０μｍの線路として構成しておけば、そのまま５
０Ω同志の接続を構成できる。
更に、伝送線路２のＣ２からＣａｌの領域では、裏面に
接地面４が存在しないため、実際の接地面までの距離は
基板１の厚さ１］よりも大きくなり、線路幅をＷａとし
ておくとその特性インピーダンスは５０Ωよりも高くな
る。しかしながら、この場合には線路をテーパ状に形成
して線幅を徐々に大きくしているので特性インピーダン
スを５ｏΩに近い値に設定することが可能となる。この
ため、裏面先端２ａにおいて外部の５０Ω線路との不整
合がなくなり、電気的な接続が可能となる。
なお、接地面４の厚さは伝送線路２の厚さに等しくして
いるが、これは厚く形成することは勿論可能である。ま
た、半導体チップを封止するためのセラミックカバーを
付設するようなＬＣＣにおいても同様に適用できる。
〔発明の効果〕
以」二説明したように本発明は、Ｌ　ＣＣにおいてアル
ミナセラミック法板の裏面に接地面としての導体膜を形
成するとともに、基板表面に形成した伝送線路とでマイ
クロストリップ線路を構成し、かつこの伝送線路の周辺
部をテーパ状に線幅を増大した構成としているので、導
体膜により伝送線路幅と実質的基板厚さとを等しくして
特性インピーダンスを例えば５０Ω等のように所定の値
に容易に設定でき、かつＬ　ＣＣのサイズの小型化及び
放熱性の向上を図り、しかも外部回路との間のインピー
ダンス整合を容易にとることもできる。
【図面の簡単な説明】
第１図は本発明の一実施例を示し、同図（ａ）は上面図
、同図（ｂ）は断面図、同図（Ｃ）は下面図、第２図は
従来の一例を示し、同図（ａ）は上面図５同図（ｂ）は
断面図、同図（Ｃ）は下面図である。 】・・・アルミナセラミック基板、２・・・伝送線路、
３・・・チップ搭載部、４・・・導体膜（接地面）、５
・・・半導体チップ、６・・・金属線、１１・・・アル
ミナセラミック基板、１２・・・伝送線路、１５・・・
半導体チップ、１６・・・金属線。

Claims (2)

    【特許請求の範囲】
  1. （１）アルミナセラミック基板に導体膜で所要パターン
    の伝送線路を形成し、かつこの基板上に半導体チップを
    搭載して前記伝送線路に電気的に接続するようにした半
    導体装置においてアルミナセラミック基板の裏面に接地
    面としての導体膜を形成するとともに、前記基板表面に
    形成した伝送線路とこの導体膜とでマイクロストリップ
    線路を構成し、かつこの伝送線路の周辺部をテーパ状に
    線幅を増大した構成としたことを特徴とする半導体装置
    。
  2. （２）アルミナセラミック基板の厚さ寸法及びマイクロ
    ストリップ線路としての伝送線路幅寸法を５０〜１５０
    μｍの範囲に設定してなる特許請求の範囲第１項記載の
    半導体装置。
JP61112562A 1986-05-19 1986-05-19 半導体装置 Pending JPS62269349A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4953006A (en) * 1989-07-27 1990-08-28 Northern Telecom Limited Packaging method and package for edge-coupled optoelectronic device
US4980753A (en) * 1988-11-21 1990-12-25 Honeywell Inc. Low-cost high-performance semiconductor chip package
US4996588A (en) * 1988-03-25 1991-02-26 Thomson Hybrides Et Microondes Device for interconnection and protection of a bare microwave component chip
US7388279B2 (en) * 2003-11-12 2008-06-17 Interconnect Portfolio, Llc Tapered dielectric and conductor structures and applications thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4996588A (en) * 1988-03-25 1991-02-26 Thomson Hybrides Et Microondes Device for interconnection and protection of a bare microwave component chip
US4980753A (en) * 1988-11-21 1990-12-25 Honeywell Inc. Low-cost high-performance semiconductor chip package
US4953006A (en) * 1989-07-27 1990-08-28 Northern Telecom Limited Packaging method and package for edge-coupled optoelectronic device
US7388279B2 (en) * 2003-11-12 2008-06-17 Interconnect Portfolio, Llc Tapered dielectric and conductor structures and applications thereof
US7973391B2 (en) 2003-11-12 2011-07-05 Samsung Electronics Co., Ltd. Tapered dielectric and conductor structures and applications thereof

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