KR950010107B1 - 유전 패키지 본체에 전기도선이 있는 ic 패키지 - Google Patents

유전 패키지 본체에 전기도선이 있는 ic 패키지 Download PDF

Info

Publication number
KR950010107B1
KR950010107B1 KR1019910016891A KR910016891A KR950010107B1 KR 950010107 B1 KR950010107 B1 KR 950010107B1 KR 1019910016891 A KR1019910016891 A KR 1019910016891A KR 910016891 A KR910016891 A KR 910016891A KR 950010107 B1 KR950010107 B1 KR 950010107B1
Authority
KR
South Korea
Prior art keywords
annular member
dielectric annular
conductor film
dielectric
conductor
Prior art date
Application number
KR1019910016891A
Other languages
English (en)
Other versions
KR920007134A (ko
Inventor
마사야 다마무라
요시로 모니노
Original Assignee
후지쓰 가부시끼가이샤
세끼사와 요시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 세끼사와 요시 filed Critical 후지쓰 가부시끼가이샤
Publication of KR920007134A publication Critical patent/KR920007134A/ko
Application granted granted Critical
Publication of KR950010107B1 publication Critical patent/KR950010107B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32175—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/32188—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microwave Amplifiers (AREA)
  • Waveguides (AREA)
  • Waveguide Connection Structure (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

내용 없음.

Description

유전 패키지 본체에 전기도선이 있는 IC 패키지
제1도는 캡부재가 제거된 본 발명의 제1실시예에 따른 IC 패키지의 투시도.
제2도는 제4도에서 선 II-II를 따라 취한 제1도의 IC 패키지의 단면도.
제3도는 제4도에서 선 III-III를 따라 취한 제1도의 IC 패키지의 단면도.
제4도는 제2도에서 선 IV-IV를 따라 취한 제1도의 IC 패키지의 단면도.
제5도는 제2도에서 선 V-V를 따라 취한 제1도의 IC 패키지의 단면도.
제6도는 스트립선을 도시한 도.
제7도는 마이크로스트립선을 도시한 도.
제8도는 본 발명의 제2실시예에 따른 IC 패키지의 단면도.
제9도는 제8도의 다른 단면도.
제10도는 본 발명의 제3실시예에 따른 IC 패키지의 단면도.
제11도는 본 발명의 제4실시예에 따른 IC 패키지의 단면도.
제12도는 본 발명의 제5실시예에 따른 IC 패키지의 단면도.
제13도는 종래 IC의 투시도.
제14도는 제13도의 IC 패키지의 단면도.
제15도는 제13도의 IC 패키지의 다른 단면도.
본 발명은 IC 패키지에 관한 것으로, 특히 외부장치로부터 내부 집적회로에 고속 신호를 전송하는 전기도선을 갖는 IC 패키지에 관한 것이다.
초당 수 기가 비트(Gb/s)의 신호와 같이 고속신호 처리가 가능한 집적회로를 갖는 반도체 칩은 패키지 본체안에 기밀적으로 봉지되어 있다. 첨부한 도면 제13 내지 15도는 전형적인 종래 IC 패키지 71을 나타낸다.
IC 패키지 71은 반도체 칩 72와 반도체 칩 72를 봉입하는 유전 패키지 본체로 이루어진다. 패키지 본체는 바닥부재(bottom member) 72의 중앙영역에 반도체 칩 72를 지지하기 위한 바닥부재 73, 칩 지지영역을 둘러싸는 유전체 환상부재(dielectric annular member)74a, 74b, 및 유전체 환상부재 74a, 74b 및 칩 지지영역을 덮는 캡부재 75로 구성된다. 유전체 환상부재 74a의 표면에 형성된 전기도선 76은 외부장치와 내부 직접회로 사이에 고속신호를 전송하고 내부 집적회로에 전력을 공급하기 위하여 도체막을 패턴화하여 얻어진다. 반도체 칩 72에는 본딩와이어 79에 의해 전기도선 76의 일단과 외부 도선 77에 접속되어 있는 전기도선 76의 타단에 접속된 전극패드가 제공되어 있다.
신호전송 및 전력공급용 전기도선 76은 유전체 환상부재 74a 및 74b 사이에, 즉, 유전체 환상부재 74a의 표면상에 형성되고, 또한 전기도선 76은 유전체 환상부재 74a의 하부 표면상에 형성되는 접지용 도체막 78a와 유전체 환상부재 74b의 상부 표면상에 형성되는 접지용 도체막 78b사이에 배열되어서, 소정의 특정 임피던스를 갖는 전송선을 제공한다.
전술한 배열에서, 도선 76의 양단이 리드 77 및 본딩와이어 79에 접속되도록 상부 유전체 환상부재 74b에서 그 양단을 노출하는 것이 필수적이므로, 하부 유전체 환상부재 74a의 폭을 하부 유전체 환상부재 74a상에 위치된 하부 유전체 환상부재 74b의 폭보다 크게 만든다. 제15도에서 부호 X로 표시한 하부 유전체 환상부재 74a의 상부 표면의 중앙부는 상부 유전체 환상부재 74b에 의해 덮혀지고, 부호 Y로 표시한 내부 및 외부는 공기에 노출된다.
따라서, 도선 76의 도파관은 중앙부 X에서의 스트립선(strip line) 과 내부 및 외부 Y에서의 마이크로스트립선(microstrip line)에 의해 구성되며, 그 결과 특성 임피던스의 크기가 일정하기 않고 임피던스 부정합에 의한 반사손실이 일어난다.
더우기, 도선 76중의 하나는 직류전류가 공급되는 전원선이지만, 전류의 레벨은 집적회로내의 구성 성분의 동작에 따라 변화하여 전원 공급 도선 76을 흐르는 전류는 교류전류의 성분을 포함하므로 전원공급도선 76을 흐르는 전류의 전압은 특성 임피던스에 의해 영향을 받는다. 전원전압의 변화는 마이크로스트립선에 더 크게 되는 특성 임피던스에 의해 크게 변화하고 집적회로의 동작이 불안정하게 된다는 문제점이 발생한다.
이 문제를 해결하기 위해 일본 특허공개공보(KoKai) 제 61-239650호에는 마이크로스트립선의 면적에 따라 도선의 부분을 폭넓게하여 임피던스를 정합시키는 IC 패키지가 개시되어 있다.
그러나, 이 배열에 의하면, 집적도가 저하하여 유전체 환상부재 74a 및 74b의 길이가 증가하게 되어서, 도선 76의 수가 증가되므로 소형의 IC 패키지를 설계하는 것이 어렵게 된다.
본 발명의 목적은 이러한 문제점을 해결하기 위하여 패키지의 크기를 변화시키지 않고 도선의 특성을 임피던스를 정합할 수 있는 IC 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 전원공급 도선의 특성 임피던스를 저하시킬 수 있는 IC 패키지를 제공하는 것이다.
본 발명에 의하면, 반도체 칩, 반도체 칩을 봉입하기 위하여, 바닥부재와, 바닥부재상에 배치되고 반도체 칩을 에워싸는 제1유전체 환상부재, 제1유전체 환상부재상에 배치된 제2유전체 환상부재, 및 제2유전체 환상부재에 부착된 캡 부재로 이루어지는 유전체 패키지 본체와 ; 제1 및 제2유전체 환상부재는 각각 상부와 하부표면, 내부와 외부 가장자리, 및 내부와 외부 가장자리 사이에 폭을 가지며, 제1유전체 환상부재의 폭은 제2유전체 환상부재의 폭보다 더 커서 제1유전체 환상부재의 상부 표면의 첫번째 부분이 제2유전체 환상부재에 의해 덮혀지고 제1유전체 환상부재의 상부 표면의 두번째 부분이 노출되며 ; 제1유전체 환상부재의 상부 표면상에 형성되고 제1유전체 환상부재의 내부 및 외부 가장자리 사이에 실제로 연장되는 전기도선과 ; 제1유전체 환상부재의 상부 표면상에 접지되어 형성되는 제1도체막과 ; 제2유전체 환상부재의 상부 표면상에 접지되어 형성되는 제2도체막으로 구성되어, 스트립선을 제1유전체 환상부재의 첫번째 덮혀진 부분에 대응하여 제2도체막, 전기도선 및 제1도체막의 첫번째 부분에 의해 형성하고, 마이크로스트립선을 제1유전체 환상부재의 두번째 노출된 부분에 대응하여 전기도선과 제1도체막의 두번째 부분에 의해 형성하며, 접지용 제3도체막은 제1유전체 환상부재의 두번째 노출된 부분의 적어도 일부분에 대응하여 제1유전체 환상부재에 제공되되, 제3도체막은 제1도체막보다 도선에 더 근접해있으며 도선과 함께 또하나의 마이크로스트립선(further microstrip line)을 구성하는 것을 특징으로 하는 IC 패키지가 제공되어 있다. 제1유전체 환상부재는 서로 겹쳐지는 표면을 갖는 세분된 부재들로 이루어질 수도 있고, 제3도체막은 겹쳐진 표면중의 하나에 형성될 수 있다.
이 배열에서, 제3도체막은 제1도체막보다 도선에 더 접근하여 제공된다. 제3도체막은 제1도체막의 두번째 노출된 부분과 전기도선에 의해 구성된 초기마이크로스트립선(initial microstrip line)도선과 함께 또하나의 마이크로스트립선을 구성한다. 또하나의 마이크로스트립선의 특성 임피던스는 제3도체막이 도선에 더 인접하고 제3도체막과 도선 사이의 유전체 물질의 두께가 더 얇아지기 때문에, 초기 마이크로스트립선보다 작게 될 수 있다. 따라서, 또하나의 마이크로스트립선의 특성 임피던스를 제2도체막, 전기도선 및 제1도체막의 첫번째 덮혀진 부분으로 이루어진 스트립선의 특성 임피던스와 동일하게 할 수 있다. 따라서, 모든 전기도선에 대해 특성 임피던스를 같게 할 수 있으므로 전송이 매우 개선된다.
바람직하게는, 전기도선은 신호 전송선 및 적어도 1개의 전원선을 포함하고, 접지용 제4폭 좁은 도체막은 적어도 1개의 전원선에 대응하는 제1의 유전체 환상부재에 제공되어 제3도체막에 접속된다. 이 배열에서, 제4폭 좁은 도체막은 제1도체막보다 전원공급 도선에 더 인접하여 낮은 특성 임피던스를 제공한다. 또한, 접지용 제5폭 좁은 도체막은 적어도 1개 전원선에 대응하여 제2유전체 환상 부재에 제공된다.
본 발명은 첨부한 도면을 참조하여 바람직한 실시예에 대한 다음 설명으로 부터 보다 명백시 된다.
제1 내지 4도는 본 발명의 제1실시예에 따른 IC 패키지 30을 도시한 것이다. IC패키지 30은 반도체 칩 31 및 반도체 칩 31을 봉입하는 유전 패키지 본체로 구성된다. 패키지 본체는 중앙영역에 칩 호울더 2를 갖고 반도체 칩 31을 지지하는 바닥부재 1, 바닥부재 1위에 배치되고 칩 호울더 2를 둘러싸는 제1유전체 환상부재 3, 제1유전체 환상부재 3위에 배치된 제2유전체 환상부재 7 및 유전체 환상부재 3과 7을 덮는 캡부재 10으로 구성된다. 바닥부재 1 및 유전체 환상부재 3, 7은 예를들어 알루미나 등의 절연 세라믹 물질로 만들 수 있고, 각각 평탄하고 평행한 상부 및 하부 표면을 가져, 하나의 표면을 다른 표면에 놓여있게 한다. 유전체 환상부재 3과 7은 각각 내부 및 외부 주변 가장자리와, 내부 및 외부가장자리 사이에 폭을 갖는다.
전기도선 5 및 6을 제1유전체 환상부재 3의 상부표면에 형성하고, 예를들어 금으로된 도체막을 선으로 패턴화하여 얻는다. 제4도에 명백히 도시한 바와같이, 전기도선 5 및 6은 제1유전체 환상 부재 3의 내부 가장자리 및 외부 가장자리 사이에 연장된다. 전기도선 5중의 하나는 전력을 내부 집적회로에 공급하고, 전기도선 6중의 하나는 접지에 접속될 수 있고, 전기도선 6의 다른 하나는 외부장치와 내부 집적회로 사이에 신호를 전송한다.
접지용 제1도체막 4는 제1유전체 환상부재 3의 하부 표면에 형성되고, 접지용 제2도체막 8은 제2유전체 환상부재 7의 상부 표면에 형성된다. 제1유전체 환상부재 3의 폭은 적어도 전기도선 5 및 6의 영역에서 제2유전체 환상부재 8의 폭보다 크기 때문에, 제1유전체 환상부재 3의 상부 표면의 첫번째 부분은 제2유전체 환상부재 7로 덮혀지고 제1유전체 환상부재 3의 상부 표면의 두번째 부분은 노출된다. 제2 및 제4도에 도시한 바와 같이, 제1유전체 환상부재 3의 덮혀진 부분은 그의 내부 및 외부 가장자리 사이에 위치되고, 두번째 노출된 부분은 첫번째 덮혀진 부분의 내측상에 있는 내부 부분과 첫번째 덮혀진 부분의 외측항에 있는 외부부분으로 구성된다.
중앙의 덮혀진 부분은 부호 Za로 표시되어 있고, 내부 및 외부 노출된 부분은 부호 Zb로 표시되어 있다
따라서, 스트립선 Za는 제1유전체 환상부재 3의 첫번째 덮혀진 부분에 대응하여, 제2도체막 8, 전기도선 5, 6 및 제1도체막 4의 첫번째 중앙부분에 의해 형성된다. 또한, 마이크로스트립선 Zb는 제1유전체 환상부재 3의 두번째 노출된 부분에 대응하여 전기도선 5, 6 및 제1도체막 4의 두번째 부분에 의해 형성된다.
접지용 제3도체막은 제1유전체 환상부재 3의 두번째 노출된 부분에 대응하여 제공된다. 제2도에서, 제3도체막은 제2유전체 환상부재 7에 의해 덮혀진 첫번째 덮혀진 부분의 외측상에 있는 외부막 부분 9a 및 첫번째 덮혀진 부분의 내측상에 있는 내부막 부분 9b를 포함한다.
제3도체막 9a, 9b는 도선 5 및 6과 평행한 평면의 제1유전체 환상부재 3에 제공되서 제3도체막 9a, 9b는 제1도체막 4보다 도선 5, 6에 더 인접하며, 도선 5 및 6과 함께 부호 Zb를 참조하여 상술한 바와같이 초기 마이크로스트립선 대신에 또하나의 마이크로스트립선을 구성한다. 제3도체막 9a, 9b가 도선 5 및 6에 더 인접하며 제3도체막 9a, 9b와 도선 5, 6사이의 유전체 물질의 두께가 얇아지기 때문에, 또 하나의 마이크로스트립선(또한 Zb로 언급됨)의 특성 임피던스는 초기 마이크로스트립선의 특성 임피던스보다 작아질 수 있다. 따라서, 또하나의 마이크로스트립선의 특성 임피던스는 제3도체막 9a, 9b와 도선 5 및 6사이의 거리를 적절히 설정하여 스트립선 Za의 특성 임피던스와 동일하게 할 수 있으므로, 임피던스가 도선 5 및 6의 모두에 대해 동일하게 되어 특성이 매우 개선된다.
반도체 칩 31에는 본딩와이어 11에 의해 전기도선 5 및 6의 각 일단에 접속된 전극패드가 제공되어 있고, 전기도선 5 및 6의 타단은 외부리드 12에 접속되어 있다. 또한, 관통공(through hole) 13은 도체막 4, 8 및 9a, 9b를 접지선에 접속하기 위해 도선 5 및 6이 존재하지 않은 위치에 제공된다. 도체는 예를들어 금 또는 알루미늄으로 형성된다.
제6 및 7도는 각각 스트립선 Za 및 마이크로스트립선 Zb의 원리를 도시한 것이다. 스트립선 Za의 특성 임피던스 Zs 및 마이크로스트립선 Zb의 특성 임피던스 Zm은 전기도선 5, 6의 폭 W 및 두께 t, 제1 및 2유전체 환상부재 3, 7의 유전율 εr 및 제1및 도체막 4 및 8(제6도) 사이, 또는 제1도체막의 전기도선 5 및 6(제7도)사이의 유전체물질의 두께 H를 사용해서 다음 관계식으로부터 계산할 수 있다.
스트립선 Za의 특성 임피던스 Zs는 조건(W＜＜H, t/H＜0.25, W/(H-t)＜0.35)하에서
이다.
단, d= 0.5w+t (0≤t/w≤0.1일때)
=0.67w(0.8+t/w)(0.1＜t/w일때)
마이크로스트립선 Zb의 특성 임피던스 Zm은 조건(wo/H≤1하에서 :
이고, 조건(Wo/H＞1)하에서 :
이다,
단,εeff=(εr+1)/2+{εr-1)/2}·{1/1+10H/Wo}
Wo = W+ΔW
ΔW = t/πℓn(1+4πW/t) (1/2π＞ W/H＞2t/H일때)
ΔW = t/πℓn(1+2H/t) (W/H＞1/2π＞ 2t/H일때)
다음예는 스트립선 Za의 특성 임피던스 Zs의 같은 값 50Ω을 얻기 위해 만들어진 계산의 결과인데, 폭W(mm), 두께t(mm) 및 두께 H는 변화되고 유전율 εr은 10이다.
단, W=0.15일때
t = 0.003 0.005 0.010 0.015 0.020 0.025
H = 0.854 0.876 0.931 0.986 1.027 1.064
단, W= 0.20일때
t = 0.003 0.005 0.010 0.015 0.020 0.025
H = 1.128 1.150 1.205 1.260 1.314 1.358
단, W= 0.25일때
t = 0.003 0.005 0.010 0.015 0.020 0.025
H = 1.402 1.424 1.479 1.534 1.588 1.643
단, W= 0.30일때
t = 0.003 0.005 0.010 0.015 0.020 0.025
H = 1.676 1.698 1.753 1.807 1.862 1.917
단, W= 0.40일때
t =0.003 0.005 0.010 0.015 0.020 0.025
H = 2.224 2.245 2.300 2.355 2.410 2.465
단, W= 0.50일때
t = 0.003 0.005 0.010 0.015 0.020 0.025
H = 2.771 2.793 2.848 2.903 2.957 3.012
또한, 다음예는 또 하나의 마이크로스트립선 Zb의 특성 임피던스 Zm의 동일값 50Ω를 얻기 위해 만들어진 계산의 결과이다.
단, W= 0.15일때
t = 0.003 0.005 0.010 0.015 0.020 0.025
H = 0.166 0.168 0.173 ㅡ ㅡ ㅡ
단, W= 0.20일때
t = 0.003 0.005 0.010 0.015 0.020 0.025
H = 0.219 0.222 0.227 0.232 ㅡ ㅡ ㅡ
단, W= 0.25일때
t = 0.003 0.005 0.010 0.015 0.020 0.025
H = 0.273 0.276 0.282 0.287 0.291-
단, W= 0.30일때
t = 0.003 0.005 0.010 0.015 0.020 0.025
H = 0.327 0.330 0.336 0.341 0.346 0.350
따라서, 도선 5 및 6, 특히 신호선 6의 특성 임피던스를 정합하는 것이 가능하고 수 G b/s의 고주파 신호가 전송되어 수신될 때에도 도선 5 및 6에서의 고주파 신호의 반사를 방지하는 것도 가능하다.
만약 또 하나의 마이크로스트립선이 제공되지 않는다면, 도선 5 및 6과 제1도체막 4 사이에 형성된 초기 마이크로스트립선 Zb의 특성 임피던스 Zm값은 74Ω을 가지는데, 단 W=0.30, t = 0.005, H= 0.85이다.
이제 제3 및 5도를 참조하면, 접지용 제4폭 좁은 도체막 9c는 전원선 5에 대응하여 제1유전체 환상부재 3에 제공되고, 제3도체막 9a, 9b에 접속된다. 제4폭 좁은 도체막 9c는 접지선으로도 제공되고 제1도체막 4보다 전원선 5에 더 인접하며, 제2도체막 8및 전원선 5와 함께, 초기 스트립선 대신에 또 하나의 스트립선을 구성한 이 또 하나의 스트립선의 특성 임피던스는 초기 스트립선보다 낮다. 초기 마이크로스트립선의 특성 임피던스 50Ω과 비교하여 이 또 하나의 스트립선의 제공에 의해 전원선 5에 대한 특성 임피던스를 예를들어, 43Ω으로 낮추는 것이 가능해지므로, 전원도선 5를 통해 흐르는 전류의 전압을 비록 고주파 신호가 사용될지라도 특성 임피던스에 의해 덜 영향을 받으며, 전원전압의 변화가 집적회로의 동작을 안정하도록 할 만큼 충분히 작다.
다음예는 전원선 5에 대한 제4폭 좁은 도체막 9c를 위해 얻어지는데 단, 폭W 및 두께 t= 0.005mm, 유전율 εr=10, 두께 H=0.85 이고 제4도체막 9c 및 전원선 5 사이의 거리이다.
제3도체막 9a, 9b및 제4폭 좁은 도체막 9c가 제공되지 않을 때,
W=0.30 Zs=50Ω Zm=74Ω
제3도체막 9a, 9b 및 제4폭 좁은 도체막 9c가 제공될 때,
W=0.30 Zs=43Ω Zm=50Ω
W=0.60 Zs=32Ω Zm=34Ω
제3도체막 9a, 9b 및 제4폭 좁은 도체막 9c가 도선 5 및 6에 평행한 평면인 제1유전체 환상부재 3에 제공된다. 제3도체막 9a, 9b 및 제4폭 좁은 도체막 9c의 실제 형성시, 이들은 제1유전체 환상부재 3의 공동(cavity )에 채워지는 것이 아니라 유전체 부재의 표면상에 퇴적되어야 한다. 이 점에 대해서는, 제1유전체 환상부재 3은 제3도에서 제3도체막 9a, 9b 및 제4폭 좁은 도체막 9c의 평면에서 분할되는 세분된 부재 3a 및 3b으로 이루어진다. 세분된 부재들은 제1유전체 환상부재 3을 완성하기 위해 서로 겹쳐지는 표면을 갖고 , 제3도체막 9a, 9b및 제4폭 좁은 도체막 9c는 겹쳐지는 표면중의 하나에 형성된다.
제8 및 9도는 본 발명의 바람직한 제2실시예를 도시한다. 이 실시예는 또한 바닥부재 1, 제1유전체 환상부재 3, 제2유전체 환상부재 7 및 캡 부재 10을 포함하는 패키지 본체로 이루어지는데, 이 부재들중의 일부는 제8 및 제9도에 도시되어 있지 않다. 또한, 전기도선 5 및 6은 제1유전체 환상부재 3의 상부 표면상에 형성되고, 접지용 제1도체막 4는 제1유전체 환상부재 3의 하부 표면상에 형성되고, 접지용 제2도체막은 제2유전체 환상부재 7의 상부 표면상에 형성된다.
또한, 접지용 제3도체막은 제1유전체 환상부재 3의 두번째 노출된 부분의 적어도 일부에 대응하여 제1유전체 환상부재 3에 제공된다. 이 실시예는 제3도체막이 제1유전체 환상부재 3의 두번째 노출된 부분의 내부부분 및 외부부분중의 하나에 대응하여 제공된다는 것을 보여준다. 특히, 제3도체막 9b은 중앙의 덮혀진 부분의 내측상에 있는 내부 노출된 부분에 대응하여 제1유전체 환상부재 3에 제공된다. 그러므로, 또 하나의 마이크로스트립선 Zb는 스트립선 Za의 내측에만 형성된다. 그럼에도 불구하고, 각각의 전기 도선 5 및 6의 폭은 스트립선 Za의 외측상의 영역에 커져서, 마이크로스트립선에 기인한 특성 임피던스의 저하를 보상해준다.
제10도는 본 발명의 바람직한 제3실시예를 도시한 것이다.
이 실시예는 제1실시예와 마찬가지로 패키지 본체로 이루어지고 또한, 접지용 제5폭 좁은 도체막 14를 포함한다. 제5폭 좁은 도체막 14는 제4폭 좁은 도체막 9c이외에, 전원선 5에 대응하고, 전원선 5에 평행하게 제2유전체 환상부재 7에 형성된다. 그러므로, 또 하나의 스트립선은제5폭 좁은 도체막 14, 전원선 5 및 제4폭 좁은 도체막 9c에 의해 형성되고, 이 또 하나의 스트립선은 한층 낮은 임피던스를 전원선 5에 제공한다. 제4도체막 9c 및 전원선 5사이와 제5도체막 14 및 전원선 5사이의 거리가 각각 0.33mm일때, 이 또하나의 스트립선의 특성 임피던스는 36Ω이다.
제11도는 본 발명의 바람직한 제4실시예이다. 이 실시예는 제1실시예와 마찬가지인 패키지 본체로 구성되되, 제 1실시예는 반도체 칩 31을 도선 5 및 6중의 일단에 접속하기 위해 본딩와이어 11을 사용하지만, 제11도의 실시예에서는 반도체 칩 31 TAB(taped automated bonding)쉬트의 단자 16이 납땜이나 공정(eutectic)에 의해 도선 5 및 6에 접속되는 다수의 땜납 범프 15(제11도에서만 도시됨)가 제공된다.
제12도는 본 발명의 바람직한 제5실시예이다 이 실시예는 캡 부재 10에서 반도체 칩 31이 지지되고 반도체 칩 31에 플립 칩(flip chip)법에 의해 도선 5 및 6에 접속되는 다수의 땜납 범프 15(제11도에서만 도시됨)가 제공되는 배열을 이용한다.
설명한 바와 같이, 본 발명에 따른 IC패키지는 접지용 제3도체막이 제1유전체 환상부재의 두번째 노출된 부분의 적어도 일부에 대응하여 제1유전체 환상부재에 제공되며, 제1도체막보다 도선에 더 인접하고, 도선과 함께, 또 하나의 마이크로스트립선을 구성하는 것을 특징으로 한다. 따라서, 또 하나의 마이크로스트립선의 특성 임피던스는 초기 마이크로스트립선보다 작게 할 수 있으므로, 또 하나의 마이크로스트립선의 특성임피던스는 스트립선의 특성 임피던스와 같게 만들 수 있어서 전송이 매우 개선된다.
또한, 접지용 제4폭 좁은 도체막이 적어도 1개의 전원선에 대응하여 제1유전체 환상부재에 제공되며 제3도체막에 접속되서, 전원선에 낮은 특성 임피던스를 제공한다.

Claims (7)

  1. 반도체 칩(31)과 ; 반도체 칩을 밀봉하기 위하여 , 바닥부재(1), 바닥부재위에 배치되어 반도체 칩을 둘러싸는 제1유전체 환상부재(3), 제1유전체 환상부재위에 배치되는 제2유전체 환상부재(7) 및 제2유전체 환상부재에 부착되는 캡부재(10)로 이루어지는 패키지 본체와, 상기 제1 및 제2유전체 환상부재는 각각 상부 및 하부 표면, 내부 및 외부 가장자리, 내부 및 외부 가장자리 사이에 폭을 가지며, 상기 제1유전체 환상부재의 상부 표면의 첫번째 부분이 제2유전체 환상부재에 의해 덮혀지고 제1유전체 환상부재의 상부표면이 두번째 부분이 노출되도록 제1유전체 환상부재의 폭이 제2유전체 환상부재의 폭보다 크고 ; 제1유전체 환상부재의 상부 표면상에 형성되어 제1유전체 환상부재의 내부 및 외부 가장자리 사이에 실제 연장되는 전기도선(5,6)과 ; 제1유전체 환상부재의 첫번째 덮혀진 부분에 대응하여 제2도체막, 전기도선 및 제1도체막의 첫번째 부분에 의해 스트립선을 형성하고 제1유전체 환상부재의 두번째 부분에 대응하여 전기 도선과 제1도체막의 두번째 부분에 의해 마이크로스트립선을 형성하도록 제1유전체 환상부재의 하부 표면에 형성되는 접지용 제1도체막(4)과, 제2유전체 환상부재의 상부 표면에 형성되는 접지용 제2도체막(8)과 ; 제1유전체 환상부재의 두번째 노출된 부분의 적어도 일부에 대응하여 제1유전체 환상부재에 제공되고, 제1도체막보다 도선에 인접하며, 제1유전체 환상부재의 두번째 노출된 부분에 대응하여 전기도선의 두번째 부분과 함께 또 하나의 마이크로스트립선을 구성하는 접지용 제3도체막(9a,9b)과, 전기도선은 신호전송선과 적어도 1개의 전원선을 포함하고 ; 적어도 1개의 전원선에 대응하여 제1유전체 환상부재에 제공되고, 제3도체막에 접속되는 접지용 제4폭 좁은 도체막 (9c)으로 이루어진 것을 특징으로 하는 IC 패키지.
  2. 제1항에 있어서, 제1유전체 환상부재가 서로 겹쳐지는 표면을 갖는 세분된 부재(3a,3b)로 이루어지고, 제3도체막이 겹쳐진 표면중의 하나에 형성되는 IC 패키지.
  3. 제1항에 있어서, 제1유전체 환상부재의 첫번째 덮혀진 부분이 그의 내부와 외부 가장자리 사이에 위치되며, 두번째 노출된 부분은 첫번째 덮혀진 부분의 내측에의 내부와 첫번째 덮혀진 부분의 외측에의 외부로 이루어지는 IC 패키지.
  4. 제3항에 있어서, 제3도체막이 제1유전체 환상부재의 두번째 노출된 부분의 내부와 외부에 대응하여 제공되는 IC 패키지.
  5. 제3항에 있어서, 제3도체막이 제1유전체 환상부재의 두번째 노출된 부분의 내부와 외부중의 하나와 대응하여 제공되는 IC 패키지.
  6. 제1항에 있어서, 제4폭 좁은 도체막 이외에 적어도 1개의 전원선과 대응하여 제2유전체 환상부재의 접지용 제5폭 좁은 도체막(14)가 더 제공되는 IC패키지.
  7. 제1항에 있어서, 제1유전체 환상부재가 제2유전체 환상부재의 두께와 같은 두께를 가져 제1도체막 및 제2도체막이 전기도선으로부터 같은 거리에 있게되는 IC 패키지.
KR1019910016891A 1990-09-28 1991-09-27 유전 패키지 본체에 전기도선이 있는 ic 패키지 KR950010107B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP90-259364 1990-09-28
JP2259364A JPH0766949B2 (ja) 1990-09-28 1990-09-28 Ｉｃパッケージ

Publications (2)

Publication Number Publication Date
KR920007134A KR920007134A (ko) 1992-04-28
KR950010107B1 true KR950010107B1 (ko) 1995-09-07

Family

ID=17333091

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910016891A KR950010107B1 (ko) 1990-09-28 1991-09-27 유전 패키지 본체에 전기도선이 있는 ic 패키지

Country Status (5)

Country Link
US (1) US5218230A (ko)
EP (1) EP0478160B1 (ko)
JP (1) JPH0766949B2 (ko)
KR (1) KR950010107B1 (ko)
DE (1) DE69123323T2 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0515508U (ja) * 1991-07-31 1993-02-26 三菱電機株式会社 マイクロ波用パツケージ
US5184095A (en) * 1991-07-31 1993-02-02 Hughes Aircraft Company Constant impedance transition between transmission structures of different dimensions
JPH05190721A (ja) * 1992-01-08 1993-07-30 Fujitsu Ltd 半導体装置及びその製造方法
US5376909A (en) * 1992-05-29 1994-12-27 Texas Instruments Incorporated Device packaging
US5455385A (en) * 1993-06-28 1995-10-03 Harris Corporation Multilayer LTCC tub architecture for hermetically sealing semiconductor die, external electrical access for which is provided by way of sidewall recesses
GB2288286A (en) * 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
JPH07288409A (ja) * 1994-04-20 1995-10-31 Nec Corp マイクロ波集積回路装置
US5672911A (en) * 1996-05-30 1997-09-30 Lsi Logic Corporation Apparatus to decouple core circuits power supply from input-output circuits power supply in a semiconductor device package
US5691568A (en) * 1996-05-31 1997-11-25 Lsi Logic Corporation Wire bondable package design with maxium electrical performance and minimum number of layers
AU4902897A (en) 1996-11-08 1998-05-29 W.L. Gore & Associates, Inc. Method for improving reliability of thin circuit substrates by increasing the T of the substrate
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
KR100218368B1 (ko) * 1997-04-18 1999-09-01 구본준 리드프레임과 그를 이용한 반도체 패키지 및 그의 제조방법
SE514425C2 (sv) * 1999-06-17 2001-02-19 Ericsson Telefon Ab L M Övergång mellan stripline och mikrostrip i kavitet i flerlagers mönsterkort
TW588532B (en) * 2002-03-29 2004-05-21 Realtek Semiconductor Corp Management device and method of NAT/NAPT session
US20040041254A1 (en) * 2002-09-04 2004-03-04 Lewis Long Packaged microchip
JP3938742B2 (ja) * 2002-11-18 2007-06-27 Ｎｅｃエレクトロニクス株式会社 電子部品装置及びその製造方法
KR100506738B1 (ko) * 2003-11-03 2005-08-08 삼성전기주식회사 리크를 방지할 수 있는 세라믹 패키지 밀봉 구조, 리크를방지할 수 있는 세라믹 패키지 및 상기 세라믹 패키지의제조 방법
GB2439862A (en) 2005-03-01 2008-01-09 X2Y Attenuators Llc Conditioner with coplanar conductors
JP5588419B2 (ja) * 2011-10-26 2014-09-10 株式会社東芝 パッケージ
JP7005111B2 (ja) * 2018-02-09 2022-01-21 矢崎総業株式会社 電子部品実装品

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0812887B2 (ja) * 1985-04-13 1996-02-07 富士通株式会社 高速集積回路パツケ−ジ
CA1320006C (en) * 1986-06-02 1993-07-06 Norio Hidaka Package for integrated circuit
JPH0793392B2 (ja) * 1986-10-25 1995-10-09 新光電気工業株式会社 超高周波素子用パツケ−ジ
US4922324A (en) * 1987-01-20 1990-05-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
JPS63216366A (ja) * 1987-03-05 1988-09-08 Fujitsu Ltd 集積回路用パツケ−ジ
JP2580674B2 (ja) * 1988-02-08 1997-02-12 三菱電機株式会社 高周波用モールド型パッケージ
JPH081918B2 (ja) * 1989-04-28 1996-01-10 日本電気株式会社 超高周波帯実装構造

Also Published As

Publication number Publication date
EP0478160A3 (en) 1993-03-31
EP0478160B1 (en) 1996-11-27
KR920007134A (ko) 1992-04-28
DE69123323D1 (de) 1997-01-09
DE69123323T2 (de) 1997-04-03
JPH0766949B2 (ja) 1995-07-19
US5218230A (en) 1993-06-08
EP0478160A2 (en) 1992-04-01
JPH04137655A (ja) 1992-05-12

Similar Documents

Publication Publication Date Title
KR950010107B1 (ko) 유전 패키지 본체에 전기도선이 있는 ic 패키지
US6573600B2 (en) Multilayer wiring substrate having differential signal wires and a general signal wire in different planes
US7033934B2 (en) Method of production of semiconductor package
EP0198698A2 (en) Integrated circuit device having strip line structure therein
US5495125A (en) Molded semiconductor device
US5677570A (en) Semiconductor integrated circuit devices for high-speed or high frequency
US10777493B2 (en) Semiconductor device mounting board and semiconductor package
US6781223B2 (en) Semiconductor device having a signal lead exposed on the undersurface of a sealing resin with an air gap between the signal lead and a mounting substrate
JP4190111B2 (ja) 高周波モジュール
EP2013906B1 (en) A microwave chip supporting structure
JP3305589B2 (ja) 高周波用半導体装置の実装構造
US6509633B1 (en) IC package capable of accommodating discrete devices
US5258646A (en) Package for microwave IC
JP3034672B2 (ja) 半導体装置実装体
JP3071761B2 (ja) 高周波用半導体装置の実装構造
TW200406905A (en) Terminations for shielded transmission lines fabricated on a substrate
JP3305020B2 (ja) キャビティダウンタイプの半導体装置の実装構造
JP3170017B2 (ja) 半導体装置
JPS62119949A (ja) 半導体装置用パツケ−ジ
JPH08293571A (ja) パッケージおよびそれを用いた半導体集積回路装置
JPH0126109Y2 (ko)
JPS6348129Y2 (ko)
JP3619397B2 (ja) 高周波用配線基板および接続構造
JP2002057266A (ja) プラスチックのパッケージングを有する電気構成部品または光電気構成部品、およびそのような構成部品の端末リード線のインピーダンスを変更するための方法
JPH0427170Y2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070823

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee