JP3034376B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3034376B2 JP3034376B2 JP4074152A JP7415292A JP3034376B2 JP 3034376 B2 JP3034376 B2 JP 3034376B2 JP 4074152 A JP4074152 A JP 4074152A JP 7415292 A JP7415292 A JP 7415292A JP 3034376 B2 JP3034376 B2 JP 3034376B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- gnd
- integrated circuit
- wiring board
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Structure Of Printed Boards (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、高周波で動作する高速ＩＣを形成した半導
体チップを搭載する配線基板に適用して有効な技術に関
するものである。
関し、特に、高周波で動作する高速ＩＣを形成した半導
体チップを搭載する配線基板に適用して有効な技術に関
するものである。
【０００２】
【従来の技術】従来、高周波で動作する高速ＩＣを形成
した半導体チップを搭載する配線基板として、図４およ
び図５に示すような構造のものが知られている。
した半導体チップを搭載する配線基板として、図４およ
び図５に示すような構造のものが知られている。
【０００３】この配線基板３４は、その上面に信号配線
３３とＧＮＤ配線３２とを交互に配置すると共に、その
裏面の全面にＧＮＤ層３１を設け、ＧＮＤ配線３２とＧ
ＮＤ層３１とをスルーホール３５を通じて電気的に接続
した構造を有しており、ＧＮＤ配線３２とＧＮＤ層３１
とで信号配線３３をシールドすることにより、高周波信
号の伝播に伴う信号配線３３、３３間のクロストークの
低減を図っている。
３３とＧＮＤ配線３２とを交互に配置すると共に、その
裏面の全面にＧＮＤ層３１を設け、ＧＮＤ配線３２とＧ
ＮＤ層３１とをスルーホール３５を通じて電気的に接続
した構造を有しており、ＧＮＤ配線３２とＧＮＤ層３１
とで信号配線３３をシールドすることにより、高周波信
号の伝播に伴う信号配線３３、３３間のクロストークの
低減を図っている。
【０００４】上記配線基板３４において、ＧＮＤ配線３
２とＧＮＤ層３１とを接続するスルーホール３５は、図
５に示すように、配線の延在方向に沿ってほぼ等間隔に
配置され、その内部には、タングステン（Ｗ）などの高
融点金属からなる導体層が被着される。
２とＧＮＤ層３１とを接続するスルーホール３５は、図
５に示すように、配線の延在方向に沿ってほぼ等間隔に
配置され、その内部には、タングステン（Ｗ）などの高
融点金属からなる導体層が被着される。
【０００５】なお、上記のような配線基板については、
例えば特開昭６３−１０７０５５号などに記載がある。
例えば特開昭６３−１０７０５５号などに記載がある。
【０００６】
【発明が解決しようとする課題】しかしながら、前記の
従来技術は、ＧＮＤ配線上の隣接するスルーホール間に
形成される配線成分（図４の符号３６で示す）と信号配
線との電磁的カップリングや、隣接するスルーホール間
の配線基板を通じて直接形成される信号配線間のカップ
リング容量に起因してクロストークが発生するという問
題がある。
従来技術は、ＧＮＤ配線上の隣接するスルーホール間に
形成される配線成分（図４の符号３６で示す）と信号配
線との電磁的カップリングや、隣接するスルーホール間
の配線基板を通じて直接形成される信号配線間のカップ
リング容量に起因してクロストークが発生するという問
題がある。
【０００７】また、ＧＮＤ配線とＧＮＤ層とをスルーホ
ール内の高融点金属で導通させているので導通抵抗が大
きく、その結果、ＧＮＤ配線の電位が不安定になること
に起因してクロストークが発生するという問題がある。
ール内の高融点金属で導通させているので導通抵抗が大
きく、その結果、ＧＮＤ配線の電位が不安定になること
に起因してクロストークが発生するという問題がある。
【０００８】さらに、前記の従来技術を狭小でリードピ
ン数の多いＩＣパッケージに適用した場合は、信号配線
とＧＮＤ配線とのピッチが狭小になるため、信号配線と
スルーホールとの間のカップリング容量に起因して、ス
ルーホール近傍の信号配線の特性インピーダンス（Ｚ0)
が変動し、高周波伝送線路を形成する信号配線にインピ
ーダンス不整合による信号の反射が発生するという問題
がある。
ン数の多いＩＣパッケージに適用した場合は、信号配線
とＧＮＤ配線とのピッチが狭小になるため、信号配線と
スルーホールとの間のカップリング容量に起因して、ス
ルーホール近傍の信号配線の特性インピーダンス（Ｚ0)
が変動し、高周波伝送線路を形成する信号配線にインピ
ーダンス不整合による信号の反射が発生するという問題
がある。
【０００９】そこで、本発明の目的は、高速ＩＣチップ
を搭載する配線基板の信号配線間のクロストークを低減
することのできる技術を提供することにある。
を搭載する配線基板の信号配線間のクロストークを低減
することのできる技術を提供することにある。
【００１０】本発明の他の目的は、高速ＩＣチップを搭
載する配線基板の信号配線のインピーダンスを良好に整
合させることのできる技術を提供することにある。
載する配線基板の信号配線のインピーダンスを良好に整
合させることのできる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
とおりである。
発明のうち、代表的なものの概要を説明すれば、下記の
とおりである。
【００１３】本発明の半導体集積回路装置は、半導体チ
ップを搭載する主面に信号配線とＧＮＤ配線とを交互に
形成すると共に、裏面にＧＮＤ層を形成した配線基板を
有しており、前記配線基板に前記ＧＮＤ配線に沿って延
在する貫通溝を設け、前記貫通溝の内壁に被着した導体
層を通じて前記ＧＮＤ配線と前記ＧＮＤ層とを電気的に
接続した構成になっている。
ップを搭載する主面に信号配線とＧＮＤ配線とを交互に
形成すると共に、裏面にＧＮＤ層を形成した配線基板を
有しており、前記配線基板に前記ＧＮＤ配線に沿って延
在する貫通溝を設け、前記貫通溝の内壁に被着した導体
層を通じて前記ＧＮＤ配線と前記ＧＮＤ層とを電気的に
接続した構成になっている。
【００１４】
【作用】上記した手段によれば、貫通溝を通じてＧＮＤ
配線とＧＮＤ層とを連続的に接続することにより、ＧＮ
Ｄ配線と信号配線との電磁的カップリングを低減するこ
とができる。
配線とＧＮＤ層とを連続的に接続することにより、ＧＮ
Ｄ配線と信号配線との電磁的カップリングを低減するこ
とができる。
【００１５】また、貫通溝を通じてＧＮＤ配線とＧＮＤ
層とを連続的に接続することにより、導通抵抗を小さく
することができるので、ＧＮＤ配線の電位を安定化する
ことができる。
層とを連続的に接続することにより、導通抵抗を小さく
することができるので、ＧＮＤ配線の電位を安定化する
ことができる。
【００１６】また、貫通溝を通じてＧＮＤ配線とＧＮＤ
層とを連続的に接続することにより、ＧＮＤ配線と信号
配線とのカップリング容量を信号配線の全域で均一化す
ることができるので、信号配線の特性インピーダンス
（Ｚ0)の変動を抑制することができる。
層とを連続的に接続することにより、ＧＮＤ配線と信号
配線とのカップリング容量を信号配線の全域で均一化す
ることができるので、信号配線の特性インピーダンス
（Ｚ0)の変動を抑制することができる。
【００１７】上記した手段によれば、信号配線間の配線
基板を貫通溝によって切断することにより、配線基板を
通じて直接形成される信号配線間のカップリング容量を
低減することができる。
基板を貫通溝によって切断することにより、配線基板を
通じて直接形成される信号配線間のカップリング容量を
低減することができる。
【００１８】
【実施例】図１は、本発明の一実施例である配線基板１
の要部を示す斜視図である。
の要部を示す斜視図である。
【００１９】配線基板１は、例えばアルミナ、窒化アル
ミニウムなどのセラミックからなり、その表面には信号
配線２とＧＮＤ配線３とが交互に形成されている。信号
配線２およびＧＮＤ配線３は、スクリーン印刷法により
形成されたＷなどの高融点金属の厚膜からなり、その表
面には、下層から順にＮｉおよびＡｕのメッキが施され
ている。
ミニウムなどのセラミックからなり、その表面には信号
配線２とＧＮＤ配線３とが交互に形成されている。信号
配線２およびＧＮＤ配線３は、スクリーン印刷法により
形成されたＷなどの高融点金属の厚膜からなり、その表
面には、下層から順にＮｉおよびＡｕのメッキが施され
ている。
【００２０】配線基板１の裏面には、配線基板１と略同
一の外形寸法を有するＧＮＤ層４がろう材などを介して
接合されている。ＧＮＤ層４は、例えば１０％のＣｕを
含むＷ／Ｃｕ合金からなる。ＧＮＤ層４は、ＧＮＤ電位
の安定化の他、配線基板１の補強およびヒートシンクと
しての役割も兼ねている。
一の外形寸法を有するＧＮＤ層４がろう材などを介して
接合されている。ＧＮＤ層４は、例えば１０％のＣｕを
含むＷ／Ｃｕ合金からなる。ＧＮＤ層４は、ＧＮＤ電位
の安定化の他、配線基板１の補強およびヒートシンクと
しての役割も兼ねている。
【００２１】本実施例の配線基板１には、ＧＮＤ配線３
に沿って延在する貫通溝５が設けられており、この貫通
溝５の内壁（側壁および底面）に被着された導体層６を
通じてＧＮＤ配線３とＧＮＤ層４とが貫通溝５の全面で
連続的に接続されている。
に沿って延在する貫通溝５が設けられており、この貫通
溝５の内壁（側壁および底面）に被着された導体層６を
通じてＧＮＤ配線３とＧＮＤ層４とが貫通溝５の全面で
連続的に接続されている。
【００２２】貫通溝５の内壁の導体層６は、Ｗなどの高
融点金属の厚膜からなり、その表面には、下層から順に
ＮｉおよびＡｕのメッキが施されている。導体層６は、
貫通溝５の内部にＷペーストを流し込むことにより形成
される。
融点金属の厚膜からなり、その表面には、下層から順に
ＮｉおよびＡｕのメッキが施されている。導体層６は、
貫通溝５の内部にＷペーストを流し込むことにより形成
される。
【００２３】図２は、上記配線基板１を有する半導体集
積回路装置の斜視図、図３は、図２の III−III 線にお
ける断面図である。
積回路装置の斜視図、図３は、図２の III−III 線にお
ける断面図である。
【００２４】この半導体集積回路装置は、配線基板１の
上面中央のチップ搭載部７に実装した半導体チップ８を
キャップ９で気密封止したＩＣパッケージである。半導
体チップ８は、例えばＧａＡｓなどの化合物半導体から
なり、その素子形成面には、例えば１０ＧHz以上の高周
波で動作する半導体集積回路が形成されている。半導体
チップ８は、その素子形成面の電極に接合されたＣＣＢ
バンプ１０を介して配線基板１と電気的に接続されてい
る。
上面中央のチップ搭載部７に実装した半導体チップ８を
キャップ９で気密封止したＩＣパッケージである。半導
体チップ８は、例えばＧａＡｓなどの化合物半導体から
なり、その素子形成面には、例えば１０ＧHz以上の高周
波で動作する半導体集積回路が形成されている。半導体
チップ８は、その素子形成面の電極に接合されたＣＣＢ
バンプ１０を介して配線基板１と電気的に接続されてい
る。
【００２５】配線基板１の上面外周部には、ＩＣパッケ
ージの外部端子を構成するリード１１が設けられてい
る。リード１１は、例えば４２アロイ、コバールなどの
金属からなり、ろう材を介して信号配線２またはＧＮＤ
配線３上に接合されている。
ージの外部端子を構成するリード１１が設けられてい
る。リード１１は、例えば４２アロイ、コバールなどの
金属からなり、ろう材を介して信号配線２またはＧＮＤ
配線３上に接合されている。
【００２６】配線基板１の上面のチップ搭載部７の周囲
には、封止用ダム枠１２が設けられている。封止用ダム
枠１２は、アルミナ、窒化アルミニウムなどのセラミッ
クからなり、その上面には、封止用メタライズ１３が被
着されている。キャップ９は、この封止用メタライズ１
３を加熱、溶融することにより、封止用ダム枠１２の上
面に接合される。
には、封止用ダム枠１２が設けられている。封止用ダム
枠１２は、アルミナ、窒化アルミニウムなどのセラミッ
クからなり、その上面には、封止用メタライズ１３が被
着されている。キャップ９は、この封止用メタライズ１
３を加熱、溶融することにより、封止用ダム枠１２の上
面に接合される。
【００２７】封止用メタライズ１３は、例えば２０％程
度のＳｎを含むＡｕ／Ｓｎ合金からなる。また、キャッ
プ９は、例えばＡｕのメッキを施した４２アロイなどの
金属板からなる。
度のＳｎを含むＡｕ／Ｓｎ合金からなる。また、キャッ
プ９は、例えばＡｕのメッキを施した４２アロイなどの
金属板からなる。
【００２８】このように、本実施例の配線基板１によれ
ば、下記のような効果を得ることができる。
ば、下記のような効果を得ることができる。
【００２９】(1) 貫通溝５の内壁に被着した導体層６を
通じてＧＮＤ配線３とＧＮＤ層４とを連続的に接続した
ことにより、ＧＮＤ配線３と信号配線２との電磁的カッ
プリングを低減することができるので、この電磁的カッ
プリングに起因する信号配線２、２間のクロストークを
低減することができる。
通じてＧＮＤ配線３とＧＮＤ層４とを連続的に接続した
ことにより、ＧＮＤ配線３と信号配線２との電磁的カッ
プリングを低減することができるので、この電磁的カッ
プリングに起因する信号配線２、２間のクロストークを
低減することができる。
【００３０】(2) 貫通溝５の内壁に被着した導体層６を
通じてＧＮＤ配線３とＧＮＤ層４とを連続的に接続し、
かつ導体層６の表面にＡｕメッキを施して導通抵抗を低
減させたことにより、ＧＮＤ配線３の電位を安定化する
ことができるので、この電位の変動に起因する信号配線
２、２間のクロストークを低減することができる。
通じてＧＮＤ配線３とＧＮＤ層４とを連続的に接続し、
かつ導体層６の表面にＡｕメッキを施して導通抵抗を低
減させたことにより、ＧＮＤ配線３の電位を安定化する
ことができるので、この電位の変動に起因する信号配線
２、２間のクロストークを低減することができる。
【００３１】(3) 貫通溝５の内壁に被着した導体層６を
通じてＧＮＤ配線３とＧＮＤ層４とを連続的に接続した
ことにより、配線基板１が信号配線２、２間の貫通溝５
によって切断されるので、配線基板１を通じて直接形成
される信号配線２、２間のカップリング容量を低減する
ことができ、このカップリング容量に起因する信号配線
２、２間のクロストークを低減することができる。
通じてＧＮＤ配線３とＧＮＤ層４とを連続的に接続した
ことにより、配線基板１が信号配線２、２間の貫通溝５
によって切断されるので、配線基板１を通じて直接形成
される信号配線２、２間のカップリング容量を低減する
ことができ、このカップリング容量に起因する信号配線
２、２間のクロストークを低減することができる。
【００３２】(4) 貫通溝５の内壁に被着した導体層６を
通じてＧＮＤ配線３とＧＮＤ層４とを連続的に接続した
ことにより、ＧＮＤ配線３と信号配線２とのカップリン
グ容量を信号配線２の全域で均一化することができるの
で、信号配線２の特性インピーダンス（Ｚ0)の変動を抑
制することができ、信号配線２のインピーダンス不整合
に起因する信号の反射を低減することができる。
通じてＧＮＤ配線３とＧＮＤ層４とを連続的に接続した
ことにより、ＧＮＤ配線３と信号配線２とのカップリン
グ容量を信号配線２の全域で均一化することができるの
で、信号配線２の特性インピーダンス（Ｚ0)の変動を抑
制することができ、信号配線２のインピーダンス不整合
に起因する信号の反射を低減することができる。
【００３３】(5) 上記(1) 〜(4) により、配線基板１を
有する半導体集積回路装置を高性能化することができ
る。
有する半導体集積回路装置を高性能化することができ
る。
【００３４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３５】前記実施例では、ＩＣパッケージの配線基
板に適用した場合について説明したが、高速ＩＣチップ
を搭載する配線基板全般に適用することができる。
板に適用した場合について説明したが、高速ＩＣチップ
を搭載する配線基板全般に適用することができる。
【００３６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３７】(1) 本発明によれば、配線基板上に形成さ
れた信号配線間のクロストークを低減することができ
る。
れた信号配線間のクロストークを低減することができ
る。
【００３８】(2) 本発明によれば、配線基板上に形成さ
れた信号配線の特性インピーダンス（Ｚ0)の変動を抑制
することができる。
れた信号配線の特性インピーダンス（Ｚ0)の変動を抑制
することができる。
【図１】本発明の一実施例である配線基板の要部を示す
斜視図である。
斜視図である。
【図２】本発明の一実施例である半導体集積回路装置の
要部を示す斜視図である。
要部を示す斜視図である。
【図３】図２の III−III 線における断面図である。
【図４】従来の配線基板を示す斜視図である。
【図５】同じく、従来の配線基板を示す斜視図である。
１ 配線基板 ２ 信号配線 ３ ＧＮＤ配線 ４ ＧＮＤ層 ５ 貫通溝 ６ 導体層 ７ チップ搭載部 ８ 半導体チップ ９ キャップ １０ ＣＣＢバンプ １１ リード １２ 封止用ダム枠 １３ 封止用メタライズ ３１ ＧＮＤ層 ３２ ＧＮＤ配線 ３３ 信号配線 ３４ 配線基板 ３５ スルーホール ３６ 配線成分
フロントページの続き (72)発明者 西馬 雅彦 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 高橋 裕之 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 鎌田 千代士 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 平２−192147（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 301 H01L 23/15
Claims (4)
- 【請求項１】 半導体チップを搭載する主面に信号配線
とＧＮＤ配線とを交互に形成すると共に、裏面にＧＮＤ
層を形成した配線基板を有する半導体集積回路装置であ
って、前記配線基板に前記ＧＮＤ配線に沿って延在する
貫通溝を設け、前記貫通溝の内壁に被着した導体層を通
じて前記ＧＮＤ配線と前記ＧＮＤ層とを電気的に接続し
たことを特徴とする半導体集積回路装置。 - 【請求項２】 前記配線基板は、厚膜セラミック基板で
あることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項３】 前記導体層は、表面にＡｕメッキを施し
た高融点金属からなることを特徴とする請求項２記載の
半導体集積回路装置。 - 【請求項４】 前記配線基板に搭載された半導体チップ
をキャップで気密したＩＣパッケージであることを特徴
とする請求項１、２または３記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074152A JP3034376B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074152A JP3034376B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275569A JPH05275569A (ja) | 1993-10-22 |
| JP3034376B2 true JP3034376B2 (ja) | 2000-04-17 |
Family
ID=13538900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074152A Expired - Fee Related JP3034376B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034376B2 (ja) |
-
1992
- 1992-03-30 JP JP4074152A patent/JP3034376B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275569A (ja) | 1993-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900001273B1 (ko) | 반도체 집적회로 장치 | |
| JP3267409B2 (ja) | 半導体集積回路装置 | |
| US5018004A (en) | Semi-conductor device | |
| US5889324A (en) | Package for a semiconductor device | |
| JP3357435B2 (ja) | 半導体集積回路装置 | |
| US10249564B2 (en) | Electronic component mounting substrate, electronic device, and electronic module | |
| KR19990072029A (ko) | 마이크로웨이브 하이브리드 집적회로 | |
| JP2728322B2 (ja) | 半導体装置 | |
| JP3034376B2 (ja) | 半導体集積回路装置 | |
| JP2526515B2 (ja) | 半導体装置 | |
| JPH0575313A (ja) | 混成集積回路装置 | |
| JP2000183488A (ja) | ハイブリッドモジュール | |
| JPH10256413A (ja) | 半導体パッケージ | |
| JP3048992B2 (ja) | Ｍｍｉｃモジュール | |
| JP2004048617A (ja) | 高周波用伝送線路基板 | |
| JPH05347324A (ja) | 半導体パッケージ | |
| JP3036291B2 (ja) | 半導体装置の実装構造 | |
| JPH05166965A (ja) | パッケージ構造体 | |
| JP3074077B2 (ja) | 半導体パッケージ | |
| JP3673435B2 (ja) | 半導体素子収納用パッケージ | |
| JPS6336688Y2 (ja) | ||
| JPS6331101B2 (ja) | ||
| JP3808358B2 (ja) | 配線基板 | |
| JP3420137B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH09266265A (ja) | 半導体パッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000111 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |