JP2000357763A - 高周波回路基板 - Google Patents
高周波回路基板Info
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Abstract
(57)【要約】
【課題】 コプレーナ線路が形成された高周波回路基板
において、グランド間距離が小さいコプレーナ線路に要
求される最小線幅／間隔の寸法を緩和し、低コストで高
歩留りの高周波回路を提供する。 【解決手段】 本発明の高周波回路基板１は、第１の誘
電体層５と、導体層６と、第２の誘電体層７がこの順に
積層されて形成されている。前記導体層６にコプレーナ
線路２が形成され、第２の誘電体層７のうち、半導体素
子８が実装される領域が部分的に除去され、開口部３が
形成されている。開口部３ではコプレーナ線路２が部分
的に露出しており、バンプ４が形成されている。半導体
素子８は、バンプ４を介して導体層６に形成されたコプ
レーナ線路に接続される。第２の誘電体層の厚さＨは、
半導体素子８の厚さＴより小さい。
において、グランド間距離が小さいコプレーナ線路に要
求される最小線幅／間隔の寸法を緩和し、低コストで高
歩留りの高周波回路を提供する。 【解決手段】 本発明の高周波回路基板１は、第１の誘
電体層５と、導体層６と、第２の誘電体層７がこの順に
積層されて形成されている。前記導体層６にコプレーナ
線路２が形成され、第２の誘電体層７のうち、半導体素
子８が実装される領域が部分的に除去され、開口部３が
形成されている。開口部３ではコプレーナ線路２が部分
的に露出しており、バンプ４が形成されている。半導体
素子８は、バンプ４を介して導体層６に形成されたコプ
レーナ線路に接続される。第２の誘電体層の厚さＨは、
半導体素子８の厚さＴより小さい。
Description
【０００１】
【発明の属する技術分野】本発明は、ミリ波・マイクロ
波帯で用いられる高周波回路基板に関するものである。
波帯で用いられる高周波回路基板に関するものである。
【０００２】
【従来の技術】高周波回路基板上に複数の回路素子をフ
リップチップ実装する場合、しばしばコプレーナ線路が
接続線路として用いられる。コプレーナ線路は信号線路
とグランドが同一平面にあり、フリップチップ実装時に
は半導体素子とコプレーナ線路間を低インダクタンスで
再現良く接続することが可能となる。この例は、Hirose
らによる文献(T. Hirose等、"A FLIP-CHIP DESIGN WITH
CPW TECHNOLOGY IN THEW-BAND" ,IEEE MTT-S, INTERNA
TIONAL MICROWAVE SYMPOSIUM, DIGEST, PP.525-528, 19
98年)に記載されている。
リップチップ実装する場合、しばしばコプレーナ線路が
接続線路として用いられる。コプレーナ線路は信号線路
とグランドが同一平面にあり、フリップチップ実装時に
は半導体素子とコプレーナ線路間を低インダクタンスで
再現良く接続することが可能となる。この例は、Hirose
らによる文献(T. Hirose等、"A FLIP-CHIP DESIGN WITH
CPW TECHNOLOGY IN THEW-BAND" ,IEEE MTT-S, INTERNA
TIONAL MICROWAVE SYMPOSIUM, DIGEST, PP.525-528, 19
98年)に記載されている。
【０００３】図１１（ａ）に、コプレーナ線路が形成さ
れた従来の高周波回路基板の平面図を示す。高周波回路
基板１には、信号線路幅Ｗ、信号線路−グランド間ギャ
ップＳを有するコプレーナ線路２が形成されている。コ
プレーナ線路２上には、フリップチップ実装に必要なバ
ンプ４が形成されている。図１１（ｂ）は、半導体素子
がフリップチップ実装された回路基板の断面図を示す。
半導体素子８は、バンプ４を介して導体層６に形成され
たコプレーナ線路２に接続される。
れた従来の高周波回路基板の平面図を示す。高周波回路
基板１には、信号線路幅Ｗ、信号線路−グランド間ギャ
ップＳを有するコプレーナ線路２が形成されている。コ
プレーナ線路２上には、フリップチップ実装に必要なバ
ンプ４が形成されている。図１１（ｂ）は、半導体素子
がフリップチップ実装された回路基板の断面図を示す。
半導体素子８は、バンプ４を介して導体層６に形成され
たコプレーナ線路２に接続される。
【０００４】高周波用にコプレーナ線路を用いる場合、
信号線路幅に両側のギャップを加えたＷ＋２Ｓ（以下、
グランド間距離と称す）は小さくすることが望ましい。
グランド間距離の大きさによる伝播特性の変化は、Hayd
l等による文献(W. H. Haydl等、"DESIGN DATA FOR MILL
IMETER WAVE COPLANAR CIRCUITS" ,23RD EUROPEAN MICR
OWAVE CONFERENCE, DIGEST, PP.223-228)等に記載され
ているが、ＴＥＭモードに近似可能な伝播を実現する上
でグランド間距離の縮小が望ましいのである。より具体
的には、ＴＥＭモードに近似可能な伝播を実現する条件
として、グランド距離の上限は概ね信号波長の１０分の
１であることが記載されている。また、グランド間距離
を縮小することにより、高密度配線が可能になる。さら
に、グランド間距離を大きくした場合、基板内の不要伝
送モードとの結合が大きくなり、伝送損失が増加する、
コプレーナ線路による曲り、分岐、フィードスルーなど
の不連続部分で放射損失が増大する、といった問題が生
じる。グランド間距離の縮小に伴って導体損失が大きく
なる傾向もあるが、上記に述べた理由が主要因となり、
グランド間距離としておよそ５００マイクロメータ以下
のコプレーナ線路が用いられる。
信号線路幅に両側のギャップを加えたＷ＋２Ｓ（以下、
グランド間距離と称す）は小さくすることが望ましい。
グランド間距離の大きさによる伝播特性の変化は、Hayd
l等による文献(W. H. Haydl等、"DESIGN DATA FOR MILL
IMETER WAVE COPLANAR CIRCUITS" ,23RD EUROPEAN MICR
OWAVE CONFERENCE, DIGEST, PP.223-228)等に記載され
ているが、ＴＥＭモードに近似可能な伝播を実現する上
でグランド間距離の縮小が望ましいのである。より具体
的には、ＴＥＭモードに近似可能な伝播を実現する条件
として、グランド距離の上限は概ね信号波長の１０分の
１であることが記載されている。また、グランド間距離
を縮小することにより、高密度配線が可能になる。さら
に、グランド間距離を大きくした場合、基板内の不要伝
送モードとの結合が大きくなり、伝送損失が増加する、
コプレーナ線路による曲り、分岐、フィードスルーなど
の不連続部分で放射損失が増大する、といった問題が生
じる。グランド間距離の縮小に伴って導体損失が大きく
なる傾向もあるが、上記に述べた理由が主要因となり、
グランド間距離としておよそ５００マイクロメータ以下
のコプレーナ線路が用いられる。
【０００５】
【発明が解決しようとする課題】その一方、厚膜配線ま
たは薄膜配線技術を用いて高周波回路基板上に形成され
たコプレーナ線路において、形成可能なグランド間距離
はパターン精度（もしくは解像度）の制限を受ける。通
常用いられているパターン形成技術によれば、グランド
間距離の最小値は厚膜配線でおよそ２５０マイクロメー
タ、薄膜配線でおよそ１００マイクロメータ程度とな
る。
たは薄膜配線技術を用いて高周波回路基板上に形成され
たコプレーナ線路において、形成可能なグランド間距離
はパターン精度（もしくは解像度）の制限を受ける。通
常用いられているパターン形成技術によれば、グランド
間距離の最小値は厚膜配線でおよそ２５０マイクロメー
タ、薄膜配線でおよそ１００マイクロメータ程度とな
る。
【０００６】ところで、通常用いられる高周波回路用基
板の比誘電率は２〜１２程度であるが、この基板上に特
性インピーダンスが５０オームのコプレーナ線路を形成
した場合、ギャップが信号線路幅より小さくなる。した
がって、ギャップがパターン精度の制限を受けることに
なる。例えば、比誘電率が７．１のセラミック基板上に
特性インピーダンスが５０オームのコプレーナ線路を形
成した場合、グランド間距離３５０マイクロメータの内
訳は、信号線路幅Ｗが２００マイクロメータ、ギャップ
Ｓが７５マイクロメータとなる。通常、厚膜配線技術で
パターンを形成した場合、要求される最小線幅／間隔は
およそ１００マイクロメータ程度であるから、上記７５
マイクロメータのギャップを有するコプレーナ線路は形
成不能となるか、もしくは著しい製造歩留りの低下を招
く。さらに、この傾向は比誘電率が小さくなるほど顕著
になる。また、薄膜配線技術を用いたとしても、十分な
パターン精度が確保できるとは言い難く、歩留り低下や
コスト増の原因となる。
板の比誘電率は２〜１２程度であるが、この基板上に特
性インピーダンスが５０オームのコプレーナ線路を形成
した場合、ギャップが信号線路幅より小さくなる。した
がって、ギャップがパターン精度の制限を受けることに
なる。例えば、比誘電率が７．１のセラミック基板上に
特性インピーダンスが５０オームのコプレーナ線路を形
成した場合、グランド間距離３５０マイクロメータの内
訳は、信号線路幅Ｗが２００マイクロメータ、ギャップ
Ｓが７５マイクロメータとなる。通常、厚膜配線技術で
パターンを形成した場合、要求される最小線幅／間隔は
およそ１００マイクロメータ程度であるから、上記７５
マイクロメータのギャップを有するコプレーナ線路は形
成不能となるか、もしくは著しい製造歩留りの低下を招
く。さらに、この傾向は比誘電率が小さくなるほど顕著
になる。また、薄膜配線技術を用いたとしても、十分な
パターン精度が確保できるとは言い難く、歩留り低下や
コスト増の原因となる。
【０００７】本発明は、上記の課題を解決するためにな
されたものであって、以上のような配線形成に伴う歩留
り低下を解決する、グランド間距離が小さく、かつギャ
ップを大きくとれるコプレーナ線路を有する高周波回路
基板を提供することを目的とするものである。
されたものであって、以上のような配線形成に伴う歩留
り低下を解決する、グランド間距離が小さく、かつギャ
ップを大きくとれるコプレーナ線路を有する高周波回路
基板を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の高周波回路基板は、少なくとも第１の誘
電体層と、導体層と、第２の誘電体層とが下からこの順
に積層され、導体層により信号線路とグランドを有する
コプレーナ線路が形成されるとともに、第２の誘電体層
の一部が除去されてコプレーナ線路の一部を露出させる
開口部が形成され、開口部上に半導体素子が実装されコ
プレーナ線路と電気的に接続されたことを特徴とするも
のである。
めに、本発明の高周波回路基板は、少なくとも第１の誘
電体層と、導体層と、第２の誘電体層とが下からこの順
に積層され、導体層により信号線路とグランドを有する
コプレーナ線路が形成されるとともに、第２の誘電体層
の一部が除去されてコプレーナ線路の一部を露出させる
開口部が形成され、開口部上に半導体素子が実装されコ
プレーナ線路と電気的に接続されたことを特徴とするも
のである。
【０００９】前記半導体素子をコプレーナ線路上にバン
プを介してフリップチップ実装し、第２の誘電体層の上
面の高さが半導体素子の上面の高さよりも低い位置にあ
るようにしてもよい。もしくは、平面寸法が開口部の平
面寸法より大きい半導体素子をフリップチップ実装し、
第２の誘電体層に設けた開口部を半導体素子により塞ぐ
ようにしてもよい。また、第２の誘電体層を有機樹脂材
料で形成するとよい。さらに、半導体素子を樹脂材料に
より封止するとよい。
プを介してフリップチップ実装し、第２の誘電体層の上
面の高さが半導体素子の上面の高さよりも低い位置にあ
るようにしてもよい。もしくは、平面寸法が開口部の平
面寸法より大きい半導体素子をフリップチップ実装し、
第２の誘電体層に設けた開口部を半導体素子により塞ぐ
ようにしてもよい。また、第２の誘電体層を有機樹脂材
料で形成するとよい。さらに、半導体素子を樹脂材料に
より封止するとよい。
【００１０】あるいは、半導体素子をコプレーナ線路上
にバンプを介してフリップチップ実装し、第２の誘電体
層の上面の高さと半導体素子の上面の高さを同一の高さ
にするようにしてもよい。その場合、半導体素子をコプ
レーナ線路上にフリップチップ実装するとともに半導体
素子の上面に基板を設置し、第２の誘電体層の開口部を
基板により塞ぐようにしてもよい。
にバンプを介してフリップチップ実装し、第２の誘電体
層の上面の高さと半導体素子の上面の高さを同一の高さ
にするようにしてもよい。その場合、半導体素子をコプ
レーナ線路上にフリップチップ実装するとともに半導体
素子の上面に基板を設置し、第２の誘電体層の開口部を
基板により塞ぐようにしてもよい。
【００１１】また、本発明の他の高周波回路基板は、少
なくとも第１の誘電体層と、導体層と、第２の誘電体層
とが下からこの順に積層され、導体層により信号線路と
グランドを有するコプレーナ線路が形成されるととも
に、第２の誘電体層を貫通してコプレーナ線路と接続さ
れた電極パッドが形成され、電極パッドと半導体素子が
電気的に接続されたことを特徴とするものである。この
場合、半導体素子を電極パッド上にバンプを介してフリ
ップチップ実装することができる。
なくとも第１の誘電体層と、導体層と、第２の誘電体層
とが下からこの順に積層され、導体層により信号線路と
グランドを有するコプレーナ線路が形成されるととも
に、第２の誘電体層を貫通してコプレーナ線路と接続さ
れた電極パッドが形成され、電極パッドと半導体素子が
電気的に接続されたことを特徴とするものである。この
場合、半導体素子を電極パッド上にバンプを介してフリ
ップチップ実装することができる。
【００１２】さらに、上記全ての高周波回路基板におい
て、コプレーナ線路を構成するグランドが有限の幅を有
するようにするとよい。
て、コプレーナ線路を構成するグランドが有限の幅を有
するようにするとよい。
【００１３】従来の高周波回路基板の構成では、導体層
上に半導体素子が実装され、コプレーナ線路上には誘電
体層が存在しなかったのに対し、本発明の高周波回路基
板の構成では、信号線路とグランドを有するコプレーナ
線路上に第２の誘電体層が存在することになる。この第
２の誘電体層の存在により、信号線路とグランド間にお
ける実効誘電率または電束密度を上げることができるた
め、信号線路−グランド間のギャップを拡大することが
できる。これにより、コプレーナ線路のグランド間距離
を信号波長の１０分の１以上としても、充分に優れた伝
送特性が得られる。また、伝送特性上もしくは加工上の
観点から、第２の誘電体層の厚さをグランド間距離の１
０分の１以上とすることが望ましく、第１の誘電体層と
第２の誘電体層に同じ材料を用いることが望ましい。
上に半導体素子が実装され、コプレーナ線路上には誘電
体層が存在しなかったのに対し、本発明の高周波回路基
板の構成では、信号線路とグランドを有するコプレーナ
線路上に第２の誘電体層が存在することになる。この第
２の誘電体層の存在により、信号線路とグランド間にお
ける実効誘電率または電束密度を上げることができるた
め、信号線路−グランド間のギャップを拡大することが
できる。これにより、コプレーナ線路のグランド間距離
を信号波長の１０分の１以上としても、充分に優れた伝
送特性が得られる。また、伝送特性上もしくは加工上の
観点から、第２の誘電体層の厚さをグランド間距離の１
０分の１以上とすることが望ましく、第１の誘電体層と
第２の誘電体層に同じ材料を用いることが望ましい。
【００１４】
【発明の実施の形態】［第１の実施の形態］本発明の第
１の実施の形態について図１を用いて説明する。図１
（ａ）に、本実施の形態のコプレーナ線路が形成された
高周波回路基板の平面図を示す。高周波回路基板１に
は、信号線路幅Ｗ、信号線路−グランド間ギャップＳを
有するコプレーナ線路２が形成されている。コプレーナ
線路２上には、フリップチップ実装に必要なバンプ４が
形成されている。
１の実施の形態について図１を用いて説明する。図１
（ａ）に、本実施の形態のコプレーナ線路が形成された
高周波回路基板の平面図を示す。高周波回路基板１に
は、信号線路幅Ｗ、信号線路−グランド間ギャップＳを
有するコプレーナ線路２が形成されている。コプレーナ
線路２上には、フリップチップ実装に必要なバンプ４が
形成されている。
【００１５】図１（ｂ）に、半導体素子がフリップチッ
プ実装された高周波回路基板１の図１（ａ）におけるＸ
−Ｘ’線に沿う断面図を示す。第１の誘電体層５と、導
体層６と、第２の誘電体層７がこの順に積層されてい
る。前記導体層６にコプレーナ線路２が形成され、第２
の誘電体層７のうち、半導体素子８が実装される領域が
部分的に除去され、開口部３が形成されている。開口部
３ではコプレーナ線路２が部分的に露出しており、バン
プ４が形成されている。半導体素子８は、バンプ４を介
して導体層６に形成されたコプレーナ線路２に接続され
る。また、第２の誘電体層７の厚さＨは、半導体素子８
の厚さＴより小さい。
プ実装された高周波回路基板１の図１（ａ）におけるＸ
−Ｘ’線に沿う断面図を示す。第１の誘電体層５と、導
体層６と、第２の誘電体層７がこの順に積層されてい
る。前記導体層６にコプレーナ線路２が形成され、第２
の誘電体層７のうち、半導体素子８が実装される領域が
部分的に除去され、開口部３が形成されている。開口部
３ではコプレーナ線路２が部分的に露出しており、バン
プ４が形成されている。半導体素子８は、バンプ４を介
して導体層６に形成されたコプレーナ線路２に接続され
る。また、第２の誘電体層７の厚さＨは、半導体素子８
の厚さＴより小さい。
【００１６】図１（ｃ）に、半導体素子がフリップチッ
プ実装された高周波回路基板１の図１（ａ）におけるＹ
−Ｙ’線に沿う断面図を示す。導体層６を用いて、コプ
レーナ線路２の信号線路１８、グランド９が形成されて
いる。
プ実装された高周波回路基板１の図１（ａ）におけるＹ
−Ｙ’線に沿う断面図を示す。導体層６を用いて、コプ
レーナ線路２の信号線路１８、グランド９が形成されて
いる。
【００１７】図２に、本実施の形態において、グランド
間距離が３５０マイクロメータであるコプレーナ線路
(特性インピーダンス５０オーム)を形成した場合の第２
の誘電体層７の厚さＨとＷおよびＳとの関係を示す。図
１１に示した従来例の構造は、第２の誘電体層７の厚さ
Ｈが０マイクロメータの場合に相当している。第２の誘
電体層７の厚さＨが増大するにつれて、Ｗは減少する一
方でＳは増加し、例えばＨが８０マイクロメータの場合
にはＷが１５０マイクロメータ、Ｓが１００マイクロメ
ータとなる。つまり、この場合の最小線幅／間隔は１０
０マイクロメータとなり、従来の７５マイクロメータか
ら大きくすることができ、要求されるパターン精度を緩
和することができる。
間距離が３５０マイクロメータであるコプレーナ線路
(特性インピーダンス５０オーム)を形成した場合の第２
の誘電体層７の厚さＨとＷおよびＳとの関係を示す。図
１１に示した従来例の構造は、第２の誘電体層７の厚さ
Ｈが０マイクロメータの場合に相当している。第２の誘
電体層７の厚さＨが増大するにつれて、Ｗは減少する一
方でＳは増加し、例えばＨが８０マイクロメータの場合
にはＷが１５０マイクロメータ、Ｓが１００マイクロメ
ータとなる。つまり、この場合の最小線幅／間隔は１０
０マイクロメータとなり、従来の７５マイクロメータか
ら大きくすることができ、要求されるパターン精度を緩
和することができる。
【００１８】第２の誘電体層７を設けることによるギャ
ップＳの拡大は、信号線路１８とグランド９間における
実効誘電率または電束密度を上げることにより実現され
たものである。この効果を十分に得るためには、第２誘
電体層７の厚さＨとして、第２の誘電体層７が無い場合
のギャップＳと等しい程度、またはそれ以上あることが
望ましい。
ップＳの拡大は、信号線路１８とグランド９間における
実効誘電率または電束密度を上げることにより実現され
たものである。この効果を十分に得るためには、第２誘
電体層７の厚さＨとして、第２の誘電体層７が無い場合
のギャップＳと等しい程度、またはそれ以上あることが
望ましい。
【００１９】図３に、本実施の形態における高周波回路
基板１に半導体素子８を実装する場合の工程図を示す。
まず、半導体素子８をボンディングツール１１に吸着し
(図３（ａ））、開口部３に形成されたバンプ４に熱圧
着を行う(図３（ｂ））。吸着を止め、ボンディングツ
ール１１を離脱させることにより実装が完了する(図３
（ｃ））。図３（ｂ）において、第２の誘電体層７の厚
さＨは、半導体素子８の厚さＴより小さいので、ボンデ
ィングツール１１と第２の誘電体層７の間には間隔Ｇが
確保される。したがって、ボンディングツール１１の吸
着面よりも小さいサイズの半導体素子８を自由に取り扱
うことができる。すなわち、半導体素子８のサイズにあ
わせて、ボンディングツール１１を交換する必要がな
い。本実施の形態では半導体素子８の厚さＴと第２の誘
電体層７の厚さＨとの関係は、より厳密にはバンプ４の
高さ等を考慮にいれ、熱圧着時に間隔Ｇが確保される範
囲に限定されるものである。
基板１に半導体素子８を実装する場合の工程図を示す。
まず、半導体素子８をボンディングツール１１に吸着し
(図３（ａ））、開口部３に形成されたバンプ４に熱圧
着を行う(図３（ｂ））。吸着を止め、ボンディングツ
ール１１を離脱させることにより実装が完了する(図３
（ｃ））。図３（ｂ）において、第２の誘電体層７の厚
さＨは、半導体素子８の厚さＴより小さいので、ボンデ
ィングツール１１と第２の誘電体層７の間には間隔Ｇが
確保される。したがって、ボンディングツール１１の吸
着面よりも小さいサイズの半導体素子８を自由に取り扱
うことができる。すなわち、半導体素子８のサイズにあ
わせて、ボンディングツール１１を交換する必要がな
い。本実施の形態では半導体素子８の厚さＴと第２の誘
電体層７の厚さＨとの関係は、より厳密にはバンプ４の
高さ等を考慮にいれ、熱圧着時に間隔Ｇが確保される範
囲に限定されるものである。
【００２０】［第２の実施の形態］本発明の第２の実施
の形態について図４を用いて説明する。図４（ａ）に、
本実施の形態のコプレーナ線路が形成された高周波回路
基板の平面図を示す。高周波回路基板１には、信号線路
幅Ｗ、信号線路−グランド間ギャップＳを有するコプレ
ーナ線路２が形成されている。コプレーナ線路２上に
は、フリップチップ実装に必要なバンプ４が形成されて
いる。
の形態について図４を用いて説明する。図４（ａ）に、
本実施の形態のコプレーナ線路が形成された高周波回路
基板の平面図を示す。高周波回路基板１には、信号線路
幅Ｗ、信号線路−グランド間ギャップＳを有するコプレ
ーナ線路２が形成されている。コプレーナ線路２上に
は、フリップチップ実装に必要なバンプ４が形成されて
いる。
【００２１】図４（ｂ）には半導体素子がフリップチッ
プ実装された高周波回路基板１の断面図を示す。第１の
誘電体層５と、導体層６と、第２の誘電体層７がこの順
に積層されている。前記導体層６にコプレーナ線路２が
形成されている。第２の誘電体層７には導体が埋め込ま
れたスルーホール１２が形成され、スルーホール１２上
にバンプ４が形成されている。半導体素子８は、バンプ
４とスルーホール１２を介して導体層６に形成されたコ
プレーナ線路２に接続される。この場合、スルーホール
１２は電極パッドの役割も有している。
プ実装された高周波回路基板１の断面図を示す。第１の
誘電体層５と、導体層６と、第２の誘電体層７がこの順
に積層されている。前記導体層６にコプレーナ線路２が
形成されている。第２の誘電体層７には導体が埋め込ま
れたスルーホール１２が形成され、スルーホール１２上
にバンプ４が形成されている。半導体素子８は、バンプ
４とスルーホール１２を介して導体層６に形成されたコ
プレーナ線路２に接続される。この場合、スルーホール
１２は電極パッドの役割も有している。
【００２２】本実施の形態においても、第１の実施の形
態と同様に、最小線幅／間隔を大きくとることができ、
要求されるパターン精度を緩和することができる。さら
に、第１の実施の形態と異なり、第２の誘電体層７の開
口部がないため、半導体素子８の厚さＴと第２の誘電体
層の厚さＨとの関係に制限なく、ボンディングツールの
吸着面よりも小さいサイズの半導体素子を自由に取り扱
うことができる。
態と同様に、最小線幅／間隔を大きくとることができ、
要求されるパターン精度を緩和することができる。さら
に、第１の実施の形態と異なり、第２の誘電体層７の開
口部がないため、半導体素子８の厚さＴと第２の誘電体
層の厚さＨとの関係に制限なく、ボンディングツールの
吸着面よりも小さいサイズの半導体素子を自由に取り扱
うことができる。
【００２３】［第３の実施の形態］本発明の第３の実施
の形態について図５を用いて説明する。図５（ａ）に、
本実施の形態のコプレーナ線路が形成された高周波回路
基板の平面図を示す。高周波回路基板１には、信号線路
幅Ｗ、信号線路−グランド間ギャップＳを有するコプレ
ーナ線路２が形成されている。本実施の形態の場合、コ
プレーナ線路２のグランド幅ＷＧは有限の値を持つ。コ
プレーナ線路２上には、フリップチップ実装に必要なバ
ンプ４が形成されている。
の形態について図５を用いて説明する。図５（ａ）に、
本実施の形態のコプレーナ線路が形成された高周波回路
基板の平面図を示す。高周波回路基板１には、信号線路
幅Ｗ、信号線路−グランド間ギャップＳを有するコプレ
ーナ線路２が形成されている。本実施の形態の場合、コ
プレーナ線路２のグランド幅ＷＧは有限の値を持つ。コ
プレーナ線路２上には、フリップチップ実装に必要なバ
ンプ４が形成されている。
【００２４】図５（ｂ）に、半導体素子がフリップチッ
プ実装された高周波回路基板１の図５（ａ）におけるＸ
−Ｘ’線に沿う断面図を示す。第１の誘電体層５と、導
体層６と、第２の誘電体層７がこの順に積層されてい
る。前記導体層６にコプレーナ線路２が形成され、第２
の誘電体層７のうち、半導体素子８が実装される領域が
部分的に除去され、開口部３が形成されている。開口部
３では、コプレーナ線路２が部分的に露出しており、バ
ンプ４が形成されている。半導体素子８は、バンプ４を
介して導体層６に形成されたコプレーナ線路２に接続さ
れる。また、第２の誘電体層７の厚さＨは、半導体素子
８の厚さＴより小さい。
プ実装された高周波回路基板１の図５（ａ）におけるＸ
−Ｘ’線に沿う断面図を示す。第１の誘電体層５と、導
体層６と、第２の誘電体層７がこの順に積層されてい
る。前記導体層６にコプレーナ線路２が形成され、第２
の誘電体層７のうち、半導体素子８が実装される領域が
部分的に除去され、開口部３が形成されている。開口部
３では、コプレーナ線路２が部分的に露出しており、バ
ンプ４が形成されている。半導体素子８は、バンプ４を
介して導体層６に形成されたコプレーナ線路２に接続さ
れる。また、第２の誘電体層７の厚さＨは、半導体素子
８の厚さＴより小さい。
【００２５】図５（ｃ）に、半導体素子がフリップチッ
プ実装された高周波回路基板１の図５（ａ）におけるＹ
−Ｙ’線に沿う断面図を示す。導体層６を用いて、コプ
レーナ線路２の信号線路１８、グランド９が形成されて
いる。ここで、２つのグランド９、９において、グラン
ド外縁間の距離（Ｗ＋２Ｓ＋２ＷＧ）は、少なくともＷ
＋４Ｓ以上であることが望ましく、また、コプレーナ線
路２を通過する信号の波長の半分より小さいことが望ま
しい。
プ実装された高周波回路基板１の図５（ａ）におけるＹ
−Ｙ’線に沿う断面図を示す。導体層６を用いて、コプ
レーナ線路２の信号線路１８、グランド９が形成されて
いる。ここで、２つのグランド９、９において、グラン
ド外縁間の距離（Ｗ＋２Ｓ＋２ＷＧ）は、少なくともＷ
＋４Ｓ以上であることが望ましく、また、コプレーナ線
路２を通過する信号の波長の半分より小さいことが望ま
しい。
【００２６】本実施の形態においても、第１の実施の形
態と同様に、最小線幅／間隔を大きくとることができ、
要求されるパターン精度を緩和することができる。一
方、第１の実施の形態と異なり、コプレーナ線路２のグ
ランド幅ＷＧを有限の値にとっている。これは以下の理
由による。本発明によって導入された第２の誘電体層７
がグランド９上に形成された構造においては、例えば文
献(羽石 操、最新平面アンテナ、株式会社総合技術セ
ンター発行、６３頁)に記載されているように、第２の
誘電体層７の厚さＨが下の（１）式の厚さを越えると、
表面波が現れる。 Ｈ ＞ ｃ／｛４ｆ・√（εｒ−１）｝……（１）
態と同様に、最小線幅／間隔を大きくとることができ、
要求されるパターン精度を緩和することができる。一
方、第１の実施の形態と異なり、コプレーナ線路２のグ
ランド幅ＷＧを有限の値にとっている。これは以下の理
由による。本発明によって導入された第２の誘電体層７
がグランド９上に形成された構造においては、例えば文
献(羽石 操、最新平面アンテナ、株式会社総合技術セ
ンター発行、６３頁)に記載されているように、第２の
誘電体層７の厚さＨが下の（１）式の厚さを越えると、
表面波が現れる。 Ｈ ＞ ｃ／｛４ｆ・√（εｒ−１）｝……（１）
【００２７】ここで、ｃは光速、ｆは動作周波数、εは
第２の誘電体層を構成する材料の比誘電率を表す。表面
波は、コプレーナ線路における信号伝送に対しての漏洩
の要因であり、伝送損失の増大につながる。有限の幅を
持つグランドを有するコプレーナ線路では、グランドが
ない領域では表面波モードが存在しないため、信号伝送
の漏洩を抑制することができる。したがって、低損失な
コプレーナ線路を形成する場合においては、第１の実施
の形態では第２の誘電体層７の厚さＨは表面波が発生し
ない程度に薄くしておく必要があるのに対し、本実施の
形態においては第２の誘電体層７の厚さＨは限定されな
いという特長がある。有限幅のグランドを有するコプレ
ーナ線路は、第２の実施の形態に示した例においても適
用可能であり、同様の効果が得られる。
第２の誘電体層を構成する材料の比誘電率を表す。表面
波は、コプレーナ線路における信号伝送に対しての漏洩
の要因であり、伝送損失の増大につながる。有限の幅を
持つグランドを有するコプレーナ線路では、グランドが
ない領域では表面波モードが存在しないため、信号伝送
の漏洩を抑制することができる。したがって、低損失な
コプレーナ線路を形成する場合においては、第１の実施
の形態では第２の誘電体層７の厚さＨは表面波が発生し
ない程度に薄くしておく必要があるのに対し、本実施の
形態においては第２の誘電体層７の厚さＨは限定されな
いという特長がある。有限幅のグランドを有するコプレ
ーナ線路は、第２の実施の形態に示した例においても適
用可能であり、同様の効果が得られる。
【００２８】［第４の実施の形態］本発明の第４の実施
の形態について図６を用いて説明する。図６に、半導体
素子がフリップチップ実装された高周波回路基板の断面
図を示す。第１の誘電体層５と、導体層６と、第２の誘
電体層７、第３の誘電体層１３がこの順に積層されてい
る。前記導体層６にコプレーナ線路が形成され、第２の
誘電体層７のうち、半導体素子８が実装される領域が部
分的に除去され、開口部３が形成されている。開口部３
ではコプレーナ線路が部分的に露出しており、バンプ４
が形成されている。また、第３の誘電体層１４は、開口
部３よりさらに広く開口され、キャビティ１７が形成さ
れている。半導体素子８は、バンプ４を介して導体層６
に形成されたコプレーナ線路に接続される。第２の誘電
体層７の厚さＨは、半導体素子８の厚さＴより小さい。
さらに、前記キャビティ１７を蓋１４で覆うことにより
封止することが可能となる。
の形態について図６を用いて説明する。図６に、半導体
素子がフリップチップ実装された高周波回路基板の断面
図を示す。第１の誘電体層５と、導体層６と、第２の誘
電体層７、第３の誘電体層１３がこの順に積層されてい
る。前記導体層６にコプレーナ線路が形成され、第２の
誘電体層７のうち、半導体素子８が実装される領域が部
分的に除去され、開口部３が形成されている。開口部３
ではコプレーナ線路が部分的に露出しており、バンプ４
が形成されている。また、第３の誘電体層１４は、開口
部３よりさらに広く開口され、キャビティ１７が形成さ
れている。半導体素子８は、バンプ４を介して導体層６
に形成されたコプレーナ線路に接続される。第２の誘電
体層７の厚さＨは、半導体素子８の厚さＴより小さい。
さらに、前記キャビティ１７を蓋１４で覆うことにより
封止することが可能となる。
【００２９】本実施の形態においては、第１の実施例と
同様な効果が得られ、かつ、封止が行えるという特長が
ある。ボンディングツールの吸着面のサイズは、前記キ
ャビティ１７よりも小さくなくてはならないが、半導体
素子８よりは大きくすることができる。したがって、キ
ャビティサイズを大きくとれば、半導体素子８のサイズ
にあわせて、ボンディングツールを交換する必要がな
い。
同様な効果が得られ、かつ、封止が行えるという特長が
ある。ボンディングツールの吸着面のサイズは、前記キ
ャビティ１７よりも小さくなくてはならないが、半導体
素子８よりは大きくすることができる。したがって、キ
ャビティサイズを大きくとれば、半導体素子８のサイズ
にあわせて、ボンディングツールを交換する必要がな
い。
【００３０】［第５の実施の形態］本発明の第５の実施
の形態について図７を用いて説明する。図７に、半導体
素子がフリップチップ実装された高周波回路基板の断面
図を示す。第１の誘電体層５と、導体層６と、第２の誘
電体層７がこの順に積層されている。前記導体層６にコ
プレーナ線路が形成され、第２の誘電体層７のうち、半
導体素子８が実装される領域が部分的に除去され、開口
部３が形成されている。開口部３ではコプレーナ線路が
部分的に露出しており、バンプ４が形成されている。半
導体素子８は、バンプ４を介して導体層６に形成された
コプレーナ線路に接続される。本実施の形態の場合、第
２の誘電体層７の厚さと導体層６の厚さとの和Ｈを、半
導体素子８の厚さ、バンプ高さおよびパッド厚さの和で
あるＨＢと等しくとることにより、第２の誘電体層７と
実装後の半導体素子８の高さが等しくなっている。
の形態について図７を用いて説明する。図７に、半導体
素子がフリップチップ実装された高周波回路基板の断面
図を示す。第１の誘電体層５と、導体層６と、第２の誘
電体層７がこの順に積層されている。前記導体層６にコ
プレーナ線路が形成され、第２の誘電体層７のうち、半
導体素子８が実装される領域が部分的に除去され、開口
部３が形成されている。開口部３ではコプレーナ線路が
部分的に露出しており、バンプ４が形成されている。半
導体素子８は、バンプ４を介して導体層６に形成された
コプレーナ線路に接続される。本実施の形態の場合、第
２の誘電体層７の厚さと導体層６の厚さとの和Ｈを、半
導体素子８の厚さ、バンプ高さおよびパッド厚さの和で
あるＨＢと等しくとることにより、第２の誘電体層７と
実装後の半導体素子８の高さが等しくなっている。
【００３１】本実施の形態においては、フリップチップ
実装で用いられるボンディングツールが、熱圧着時に第
２の誘電体層７に接触してその位置で止まるため、バン
プ高さの制御が容易となる。また、第２の誘電体層７を
形成する材料は限定されないが、例えば有機樹脂のよう
に比較的柔軟な材料であれば、ボンディングツールを保
護する点からは望ましい。
実装で用いられるボンディングツールが、熱圧着時に第
２の誘電体層７に接触してその位置で止まるため、バン
プ高さの制御が容易となる。また、第２の誘電体層７を
形成する材料は限定されないが、例えば有機樹脂のよう
に比較的柔軟な材料であれば、ボンディングツールを保
護する点からは望ましい。
【００３２】［第６の実施の形態］本発明の第６の実施
の形態について図８を用いて説明する。図８に、半導体
基板がフリップチップ実装された高周波回路基板の断面
図を示す。第１の誘電体層５と、導体層６と、第２の誘
電体層７がこの順に積層されている。前記導体層６にコ
プレーナ線路が形成され、第２の誘電体層７のうち、半
導体素子８が実装される領域が部分的に除去され、開口
部３が形成されている。開口部３ではコプレーナ線路が
部分的に露出しており、バンプ４が形成されている。本
実施の形態において、半導体素子８は、その裏面（図に
おける上面、フリップチップ実装では回路が形成された
表面側を下側（基板側）に向けて実装するため、上面側
が裏面となる）に裏面基板１５が接着されている。ま
た、半導体素子８はバンプ４を介して導体層６に形成さ
れたコプレーナ線路に接続される。第２の誘電体層７の
厚さと導体層６の厚さとの和Ｈを、半導体素子８の厚
さ、バンプ高さおよびパッド厚さの和であるＨＢと等し
くとることにより、第２の誘電体層７と実装後の半導体
素子８の高さを等しくする。
の形態について図８を用いて説明する。図８に、半導体
基板がフリップチップ実装された高周波回路基板の断面
図を示す。第１の誘電体層５と、導体層６と、第２の誘
電体層７がこの順に積層されている。前記導体層６にコ
プレーナ線路が形成され、第２の誘電体層７のうち、半
導体素子８が実装される領域が部分的に除去され、開口
部３が形成されている。開口部３ではコプレーナ線路が
部分的に露出しており、バンプ４が形成されている。本
実施の形態において、半導体素子８は、その裏面（図に
おける上面、フリップチップ実装では回路が形成された
表面側を下側（基板側）に向けて実装するため、上面側
が裏面となる）に裏面基板１５が接着されている。ま
た、半導体素子８はバンプ４を介して導体層６に形成さ
れたコプレーナ線路に接続される。第２の誘電体層７の
厚さと導体層６の厚さとの和Ｈを、半導体素子８の厚
さ、バンプ高さおよびパッド厚さの和であるＨＢと等し
くとることにより、第２の誘電体層７と実装後の半導体
素子８の高さを等しくする。
【００３３】本実施の形態の場合、フリップチップ実装
の熱圧着工程時には、裏面基板１５が第２の誘電体層７
に接触してその位置で止まるため、バンプ高さの高い制
御性が確保される。また、裏面基板１５上を樹脂等で封
止することも可能であり、この際には開口部３に樹脂が
進入しないので、高周波特性を損なうこともない。裏面
基板１５の材料は限定されないが、例えば金属のように
熱伝導率の高い材料を用いれば、放熱作用も期待でき
る。
の熱圧着工程時には、裏面基板１５が第２の誘電体層７
に接触してその位置で止まるため、バンプ高さの高い制
御性が確保される。また、裏面基板１５上を樹脂等で封
止することも可能であり、この際には開口部３に樹脂が
進入しないので、高周波特性を損なうこともない。裏面
基板１５の材料は限定されないが、例えば金属のように
熱伝導率の高い材料を用いれば、放熱作用も期待でき
る。
【００３４】［第７の実施の形態］本発明の第７の実施
の形態について図９を用いて説明する。図９に、半導体
素子がフリップチップ実装された高周波回路基板の断面
図を示す。第１の誘電体層５と、導体層６と、第２の誘
電体層７がこの順に積層されている。前記導体層６にコ
プレーナ線路が形成され、第２の誘電体層７のうち、半
導体素子８が実装される領域が部分的に除去され、開口
部３が形成されている。開口部３ではコプレーナ線路が
部分的に露出しており、バンプ４が形成されている。本
実施の形態の場合、半導体素子８は、開口部３のサイズ
より大きくなっており、バンプ４を介して導体層６に形
成されたコプレーナ線路に接続される。第２の誘電体層
７の厚さと導体層６の厚さとの和Ｈは、実装後のバンプ
高さとパッド厚さの和になるように設定する。
の形態について図９を用いて説明する。図９に、半導体
素子がフリップチップ実装された高周波回路基板の断面
図を示す。第１の誘電体層５と、導体層６と、第２の誘
電体層７がこの順に積層されている。前記導体層６にコ
プレーナ線路が形成され、第２の誘電体層７のうち、半
導体素子８が実装される領域が部分的に除去され、開口
部３が形成されている。開口部３ではコプレーナ線路が
部分的に露出しており、バンプ４が形成されている。本
実施の形態の場合、半導体素子８は、開口部３のサイズ
より大きくなっており、バンプ４を介して導体層６に形
成されたコプレーナ線路に接続される。第２の誘電体層
７の厚さと導体層６の厚さとの和Ｈは、実装後のバンプ
高さとパッド厚さの和になるように設定する。
【００３５】本実施の形態の場合、半導体素子８が、フ
リップチップ実装時の圧着の際に第２の誘電体層７の上
面に接触してその位置で止まるため、バンプ高さの高い
制御性が確保される。また、第２の誘電体層７を形成す
る材料は限定されないが、例えば有機樹脂のように比較
的柔軟な材料であれば、半導体素子８を破損しないとい
う点で望ましい。
リップチップ実装時の圧着の際に第２の誘電体層７の上
面に接触してその位置で止まるため、バンプ高さの高い
制御性が確保される。また、第２の誘電体層７を形成す
る材料は限定されないが、例えば有機樹脂のように比較
的柔軟な材料であれば、半導体素子８を破損しないとい
う点で望ましい。
【００３６】［第８の実施の形態］本発明の第８の実施
の形態について図１０を用いて説明する。図１０に、半
導体基板がフリップチップ実装された高周波回路基板の
断面図を示す。第１の誘電体層５と、導体層６と、第２
の誘電体層７がこの順に積層されている。前記導体層６
にコプレーナ線路が形成され、第２の誘電体層７のう
ち、半導体素子８が実装される領域が部分的に除去さ
れ、開口部３が形成されている。開口部３ではコプレー
ナ線路が部分的に露出しており、バンプ４が形成されて
いる。半導体素子８は、開口部３のサイズより大きくな
っており、バンプ４を介して導体層６に形成されたコプ
レーナ線路に接続される。第２の誘電体層の厚さと導体
層６の厚さとの和Ｈは、実装後のバンプ高さとパッド厚
さの和になるように設定する。
の形態について図１０を用いて説明する。図１０に、半
導体基板がフリップチップ実装された高周波回路基板の
断面図を示す。第１の誘電体層５と、導体層６と、第２
の誘電体層７がこの順に積層されている。前記導体層６
にコプレーナ線路が形成され、第２の誘電体層７のう
ち、半導体素子８が実装される領域が部分的に除去さ
れ、開口部３が形成されている。開口部３ではコプレー
ナ線路が部分的に露出しており、バンプ４が形成されて
いる。半導体素子８は、開口部３のサイズより大きくな
っており、バンプ４を介して導体層６に形成されたコプ
レーナ線路に接続される。第２の誘電体層の厚さと導体
層６の厚さとの和Ｈは、実装後のバンプ高さとパッド厚
さの和になるように設定する。
【００３７】本実施の形態の場合、第７の実施の形態と
同様、半導体素子８が、フリップチップ実装時の圧着の
際に第２の誘電体層７に接触してその位置で止まるた
め、バンプ高さの高い制御性が確保される。さらに、本
実施の形態では、半導体素子８を封止樹脂１６で覆って
いる。封止樹脂１６は開口部３に進入しないので、高周
波回路の性能を損なうこともない。
同様、半導体素子８が、フリップチップ実装時の圧着の
際に第２の誘電体層７に接触してその位置で止まるた
め、バンプ高さの高い制御性が確保される。さらに、本
実施の形態では、半導体素子８を封止樹脂１６で覆って
いる。封止樹脂１６は開口部３に進入しないので、高周
波回路の性能を損なうこともない。
【００３８】［第９の実施の形態］本発明の第９の実施
の形態について図１２を用いて説明する。図１２に、高
周波回路基板上に形成されたコプレーナ線路の断面を示
す。第１の実施の形態における図１（ｃ）と同様に、第
１の誘電体層５上にコプレーナ線路の信号線路１８、グ
ランド９が形成され、さらに第２の誘電体層７が積層さ
れている。ただし、本実施の形態においては、裏面グラ
ンド２０が形成されている。グランド９と裏面グランド
２０から形成される平行平板構造による伝播損失の増加
を防ぐ目的で、両グランド９，２０を接続するビアホー
ル１９がコプレーナ線路に沿って形成されている。した
がって、両グランド９，２０とビアホール１９で囲まれ
た導波管構造により信号伝播が生じる可能性があるが、
ビアホール１９の間隔を小さくとり導波管の遮断周波数
を信号周波数より高くすることで、この問題は回避でき
る。第２の誘電体層７の厚さは、グランド間距離の１０
分の１以上にする。一方、第２の誘電体層７の厚さは、
上述の式（１）で記述された表面波が現れない範囲にと
どめることが望ましい。
の形態について図１２を用いて説明する。図１２に、高
周波回路基板上に形成されたコプレーナ線路の断面を示
す。第１の実施の形態における図１（ｃ）と同様に、第
１の誘電体層５上にコプレーナ線路の信号線路１８、グ
ランド９が形成され、さらに第２の誘電体層７が積層さ
れている。ただし、本実施の形態においては、裏面グラ
ンド２０が形成されている。グランド９と裏面グランド
２０から形成される平行平板構造による伝播損失の増加
を防ぐ目的で、両グランド９，２０を接続するビアホー
ル１９がコプレーナ線路に沿って形成されている。した
がって、両グランド９，２０とビアホール１９で囲まれ
た導波管構造により信号伝播が生じる可能性があるが、
ビアホール１９の間隔を小さくとり導波管の遮断周波数
を信号周波数より高くすることで、この問題は回避でき
る。第２の誘電体層７の厚さは、グランド間距離の１０
分の１以上にする。一方、第２の誘電体層７の厚さは、
上述の式（１）で記述された表面波が現れない範囲にと
どめることが望ましい。
【００３９】次に、従来例と実施例（第１の実施の形態
に記載した構造で、グランド間距離を３５０マイクロメ
ータ、第２の誘電体層の厚さを８０マイクロメータとし
たもの）における群速度（dω/dβ、ωは角速度、βは
位相定数)の周波数依存性を図１３に示す。この図か
ら、実施例においては、群速度の周波数依存性（周波数
分散）が小さいことが分かる。また、グランド間距離に
対する第２の誘電体層厚の比と、ＤＣ近傍を基準にとっ
た場合の１００ＧＨｚにおける群速度の変化量との関係
を図１４に示す。グランド間距離に対する第２の誘電体
層厚の比を０．１以上とすれば（第２の誘電体層の厚さ
をグランド間距離の１０分の１以上とすれば）、誘電体
層の厚さがゼロである従来例と比べ、群速度の変化を３
分の１以下に低減することができる。また、第２の誘電
体層が第１の誘電体層の比誘電率と大きな差がなけれ
ば、群速度の変化量はそれほど大きく変わらない。な
お、第２の誘電体層の誘電率が、第１の誘電体層の誘電
率と比べて±５０％以内であれば、周波数分散を抑える
効果が顕著に得られる。また、多層基板を作製する際に
は、第１の誘電体層と第２の誘電体層に同じ材料を用い
た方が熱膨張係数の問題がなく、特に、セラミック基板
の場合は同時焼成も可能となり、低コストになるなど有
利な点が多い。
に記載した構造で、グランド間距離を３５０マイクロメ
ータ、第２の誘電体層の厚さを８０マイクロメータとし
たもの）における群速度（dω/dβ、ωは角速度、βは
位相定数)の周波数依存性を図１３に示す。この図か
ら、実施例においては、群速度の周波数依存性（周波数
分散）が小さいことが分かる。また、グランド間距離に
対する第２の誘電体層厚の比と、ＤＣ近傍を基準にとっ
た場合の１００ＧＨｚにおける群速度の変化量との関係
を図１４に示す。グランド間距離に対する第２の誘電体
層厚の比を０．１以上とすれば（第２の誘電体層の厚さ
をグランド間距離の１０分の１以上とすれば）、誘電体
層の厚さがゼロである従来例と比べ、群速度の変化を３
分の１以下に低減することができる。また、第２の誘電
体層が第１の誘電体層の比誘電率と大きな差がなけれ
ば、群速度の変化量はそれほど大きく変わらない。な
お、第２の誘電体層の誘電率が、第１の誘電体層の誘電
率と比べて±５０％以内であれば、周波数分散を抑える
効果が顕著に得られる。また、多層基板を作製する際に
は、第１の誘電体層と第２の誘電体層に同じ材料を用い
た方が熱膨張係数の問題がなく、特に、セラミック基板
の場合は同時焼成も可能となり、低コストになるなど有
利な点が多い。
【００４０】以上説明したように、本発明の全ての実施
の形態においては、コプレーナ線路を覆う第２の誘電体
層７を設けたことによって信号線路１８とグランド９間
における実効誘電率または電束密度が上がり、従来に比
べて伝送特性を向上させることができる。よって、「従
来の技術」の項で例示したHaydl等による文献によれ
ば、ＴＥＭモードに近似可能な伝播を実現するにはグラ
ンド距離を信号波長の１０分の１以下とする必要があっ
たが、本発明の構成によれば、グランド距離を信号波長
の１０分の１以上とし、従来に比べてパターン精度（解
像度）が比較的緩いコプレーナ線路を形成しても、優れ
た伝送特性を得ることができる。
の形態においては、コプレーナ線路を覆う第２の誘電体
層７を設けたことによって信号線路１８とグランド９間
における実効誘電率または電束密度が上がり、従来に比
べて伝送特性を向上させることができる。よって、「従
来の技術」の項で例示したHaydl等による文献によれ
ば、ＴＥＭモードに近似可能な伝播を実現するにはグラ
ンド距離を信号波長の１０分の１以下とする必要があっ
たが、本発明の構成によれば、グランド距離を信号波長
の１０分の１以上とし、従来に比べてパターン精度（解
像度）が比較的緩いコプレーナ線路を形成しても、優れ
た伝送特性を得ることができる。
【００４１】なお、図１２ではビアホール１９を設けて
いるが、これは本発明の構成要件としない。例えば、伝
播損失の増加を許容した場合や、裏面グランドを設け
ず、かつ第１の誘電体層を表面波が生じないほど薄くし
た場合などは、このビアホールを設けなくてもよい。ま
た、本実施の形態においても、第１の実施の形態などと
同様に、最小線幅／間隔を大きくとることができ、要求
されるパターン精度を緩和することができる効果を合わ
せ持つ。
いるが、これは本発明の構成要件としない。例えば、伝
播損失の増加を許容した場合や、裏面グランドを設け
ず、かつ第１の誘電体層を表面波が生じないほど薄くし
た場合などは、このビアホールを設けなくてもよい。ま
た、本実施の形態においても、第１の実施の形態などと
同様に、最小線幅／間隔を大きくとることができ、要求
されるパターン精度を緩和することができる効果を合わ
せ持つ。
【００４２】伝送線路における小さい周波数分散特性
は、特に広帯域デジタル信号伝送応用では不可欠であ
る。また、他の用途においても、伝送特性の周波数分散
も小さいため、広帯域にわたって設計容易な高周波回路
基板が提供できる。
は、特に広帯域デジタル信号伝送応用では不可欠であ
る。また、他の用途においても、伝送特性の周波数分散
も小さいため、広帯域にわたって設計容易な高周波回路
基板が提供できる。
【００４３】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態の説明では、基板材料については特
に限定されないが、本発明はアルミナ、ガラスセラミッ
ク、窒化アルミなどを用いた多層基板や、多層有機基
板、あるいは各種基板にポリミド樹脂やＢＣＢ（Benzo-
Cyclo-Buthene）等を積層した多層基板などに広範囲に
適用できる。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態の説明では、基板材料については特
に限定されないが、本発明はアルミナ、ガラスセラミッ
ク、窒化アルミなどを用いた多層基板や、多層有機基
板、あるいは各種基板にポリミド樹脂やＢＣＢ（Benzo-
Cyclo-Buthene）等を積層した多層基板などに広範囲に
適用できる。
【００４４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、グランド間距離が小さいコプレーナ線路を容易
に形成することができる。また、従来と同じグランド間
距離のコプレーナ線路を形成した場合でも、最小線幅／
間隔に比べ、余裕をもって大きくとることが可能とな
り、コストの低減、製造歩留りの向上が達成できる。さ
らに、接続線路としてコプレーナ線路を用いる場合の利
点であったフリップチップ実装でも、ボンディングツー
ルの吸着面より小さいサイズの半導体素子を、その寸法
の大きさに関わらず適用することができるようになる。
よれば、グランド間距離が小さいコプレーナ線路を容易
に形成することができる。また、従来と同じグランド間
距離のコプレーナ線路を形成した場合でも、最小線幅／
間隔に比べ、余裕をもって大きくとることが可能とな
り、コストの低減、製造歩留りの向上が達成できる。さ
らに、接続線路としてコプレーナ線路を用いる場合の利
点であったフリップチップ実装でも、ボンディングツー
ルの吸着面より小さいサイズの半導体素子を、その寸法
の大きさに関わらず適用することができるようになる。
【図１】 本発明の第１の実施の形態である高周波回路
基板を示す図であって、（ａ）平面図、（ｂ）（ａ）の
Ｘ−Ｘ’線に沿う断面図、（ｃ）（ａ）のＹ−Ｙ’線に
沿う断面図、である。
基板を示す図であって、（ａ）平面図、（ｂ）（ａ）の
Ｘ−Ｘ’線に沿う断面図、（ｃ）（ａ）のＹ−Ｙ’線に
沿う断面図、である。
【図２】 本発明による第２の誘電体層の厚さに対する
信号線路幅とギャップの変化を説明する図である。
信号線路幅とギャップの変化を説明する図である。
【図３】 同、実施の形態の高周波回路基板のフリップ
チップ実装工程を説明するための工程図である。
チップ実装工程を説明するための工程図である。
【図４】 本発明の第２の実施の形態である高周波回路
基板を示す図であって、（ａ）平面図、（ｂ）（ａ）の
Ｘ−Ｘ’線に沿う断面図、である。
基板を示す図であって、（ａ）平面図、（ｂ）（ａ）の
Ｘ−Ｘ’線に沿う断面図、である。
【図５】 本発明の第３の実施の形態である高周波回路
基板を示す図であって、（ａ）平面図、（ｂ）（ａ）の
Ｘ−Ｘ’線に沿う断面図、（ｃ）（ａ）のＹ−Ｙ’線に
沿う断面図、である。
基板を示す図であって、（ａ）平面図、（ｂ）（ａ）の
Ｘ−Ｘ’線に沿う断面図、（ｃ）（ａ）のＹ−Ｙ’線に
沿う断面図、である。
【図６】 本発明の第４の実施の形態である高周波回路
基板を示す断面図である。
基板を示す断面図である。
【図７】 本発明の第５の実施の形態である高周波回路
基板を示す断面図である。
基板を示す断面図である。
【図８】 本発明の第６の実施の形態である高周波回路
基板を示す断面図である。
基板を示す断面図である。
【図９】 本発明の第７の実施の形態である高周波回路
基板を示す断面図である。
基板を示す断面図である。
【図１０】 本発明の第８の実施の形態である高周波回
路基板を示す断面図である。
路基板を示す断面図である。
【図１１】 従来のコプレーナ線路が形成された高周波
回路基板を示す図であって、（ａ）平面図、（ｂ）
（ａ）のＸ−Ｘ’線に沿う断面図、である。
回路基板を示す図であって、（ａ）平面図、（ｂ）
（ａ）のＸ−Ｘ’線に沿う断面図、である。
【図１２】 本発明の第９の実施の形態である高周波回
路基板を示す断面図である。
路基板を示す断面図である。
【図１３】 従来例と実施例とで群速度の周波数依存性
を比較したグラフである。
を比較したグラフである。
【図１４】 グランド間距離に対する第２の誘電体層厚
の比と、ＤＣ近傍を基準にとった場合の１００ＧＨｚに
おける群速度の変化量との関係を示すグラフである。
の比と、ＤＣ近傍を基準にとった場合の１００ＧＨｚに
おける群速度の変化量との関係を示すグラフである。
１ 高周波回路基板 ２ コプレーナ線路 ３ 開口部 ４ バンプ ５ 第１の誘電体層 ６ 導体層 ７ 第２の誘電体層 ８ 半導体素子 ９ グランド １１ ボンディングツール １２ スルーホール １３ 第３の誘電体層 １４ 蓋 １５ 裏面基板 １６ 封止樹脂 １７ キャビティ １８ 信号線路 １９ ビアホール ２０ 裏面グランド
Claims (13)
- 【請求項１】 少なくとも第１の誘電体層と、導体層
と、第２の誘電体層とが下からこの順に積層され、前記
導体層により信号線路とグランドを有するコプレーナ線
路が形成されるとともに、前記第２の誘電体層の一部が
除去されて前記コプレーナ線路の一部を露出させる開口
部が形成され、該開口部上に半導体素子が実装され前記
コプレーナ線路と電気的に接続されたことを特徴とする
高周波回路基板。 - 【請求項２】 前記半導体素子が前記コプレーナ線路上
にバンプを介してフリップチップ実装されており、前記
第２の誘電体層の上面の高さが前記半導体素子の上面の
高さよりも低い位置にあることを特徴とする請求項１に
記載の高周波回路基板。 - 【請求項３】 その平面寸法が前記開口部の平面寸法よ
り大きい半導体素子が前記コプレーナ線路上にバンプを
介してフリップチップ実装されており、前記第２の誘電
体層に設けられた開口部が前記半導体素子により塞がれ
ていることを特徴とする請求項１に記載の高周波回路基
板。 - 【請求項４】 前記第２の誘電体層が有機樹脂材料で形
成されたことを特徴とする請求項３に記載の高周波回路
基板。 - 【請求項５】 前記半導体素子が樹脂材料により封止さ
れたことを特徴とする請求項３または４に記載の高周波
回路基板。 - 【請求項６】 前記半導体素子が前記コプレーナ線路上
にバンプを介してフリップチップ実装されており、前記
第２の誘電体層の上面の高さと前記半導体素子の上面の
高さとが同一であることを特徴とする請求項１に記載の
高周波回路基板。 - 【請求項７】 前記半導体素子が前記コプレーナ線路上
にバンプを介してフリップチップ実装されるとともに該
半導体素子の上面に基板が設置され、前記第２の誘電体
層に設けられた開口部が前記基板により塞がれているこ
とを特徴とする請求項６に記載の高周波回路基板。 - 【請求項８】 少なくとも第１の誘電体層と、導体層
と、第２の誘電体層とが下からこの順に積層され、前記
導体層により信号線路とグランドを有するコプレーナ線
路が形成されるとともに、前記第２の誘電体層を貫通し
て前記コプレーナ線路と接続された電極パッドが形成さ
れ、該電極パッドと半導体素子が電気的に接続されたこ
とを特徴とする高周波回路基板。 - 【請求項９】 前記半導体素子が前記電極パッド上にバ
ンプを介してフリップチップ実装されたことを特徴とす
る請求項８に記載の高周波回路基板。 - 【請求項１０】 前記コプレーナ線路を構成するグラン
ドが有限の幅を有することを特徴とする請求項１ないし
９のいずれかに記載の高周波回路基板。 - 【請求項１１】 前記コプレーナ線路のグランド間距離
が、信号波長の１０分の１以上であることを特徴とする
請求項１ないし１０のいずれかに記載の高周波回路基
板。 - 【請求項１２】 前記第２の誘電体層の厚さが、グラン
ド間距離の１０分の１以上であることを特徴とする請求
項１ないし１１のいずれかに記載の高周波回路基板。 - 【請求項１３】 前記第１の誘電体層と前記第２の誘電
体層とに同じ材料が用いられていることを特徴とする請
求項１ないし１２のいずれかに記載の高周波回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000024290A JP3409767B2 (ja) | 1999-04-13 | 2000-02-01 | 高周波回路基板 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-105835 | 1999-04-13 | ||
| JP10583599 | 1999-04-13 | ||
| JP2000024290A JP3409767B2 (ja) | 1999-04-13 | 2000-02-01 | 高周波回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000357763A true JP2000357763A (ja) | 2000-12-26 |
| JP3409767B2 JP3409767B2 (ja) | 2003-05-26 |
Family
ID=26446058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000024290A Expired - Fee Related JP3409767B2 (ja) | 1999-04-13 | 2000-02-01 | 高周波回路基板 |
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| Country | Link |
|---|---|
| JP (1) | JP3409767B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG108931A1 (en) * | 2002-09-02 | 2005-02-28 | Murata Manufacturing Co | Mounting board and electronic device using the same |
| US7710216B2 (en) | 2005-09-26 | 2010-05-04 | Nec Corporation | Balun circuit and integrated circuit device |
| WO2011007507A1 (ja) * | 2009-07-17 | 2011-01-20 | 日本電気株式会社 | 半導体パッケージ用基板および半導体パッケージ用基板の製造方法 |
| US8076993B2 (en) | 2007-03-16 | 2011-12-13 | Nec Corporation | Balun circuit and integrated circuit device |
| KR20150137281A (ko) * | 2014-05-29 | 2015-12-09 | 엘지이노텍 주식회사 | 발광 소자 패키지 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147352A (ja) * | 1993-11-24 | 1995-06-06 | Hitachi Ltd | 半導体集積回路装置 |
| JP2000022409A (ja) * | 1998-06-30 | 2000-01-21 | Mitsubishi Electric Corp | 多層高周波回路装置 |
-
2000
- 2000-02-01 JP JP2000024290A patent/JP3409767B2/ja not_active Expired - Fee Related
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| US7005585B2 (en) | 2002-09-02 | 2006-02-28 | Murata Manufacturing Co., Ltd. | Mounting board and electronic device using same |
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| WO2011007507A1 (ja) * | 2009-07-17 | 2011-01-20 | 日本電気株式会社 | 半導体パッケージ用基板および半導体パッケージ用基板の製造方法 |
| JPWO2011007507A1 (ja) * | 2009-07-17 | 2012-12-20 | 日本電気株式会社 | 半導体パッケージ用基板および半導体パッケージ用基板の製造方法 |
| US8531023B2 (en) | 2009-07-17 | 2013-09-10 | Nec Corporation | Substrate for semiconductor package and method of manufacturing thereof |
| US8802496B2 (en) | 2009-07-17 | 2014-08-12 | Nec Corporation | Substrate for semiconductor package and method of manufacturing thereof |
| KR20150137281A (ko) * | 2014-05-29 | 2015-12-09 | 엘지이노텍 주식회사 | 발광 소자 패키지 |
| KR102194803B1 (ko) * | 2014-05-29 | 2020-12-24 | 엘지이노텍 주식회사 | 발광 소자 패키지 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3409767B2 (ja) | 2003-05-26 |
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