JPH08139130A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08139130A JPH08139130A JP6274121A JP27412194A JPH08139130A JP H08139130 A JPH08139130 A JP H08139130A JP 6274121 A JP6274121 A JP 6274121A JP 27412194 A JP27412194 A JP 27412194A JP H08139130 A JPH08139130 A JP H08139130A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 ＦＣＢ技術を用いて超高速ＩＣを実装する場
合のパッケージ設計に関して、パッケージ信号線のイン
ピーダンス設計を容易にすること。 【構成】 半導体チップ上の表面電極を絶縁基板または
パッケージの配線電極に直接接続するフリップチップボ
ンディングされた半導体装置において、前記絶縁基板ま
たはパッケージの信号線の上部に設けられている半導体
チップの配線を取り除く。
合のパッケージ設計に関して、パッケージ信号線のイン
ピーダンス設計を容易にすること。 【構成】 半導体チップ上の表面電極を絶縁基板または
パッケージの配線電極に直接接続するフリップチップボ
ンディングされた半導体装置において、前記絶縁基板ま
たはパッケージの信号線の上部に設けられている半導体
チップの配線を取り除く。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、フリップチップボンディング（以下、ＦＣＢと記
す）技術にてパッケージ実装する超高速ＩＣの設計に適
用して有効な技術に関するものである。
に、フリップチップボンディング（以下、ＦＣＢと記
す）技術にてパッケージ実装する超高速ＩＣの設計に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】図３は、従来のＦＣＢ技術にてパッケー
ジ実装された従来の半導体装置の構成を説明するための
図であり、図３（ａ）は本実施例のフリップチップボン
ディングされた半導体装置とパッケージ基板を一部切り
出して拡大した断面図を示し、図３（ｂ）は図３（ａ）
の拡大断面図を上から見た平面図を示し、図３（ｃ）は
図３（ｂ）を斜めから見て半導体チップ側の配線層とパ
ッケージ基板側を分離して示したものである。
ジ実装された従来の半導体装置の構成を説明するための
図であり、図３（ａ）は本実施例のフリップチップボン
ディングされた半導体装置とパッケージ基板を一部切り
出して拡大した断面図を示し、図３（ｂ）は図３（ａ）
の拡大断面図を上から見た平面図を示し、図３（ｃ）は
図３（ｂ）を斜めから見て半導体チップ側の配線層とパ
ッケージ基板側を分離して示したものである。
【０００３】図３（ａ）〜図３（ｃ）において、１は半
導体チップ、２はパッケージ基板、３はバンプ、１０は
半導体チップの絶縁膜、１１は半導体チップの配線層
（ＧＮＤ）、１２は半導体チップ信号線、２０はパッケ
ージ基板の配線層（ＧＮＤ）、２１はパッケージ信号線
をそれぞれ示す。
導体チップ、２はパッケージ基板、３はバンプ、１０は
半導体チップの絶縁膜、１１は半導体チップの配線層
（ＧＮＤ）、１２は半導体チップ信号線、２０はパッケ
ージ基板の配線層（ＧＮＤ）、２１はパッケージ信号線
をそれぞれ示す。
【０００４】図３（ａ）に示すように、パッケージ信号
線２１付近に半導体チップのＧＮＤ配線１１が設けられ
ている半導体装置の場合において、パッケージ信号線２
１のインピーダンス設計をしようとすると、図３（ａ）
に示す３つの容量Ｃ１、Ｃ２、Ｃ３を考慮する必要があ
る。
線２１付近に半導体チップのＧＮＤ配線１１が設けられ
ている半導体装置の場合において、パッケージ信号線２
１のインピーダンス設計をしようとすると、図３（ａ）
に示す３つの容量Ｃ１、Ｃ２、Ｃ３を考慮する必要があ
る。
【０００５】ここで、Ｃ１とＣ２はパッケージ信号線２
１とパッケージ基板２上のＧＮＤ配線２０との間の容量
を示し、Ｃ３はパッケージ信号線２１と半導体チップ内
ＧＮＤ配線１１との容量を示す。
１とパッケージ基板２上のＧＮＤ配線２０との間の容量
を示し、Ｃ３はパッケージ信号線２１と半導体チップ内
ＧＮＤ配線１１との容量を示す。
【０００６】一般に、半導体装置におけるパッケージ信
号線２１のインピーダンス設計は、パッケージ側で独立
して行なわれ、ここに示したＣ１とＣ２とＣ３考慮して
行われていた。
号線２１のインピーダンス設計は、パッケージ側で独立
して行なわれ、ここに示したＣ１とＣ２とＣ３考慮して
行われていた。
【０００７】この従来技術に関する詳細は、高周波測定
技術の基礎のＳパラメータ入門（著者：横島一郎、
（株）リアライズ社）の１〜３章（Ｐ１１〜Ｐ４８）と
５〜７章（Ｐ６１〜Ｐ１３２）に記載されている。
技術の基礎のＳパラメータ入門（著者：横島一郎、
（株）リアライズ社）の１〜３章（Ｐ１１〜Ｐ４８）と
５〜７章（Ｐ６１〜Ｐ１３２）に記載されている。
【０００８】
【発明が解決しようとする課題】本発明者は、上記従来
技術を検討した結果、以下の問題点を見いだした。
技術を検討した結果、以下の問題点を見いだした。
【０００９】近年の半導体装置は、高速化、高集積化に
おける進歩が著しく、パッケージを含めた伝送線の設計
をより精密に行なう必要性がでてきた。
おける進歩が著しく、パッケージを含めた伝送線の設計
をより精密に行なう必要性がでてきた。
【００１０】そのため、パッケージ単体で伝送線のイン
ピーダンスを設計し、それにＩＣチップを搭載した場
合、図２（ｂ）に示すように、パッケージ信号線付近に
ＩＣチップ上のＧＮＤが存在すると、両者間の生じる容
量Ｃ３が無視できなくなり、結果として伝送線のインピ
ーダンスが低下するため、インピーダンス設計はこの容
量Ｃ３をも考慮に入れなければならず困難になるという
問題点があった。
ピーダンスを設計し、それにＩＣチップを搭載した場
合、図２（ｂ）に示すように、パッケージ信号線付近に
ＩＣチップ上のＧＮＤが存在すると、両者間の生じる容
量Ｃ３が無視できなくなり、結果として伝送線のインピ
ーダンスが低下するため、インピーダンス設計はこの容
量Ｃ３をも考慮に入れなければならず困難になるという
問題点があった。
【００１１】本発明の目的は、ＦＣＢ技術を用いて超高
速ＩＣを実装する場合のパッケージ設計に関して、パッ
ケージ信号線のインピーダンス設計を容易にすることが
可能な技術を提供することにある。
速ＩＣを実装する場合のパッケージ設計に関して、パッ
ケージ信号線のインピーダンス設計を容易にすることが
可能な技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１４】半導体チップ上の表面電極を絶縁基板また
はパッケージの配線電極に直接接続するフリップチップ
ボンディングされた半導体装置において、前記絶縁基板
またはパッケージの信号線の上部に設けられている半導
体チップの配線を取り除く。
はパッケージの配線電極に直接接続するフリップチップ
ボンディングされた半導体装置において、前記絶縁基板
またはパッケージの信号線の上部に設けられている半導
体チップの配線を取り除く。
【００１５】
【作用】上述した手段によれば、半導体チップ上の表面
電極を絶縁基板またはパッケージの配線電極に直接接続
するフリップチップボンディングされた半導体装置にお
いて、前記絶縁基板またはパッケージの信号線の上部に
設けられている半導体チップのグランド用配線を取り除
くことにより、パッケージ信号線とＩＣチップ上のメタ
ルとの間の容量が無視できるようになる。そのため、パ
ッケージ信号線のインピーダンス設計を行なう際に、Ｉ
Ｃチップからの影響を考える必要が無くなるので、ＦＣ
Ｂ技術を用いて超高速ＩＣを実装する場合のパッケージ
設計に関して、パッケージ信号線のインピーダンス設計
を容易にすることが可能となる。
電極を絶縁基板またはパッケージの配線電極に直接接続
するフリップチップボンディングされた半導体装置にお
いて、前記絶縁基板またはパッケージの信号線の上部に
設けられている半導体チップのグランド用配線を取り除
くことにより、パッケージ信号線とＩＣチップ上のメタ
ルとの間の容量が無視できるようになる。そのため、パ
ッケージ信号線のインピーダンス設計を行なう際に、Ｉ
Ｃチップからの影響を考える必要が無くなるので、ＦＣ
Ｂ技術を用いて超高速ＩＣを実装する場合のパッケージ
設計に関して、パッケージ信号線のインピーダンス設計
を容易にすることが可能となる。
【００１６】以下、本発明の構成について、実施例とと
もに説明する。
もに説明する。
【００１７】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１８】
【実施例】図１は、本実施例の半導体装置の構成を説明
するための図であり、図１（ａ）は本実施例のフリップ
チップボンディングされた半導体装置とパッケージ基板
を一部切り出して拡大した断面図を示し、図１（ｂ）は
図１（ａ）の拡大断面図を上から見た平面で信号線を透
過させて示してあり、図１（ｃ）は図１（ｂ）を斜めか
ら見て半導体チップ側とパッケージ基板側を分離して示
したものである。
するための図であり、図１（ａ）は本実施例のフリップ
チップボンディングされた半導体装置とパッケージ基板
を一部切り出して拡大した断面図を示し、図１（ｂ）は
図１（ａ）の拡大断面図を上から見た平面で信号線を透
過させて示してあり、図１（ｃ）は図１（ｂ）を斜めか
ら見て半導体チップ側とパッケージ基板側を分離して示
したものである。
【００１９】図１（ａ）〜図１（ｃ）において、１は半
導体チップ、２はパッケージ基板、３はバンプ、１０は
半導体チップの絶縁膜、１１は半導体チップの配線（Ｇ
ＮＤ）、１２は半導体チップ信号線、２０はパッケージ
基板の配線（ＧＮＤ）、２１はパッケージ信号線、Ｃ
１，Ｃ２は線間に生じる容量をそれぞれ示す。
導体チップ、２はパッケージ基板、３はバンプ、１０は
半導体チップの絶縁膜、１１は半導体チップの配線（Ｇ
ＮＤ）、１２は半導体チップ信号線、２０はパッケージ
基板の配線（ＧＮＤ）、２１はパッケージ信号線、Ｃ
１，Ｃ２は線間に生じる容量をそれぞれ示す。
【００２０】本実施例の半導体装置は、図１に示すよう
に、パッケージ基板２にパッケージのＧＮＤ配線とパッ
ケージの信号線が形成され、そのパッケージのＧＮＤ配
線上にバンプ３を設けて、半導体チップのＧＮＤ配線１
１と接続している。
に、パッケージ基板２にパッケージのＧＮＤ配線とパッ
ケージの信号線が形成され、そのパッケージのＧＮＤ配
線上にバンプ３を設けて、半導体チップのＧＮＤ配線１
１と接続している。
【００２１】そして、パッケージの信号配線２１の上部
に設けられた半導体チップのＧＮＤ配線１１を取り除い
た構造になっている。
に設けられた半導体チップのＧＮＤ配線１１を取り除い
た構造になっている。
【００２２】次に、本実施例の半導体装置の詳細（材
質、寸法）を図２を用いて説明する。
質、寸法）を図２を用いて説明する。
【００２３】図２は、本実施例の半導体装置の構成を説
明するための図であり、図２（ａ）はパッケージ基板２
上の信号、ＧＮＤバンプと、そのパッケージ基板上に設
けられた半導体チップのＧＮＤ配線１１を斜線で示した
図であり、図２（ｂ）は図２（ａ）の楕円で囲まれた部
分の拡大断面図を示した図である。
明するための図であり、図２（ａ）はパッケージ基板２
上の信号、ＧＮＤバンプと、そのパッケージ基板上に設
けられた半導体チップのＧＮＤ配線１１を斜線で示した
図であり、図２（ｂ）は図２（ａ）の楕円で囲まれた部
分の拡大断面図を示した図である。
【００２４】本実施例の半導体装置は、図２（ａ）に示
すように、パッケージの信号線２１上に架かる部分の半
導体チップのＧＮＤ配線１１を取り除いてあり（図２
（ａ）に示した黒い部分が取り除いた箇所である）、各
部の材料としては、パッケージ基板２はアルミナ、パッ
ケージ基板のＧＮＤ配線２０はタングステンに金メッキ
したもの、バンプ３は半田、半導体チップの絶縁膜１０
はＳｉ酸化膜、半導体チップのＧＮＤ配線１１はアルミ
ニウムで構成される。
すように、パッケージの信号線２１上に架かる部分の半
導体チップのＧＮＤ配線１１を取り除いてあり（図２
（ａ）に示した黒い部分が取り除いた箇所である）、各
部の材料としては、パッケージ基板２はアルミナ、パッ
ケージ基板のＧＮＤ配線２０はタングステンに金メッキ
したもの、バンプ３は半田、半導体チップの絶縁膜１０
はＳｉ酸化膜、半導体チップのＧＮＤ配線１１はアルミ
ニウムで構成される。
【００２５】そして、本実施例の半導体装置の寸法は、
図２（ｂ）に示すように、パッケージＧＮＤ配線２０の
高さが０．０２ｍｍ，パッケージＧＮＤ配線２０と半導
体チップ１間の距離が０．１ｍｍ，パッケージ基板２の
幅が０．３ｍｍ，パッケージＧＮＤ配線２０間の距離が
０．８ｍｍ，パッケージ信号線２１の幅が０．２１ｍｍ
である。
図２（ｂ）に示すように、パッケージＧＮＤ配線２０の
高さが０．０２ｍｍ，パッケージＧＮＤ配線２０と半導
体チップ１間の距離が０．１ｍｍ，パッケージ基板２の
幅が０．３ｍｍ，パッケージＧＮＤ配線２０間の距離が
０．８ｍｍ，パッケージ信号線２１の幅が０．２１ｍｍ
である。
【００２６】この状況で、従来技術と本発明のパッケー
ジ信号線２１のインピーダンスをそれぞれ５０Ωで設計
したところ、従来技術の方はＣ３の影響で約４１Ωとな
り、本発明の方は、Ｃ３の影響を受けないので５０Ωと
なった。
ジ信号線２１のインピーダンスをそれぞれ５０Ωで設計
したところ、従来技術の方はＣ３の影響で約４１Ωとな
り、本発明の方は、Ｃ３の影響を受けないので５０Ωと
なった。
【００２７】したがって、本実施例の半導体装置は、図
１、図２に示すように、パッケージ信号線２１付近に半
導体チップ内のＧＮＤ配線１１を置かないように設計さ
れているので、図３の従来技術で示した容量Ｃ３を無視
でき、インピーダンス設計時には、Ｃ１,Ｃ２のみを考
慮に入れて設計すれば良く、Ｃ３を考慮に入れる必要が
なくなるので、パッケージ信号線２１のインピーダンス
をパッケージ側のみで容易にかつ、高精度に設計でき
る。
１、図２に示すように、パッケージ信号線２１付近に半
導体チップ内のＧＮＤ配線１１を置かないように設計さ
れているので、図３の従来技術で示した容量Ｃ３を無視
でき、インピーダンス設計時には、Ｃ１,Ｃ２のみを考
慮に入れて設計すれば良く、Ｃ３を考慮に入れる必要が
なくなるので、パッケージ信号線２１のインピーダンス
をパッケージ側のみで容易にかつ、高精度に設計でき
る。
【００２８】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００２９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３０】パッケージ信号線とＩＣチップ上のメタル
との間の容量が無視できるようになり、パッケージ信号
線のインピーダンス設計を行なう際に、ＩＣチップから
の影響を考える必要が無くなるので、ＦＣＢ技術を用い
て超高速ＩＣを実装する場合のパッケージ設計に関し
て、パッケージ信号線のインピーダンス設計を容易にす
ることが可能となる。
との間の容量が無視できるようになり、パッケージ信号
線のインピーダンス設計を行なう際に、ＩＣチップから
の影響を考える必要が無くなるので、ＦＣＢ技術を用い
て超高速ＩＣを実装する場合のパッケージ設計に関し
て、パッケージ信号線のインピーダンス設計を容易にす
ることが可能となる。
【図１】本発明の一実施例である半導体装置の構成を説
明するための図である。
明するための図である。
【図２】本実施例の半導体装置の構成を説明するための
図である。
図である。
【図３】従来のＦＣＢ技術にてパッケージ実装された従
来の半導体装置の構成を説明するための図である。
来の半導体装置の構成を説明するための図である。
１…半導体チップ、２…パッケージ基板、３…バンプ、
１０…半導体チップの絶縁膜、１１…半導体チップの配
線層（ＧＮＤ）、１２…半導体チップ信号線、２０…パ
ッケージ基板の配線層（ＧＮＤ）、２１…パッケージ信
号線、Ｃ１，Ｃ２…線間に生じる容量。
１０…半導体チップの絶縁膜、１１…半導体チップの配
線層（ＧＮＤ）、１２…半導体チップ信号線、２０…パ
ッケージ基板の配線層（ＧＮＤ）、２１…パッケージ信
号線、Ｃ１，Ｃ２…線間に生じる容量。
Claims (1)
- 【請求項１】 半導体チップ上の表面電極を絶縁基板ま
たはパッケージの配線電極に直接接続するフリップチッ
プボンディングされた半導体装置において、 前記絶縁基板またはパッケージの信号線の上部に設けら
れている半導体チップの配線を取り除いたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27412194A JP3436595B2 (ja) | 1994-11-09 | 1994-11-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27412194A JP3436595B2 (ja) | 1994-11-09 | 1994-11-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139130A true JPH08139130A (ja) | 1996-05-31 |
| JP3436595B2 JP3436595B2 (ja) | 2003-08-11 |
Family
ID=17537318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27412194A Expired - Fee Related JP3436595B2 (ja) | 1994-11-09 | 1994-11-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3436595B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000066009A (ko) * | 1999-04-12 | 2000-11-15 | 김영환 | 칩 사이즈 패키지 및 그의 제조방법 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844731A (ja) * | 1981-09-10 | 1983-03-15 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6147677A (ja) * | 1984-08-15 | 1986-03-08 | Nec Corp | 超伝導集積回路接続パツド |
| JPS6231133A (ja) * | 1985-08-02 | 1987-02-10 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH03158002A (ja) * | 1989-11-15 | 1991-07-08 | Nec Corp | 半導体装置 |
| JPH0529393A (ja) * | 1991-07-22 | 1993-02-05 | Sharp Corp | 半導体装置実装用基板 |
| JPH0653652A (ja) * | 1991-03-14 | 1994-02-25 | Nec Corp | 多層セラミック配線基板とその製造方法 |
| JPH077105A (ja) * | 1993-06-16 | 1995-01-10 | Sony Corp | 半導体素子及び樹脂封止型半導体装置 |
| JPH0714877A (ja) * | 1993-06-11 | 1995-01-17 | Sumitomo Electric Ind Ltd | 半導体装置 |
| JPH07147352A (ja) * | 1993-11-24 | 1995-06-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPH07321150A (ja) * | 1994-05-25 | 1995-12-08 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1994
- 1994-11-09 JP JP27412194A patent/JP3436595B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3436595B2 (ja) | 2003-08-11 |
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