JPS5844731A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5844731A JPS5844731A JP14359781A JP14359781A JPS5844731A JP S5844731 A JPS5844731 A JP S5844731A JP 14359781 A JP14359781 A JP 14359781A JP 14359781 A JP14359781 A JP 14359781A JP S5844731 A JPS5844731 A JP S5844731A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10157—Shape being other than a cuboid at the active surface
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置とくにフリップチップ形マイクロ
波半導体装置に関するものである。
波半導体装置に関するものである。
詳しく言えば、フリップチップ形のマイクロ波半導体装
置の性能向上が実現可能な構造を提供するものである。
置の性能向上が実現可能な構造を提供するものである。
ここでは、マイクロ波半導体素子としてショットキバリ
ア形電界効果トランジスタ（以下５ＢＦＥＴと呼ぶ）を
例にとって説明する。
ア形電界効果トランジスタ（以下５ＢＦＥＴと呼ぶ）を
例にとって説明する。
第１図は従来のフリップチップ形５ＢＦＥＴの一例を示
す斜視図である。フリップチップ形５ＢＦＥＴ−は、第
１図に示すように、半導体基体（１）の−主面上にソー
ス電極（２）、ゲート電極（３）およびドレイン電極（
４）を配設し、フリップチップボンディングのため、上
記ソース電極（２）、ゲート電極（３）およびドレイン
電極（４）上にそれぞれソース突起電極（２）、ゲート
突起電極（２）、ドレイン突起電極θカを備えた構造を
有している。第２図は仁のようなＳＢＦＥＴｗ４を金属
ベース（６）上にフリップチップボンディングされた状
態を示したもので、第１図に示した５ＢＦＥＴを台座に
ボンディングしたものを第１図の１−１線で切断した状
態を示す断面図である。第２図に於いて、（５）は金属
ベース、（６）はアルミナセラミック等の絶縁物、（７
）はセラミック上に設けられた金属線路、（８）はセラ
ミック（６）と金属ヘース（５）の接着のため設けられ
たセラミックのメタライズ膜である。
す斜視図である。フリップチップ形５ＢＦＥＴ−は、第
１図に示すように、半導体基体（１）の−主面上にソー
ス電極（２）、ゲート電極（３）およびドレイン電極（
４）を配設し、フリップチップボンディングのため、上
記ソース電極（２）、ゲート電極（３）およびドレイン
電極（４）上にそれぞれソース突起電極（２）、ゲート
突起電極（２）、ドレイン突起電極θカを備えた構造を
有している。第２図は仁のようなＳＢＦＥＴｗ４を金属
ベース（６）上にフリップチップボンディングされた状
態を示したもので、第１図に示した５ＢＦＥＴを台座に
ボンディングしたものを第１図の１−１線で切断した状
態を示す断面図である。第２図に於いて、（５）は金属
ベース、（６）はアルミナセラミック等の絶縁物、（７
）はセラミック上に設けられた金属線路、（８）はセラ
ミック（６）と金属ヘース（５）の接着のため設けられ
たセラミックのメタライズ膜である。
第８図は第２図の状態を別角度から見た場合、すなわち
、第１図ト」線で切断した状態を示す断面図である。
、第１図ト」線で切断した状態を示す断面図である。
このような従来のフリップチップ形５ＢＦＥＴでは、第
８図かられかるように、ソース電極（２）が台座として
の作用を行なう金属ベース（５）に接地され、そして、
金属ベース（５）の表面−と狭い空隙でドレイン電極（
４）と対向する構造となっている。そのため、ドレイン
電極（４）と接地の金属ベース（５）の間に寄生容量が
生じる結果となり、よく知られている様に、この寄生容
量の増大によってＧａＡｓＦＥＴの性能を低下させる欠
点を有している。
８図かられかるように、ソース電極（２）が台座として
の作用を行なう金属ベース（５）に接地され、そして、
金属ベース（５）の表面−と狭い空隙でドレイン電極（
４）と対向する構造となっている。そのため、ドレイン
電極（４）と接地の金属ベース（５）の間に寄生容量が
生じる結果となり、よく知られている様に、この寄生容
量の増大によってＧａＡｓＦＥＴの性能を低下させる欠
点を有している。
この発明は上記の点に鑑みてなされたものであり、以下
図面の実施例について説明する。
図面の実施例について説明する。
第４図はこの発明の一実施例であるフリップチップ形５
ＢＦＥＴ（２））を示す斜視図である。この５ＢＦＥＴ
（２））は接地面と対向するドレイン電極を形成すべき
半導体基体（１）を選択エツチングによって堀り下げ、
部分的な凹部輔が作製されている。この凹部−にドレイ
ン電極（４）が形成される。
ＢＦＥＴ（２））を示す斜視図である。この５ＢＦＥＴ
（２））は接地面と対向するドレイン電極を形成すべき
半導体基体（１）を選択エツチングによって堀り下げ、
部分的な凹部輔が作製されている。この凹部−にドレイ
ン電極（４）が形成される。
第６図は、この発明のフリップチップ形ＳＢＦＥＴ（ｇ
ｌ））を金属ベース（５）にボンディングした状態を第
４図ｍＶ−ｍＶ線で切断した断面図である。第６図から
れかるように、この発明によるフリップチップ形５ＢＦ
ＥＴ（至））は、接地の金属ベース（５）の表面−と対
向するドレイン電極（４）間の空隙が凹部憐によって拡
大され、その結果、寄生容量を減少させる事が出来、５
ＢＦＥＴの性能向上が可能となるｉなお、以上の説明で
は、ソース電極（２）を接地とし、ドレイン電極（４）
に凹部−を設けているが、本発明はこれに限定されるも
のではなく、５ＢＦＥＴパターンの配置によってはゲー
ト電極（３）に凹部を設ける場合もある。
ｌ））を金属ベース（５）にボンディングした状態を第
４図ｍＶ−ｍＶ線で切断した断面図である。第６図から
れかるように、この発明によるフリップチップ形５ＢＦ
ＥＴ（至））は、接地の金属ベース（５）の表面−と対
向するドレイン電極（４）間の空隙が凹部憐によって拡
大され、その結果、寄生容量を減少させる事が出来、５
ＢＦＥＴの性能向上が可能となるｉなお、以上の説明で
は、ソース電極（２）を接地とし、ドレイン電極（４）
に凹部−を設けているが、本発明はこれに限定されるも
のではなく、５ＢＦＥＴパターンの配置によってはゲー
ト電極（３）に凹部を設ける場合もある。
以上説明したように、この発明によれば、フリップチッ
プ形５ＢＦＥＴの性能向上が可能となり実用上大きな利
点を有する。
プ形５ＢＦＥＴの性能向上が可能となり実用上大きな利
点を有する。
第１図は従来のフリップチップ形５ＢＦＥＴの電極配置
を示す斜視図、第２図はフリップチップボンディングし
た状態を第１図１−１線で切断した断５面図、第８図は
同様に璽−画線で切断した断面図、第４図は本発明の一
実施例を示す斜視図、第６図はフリップチップボンディ
ングした状態を第４図ｆｆ−Ｗ線で切断した断面図を示
す。 図中、（１）は・半導体基体、（２）はソース電極、（
３）はゲート電極、（４）はドレイン電極、（２）はソ
ース突起電極、（２）はゲート突起電極、ゆはドレイン
突起電極、輔は本発明による凹部を表す。また、（５）
は台座の金属ベース、（６）はセラミック部、（７）は
金属線路、（８）はメタライズ膜を表す。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛野信− 第１図 第２図 第３図 １ｏｎ 第 ５ し１ 第４図
を示す斜視図、第２図はフリップチップボンディングし
た状態を第１図１−１線で切断した断５面図、第８図は
同様に璽−画線で切断した断面図、第４図は本発明の一
実施例を示す斜視図、第６図はフリップチップボンディ
ングした状態を第４図ｆｆ−Ｗ線で切断した断面図を示
す。 図中、（１）は・半導体基体、（２）はソース電極、（
３）はゲート電極、（４）はドレイン電極、（２）はソ
ース突起電極、（２）はゲート突起電極、ゆはドレイン
突起電極、輔は本発明による凹部を表す。また、（５）
は台座の金属ベース、（６）はセラミック部、（７）は
金属線路、（８）はメタライズ膜を表す。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛野信− 第１図 第２図 第３図 １ｏｎ 第 ５ し１ 第４図
Claims (2)
- （１）半導体基体の一主面の第一表面に形成された第１
電極、上記第１電極に設けられた第１突起電極、上記半
導体基体の一主面の第二表面に形成された第２電極、上
記半導体基体の一主面が対向するように上記第１突起ｗ
ｔ極を介して第１電極が接続される金属ベースを備え、
上記第２電極と上記金属ベースの表面との間隔は上記第
１電極と上記金属ベースの表面との間隔より太き、いこ
とを特徴とする半導体装置。 - （２）第１ｗｔ極は半導体基体に設けられた切り欠き部
に形成されることを特徴とする特許請求の範囲第１項に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14359781A JPS5844731A (ja) | 1981-09-10 | 1981-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14359781A JPS5844731A (ja) | 1981-09-10 | 1981-09-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5844731A true JPS5844731A (ja) | 1983-03-15 |
Family
ID=15342417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14359781A Pending JPS5844731A (ja) | 1981-09-10 | 1981-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844731A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61247040A (ja) * | 1985-04-24 | 1986-11-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH08139130A (ja) * | 1994-11-09 | 1996-05-31 | Hitachi Ltd | 半導体装置 |
-
1981
- 1981-09-10 JP JP14359781A patent/JPS5844731A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61247040A (ja) * | 1985-04-24 | 1986-11-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0344414B2 (ja) * | 1985-04-24 | 1991-07-05 | Mitsubishi Electric Corp | |
| JPH08139130A (ja) * | 1994-11-09 | 1996-05-31 | Hitachi Ltd | 半導体装置 |
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